JP2000138661A - 信号転送制御方法およびその回路 - Google Patents

信号転送制御方法およびその回路

Info

Publication number
JP2000138661A
JP2000138661A JP31275498A JP31275498A JP2000138661A JP 2000138661 A JP2000138661 A JP 2000138661A JP 31275498 A JP31275498 A JP 31275498A JP 31275498 A JP31275498 A JP 31275498A JP 2000138661 A JP2000138661 A JP 2000138661A
Authority
JP
Japan
Prior art keywords
phase
circuit
signal
data signal
transmitting
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP31275498A
Other languages
English (en)
Other versions
JP3344466B2 (ja
Inventor
Toshiharu Sofue
敏晴 祖父江
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP31275498A priority Critical patent/JP3344466B2/ja
Priority to US09/433,870 priority patent/US6329858B1/en
Publication of JP2000138661A publication Critical patent/JP2000138661A/ja
Application granted granted Critical
Publication of JP3344466B2 publication Critical patent/JP3344466B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
    • G06F1/10—Distribution of clock signals, e.g. skew
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F5/00—Methods or arrangements for data conversion without changing the order or content of the data handled
    • G06F5/06—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/0016—Arrangements for synchronising receiver with transmitter correction of synchronization errors
    • H04L7/0033—Correction by delay
    • H04L7/0037—Delay of clock signal
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/0008—Synchronisation information channels, e.g. clock distribution lines
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/0016—Arrangements for synchronising receiver with transmitter correction of synchronization errors
    • H04L7/0033—Correction by delay
    • H04L7/0041—Delay of data signal

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)
  • Communication Control (AREA)

Abstract

(57)【要約】 【課題】 簡単な方法および回路により、高速システム
においても、伝送路を介して受けたデータを確実に取り
出すことができる。 【解決手段】 送信側ＬＳＩ２ではＦ／Ｆ２１，２２を
備え、基準クロックａによりデータ信号およびクロック
信号を同一経路の伝送路に送出している。受信側ＬＳＩ
３ではデータ信号およびクロック信号を受ける位相調整
回路３０，３３を備え、位相調整回路３０，３３が、位
相比較回路３４によりクロック信号の位相調整回路３３
の出力位相と受信側ＬＳＩ３の基準クロックｂの位相と
を比較して求めた位相差を受けて、この位相差をゼロに
して両者の位相を一致させるように調整している。この
結果、位相調整回路３３が出力してデータ信号からデー
タを取り出すＦ／Ｆ３１のクロックの位相は受信側内部
の基準クロックｂの位相と一致させることができる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、一つのシステムま
たは装置内における二つの回路間で基準クロックに基づ
いてデータ信号を転送する際の信号転送制御方法および
その回路に関し、特に、高速システムにおいても簡単に
確実なデータ伝送が可能な信号転送制御方法およびその
回路に関する。
【０００２】
【従来の技術】従来、この種の信号転送制御方法および
その回路では、例えば、コンピュータ内部の信号伝送に
おいて、長い伝送路、特にデータが高速のためコンピュ
ータ内の基準クロックに対してデータの遅れが大きい場
合では、位相のずれによりデータ信号からデータを取り
出すタイミングがずれて、取り出すデータの正確性に欠
けるという問題点を生じる。
【０００３】このような問題点を解決する手段として、
例えば、特開平２−１９７９１２号公報にクロックスキ
ュー調整方式が記載されている。
【０００４】図４に示される場合では、システム内の基
準クロック発振器１０からクロック分配ゲート１を介し
て送信側ＬＳＩ（大規模集積回路）１２０に基準クロッ
クａが供給され、また、受信側ＬＳＩ１３０には基準ク
ロックｂが供給され、それぞれのＬＳＩ内部に分配され
ている。従って、送信側ＬＳＩ１２０のフリップフロッ
プ回路（以後、Ｆ／Ｆと略称する）１２１から基準クロ
ックａに基づいて送出されるデータ信号は、受信側ＬＳ
Ｉ１３０のＦ／Ｆ１３１により基準クロックｂに基づい
て取り出される。クロック分配ゲート１と送信側ＬＳＩ
１２０および受信側ＬＳＩ１３０それぞれとの配備位置
関係に従って伝送時間に差があるので、基準クロックａ
と基準クロックｂとの位相差は、通常では相違する。
【０００５】しかし、送信側ＬＳＩ１２０および受信側
ＬＳＩ１３０それぞれに設けられるクロック分配回路１
２２，１３３ではそれぞれの配備位置関係に対応した位
相に合わせてそれぞれのＬＳＩ内部に供給することがで
きる。このように、各ＬＳＩ内部の基準クロックそれぞ
れに位相差がない場合でも、受信側ＬＳＩ１３０では、
送信側ＬＳＩ１２０との間で両者の配備位置関係に従っ
てデータ信号の伝送時間に基づく位相遅れが生じる。従
って、Ｆ／Ｆ１２１から送出されたデータ信号がＦ／Ｆ
１３１で取り出すクロックタイミングに確実に合致する
とはいえない。特に、高速データの場合には僅かな位相
差も相対的に大きなものとなり、データ受信の正確性に
欠けることになる。
【０００６】従って、図４における送信側ＬＳＩ１２０
および受信側ＬＳＩ１３０それぞれでは遅延検出回路１
２３，１３４が設けられる。遅延検出回路１２３，１３
４はデータ信号を伝送すると同一経路による遅延時間検
証用伝送路により接続されているので、データ信号の位
相遅れを検出することができる。
【０００７】図５のタイムチャートで示されるように、
送信側の基準クロックと受信側の基準クロックとの位相
差がない場合、データは、Ｆ／Ｆ１２１，１３１，１３
２それぞれで同一位相のクロックの立ち上がりエッジに
よりデータ信号が順次取り込まれるので、確実なデータ
伝送を行なうことができる。
【０００８】
【発明が解決しようとする課題】上述した従来の信号転
送制御方法およびその回路では、回路間を接続するデー
タ伝送路の遅延時間により位相差を生じる際のデータ信
号の高速伝送を確実に行なうためには複雑な制御が必要
であるという問題点がある。
【０００９】その理由は、送信側ＬＳＩおよび受信側Ｌ
ＳＩそれぞれで内部に分配するクロックの位相を相互に
合致させるクロック分配手段を必要とするだけでなく、
送信側ＬＳＩと受信側Ｌとの間に遅延時間検証用の伝送
路を設け、この伝送路に遅延検出回路を接続してデータ
信号の遅延時間を検出し、この伝送路により生じる位相
差を検出しているからである。
【００１０】本発明の課題は、上記問題点を解決し、簡
単な方法および回路により、高速システムにおいても、
確実にデータを取り出して伝送することができる信号転
送制御方法およびその回路を提供することである。
【００１１】
【課題を解決するための手段】本発明による信号転送制
御方法は、二つの回路間で基準クロックに基づいてデー
タ信号を転送する際に、送信側回路ではデータ信号と同
一経路へ送信側基準クロックにより送信側クロック信号
を送出する一方、受信側回路では受けたデータ信号を同
時に受けた送信側クロック信号により取り出すと共に、
受けたデータ信号および送信側クロック信号それぞれの
位相を受信側基準クロックの位相に合わせることを特徴
としている。
【００１２】また、本発明による信号転送制御回路は、
二つの回路間で基準クロックに基づいてデータ信号を転
送する際に、送信側回路では、データ信号を送出する少
なくとも一つの第一のフリップフロップ回路と、送信側
基準クロックによりデータ信号と同一経路へ送信側クロ
ック信号を送出する第二のフリップフロップ回路とを備
え、受信側回路では、伝送路を介して第一のフリップフ
ロップ回路から受ける少なくとも一つのデータ信号およ
び第二のフリップフロップ回路から受ける送信側クロッ
ク信号それぞれを入力する位相調整回路と、第一のフリ
ップフロップ回路に対応し位相調整回路から送出される
データ信号を位相調整回路から送出される送信側クロッ
ク信号により取り出す第三のフリップフロップ回路と、
受信側回路内部で用いられる受信側基準クロックと位相
調整回路から送出される送信側クロック信号との位相を
比較してその位相差値を全ての位相調整回路に送出する
位相比較回路とを備え、位相調整回路は位相比較回路の
出力を受けて位相差値をゼロとするように位相調整する
ことを特徴としている。
【００１３】このように、データ信号を送出する際に同
一経路の伝送路に送信側のクロック信号を伝送すること
により、受信側では、受けたデータ信号とほぼ位相差の
ないクロック信号を受けることができる。また、受信側
内部クロックの位相と比較して受けたデータの取り出し
位相を合致させている。すなわち、受信側内部で取り出
すデータ信号を内部クロックに対して所望位置に合わす
ことができる。
【００１４】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して説明する。
【００１５】図１は本発明の実施の一形態を示す機能ブ
ロック図である。図１に示された信号転送制御回路で
は、システム内の基準クロック発振器１０がクロック分
配ゲート１により基準クロックを分配し、データ信号が
送信側ＬＳＩ２から受信側ＬＳＩ３へ伝送され、受信側
ＬＳＩ３内部でＦ／Ｆ３１からＦ／Ｆ３２へ送られるも
のとする。
【００１６】基準クロック発振器１０の出力は、基準ク
ロックとしてクロック分配ゲート１により各ＬＳＩに分
配され、基準クロックａが送信側ＬＳＩ２へ供給され、
また基準クロックｂが受信側ＬＳＩ３へ供給されるもの
とする。
【００１７】送信側ＬＳＩ２では、Ｆ／Ｆ２１，２２、
また、受信側ＬＳＩ３では位相調整回路３０，３３、Ｆ
／Ｆ３１，３２、および位相比較回路３４それぞれが備
えられているものとする。
【００１８】送信側ＬＳＩ２では、基準クロックａがＦ
／Ｆ２１，２２に供給され、この基準クロックａによ
り、Ｆ／Ｆ２１はデータ信号を受信ＬＳＩ３の位相調整
回路３０へ、またＦ／Ｆ２２はクロック信号を位相調整
回路３３へ、それぞれ同一経路の伝送路を介して送出し
ている。
【００１９】受信側ＬＳＩ３では、位相調整回路３０が
Ｆ／Ｆ２１からデータ信号を受け、位相比較回路３４か
ら受ける位相差をゼロにするように、受けたデータ信号
の位相を調整してＦ／Ｆ３１へ送出する。位相調整回路
３３はＦ／Ｆ２２からクロック信号を受け、位相比較回
路３４から受ける位相差をゼロにするように、受けたク
ロック信号の位相を調整してＦ／Ｆ３１へ送出する。ま
た、位相調整回路３０，３３の両者は位相比較回路３４
から出力される同一の位相差データを受けるので、位相
調整後のＦ／Ｆ３１におけるデータ信号の取り込みは確
実である。
【００２０】更に、位相比較回路３４が位相調整回路３
３により出力されるクロック信号の位相を受信側ＬＳＩ
３内の基準クロックｂと比較してその位相差を出力す
る。従って、位相調整回路３０，３３が位相比較回路３
４から受ける位相差をゼロに調整することにより、Ｆ／
Ｆ３１へ入力するクロックがＦ／Ｆ３２に入力する基準
クロックｂと同一の位相をもつことができる。この結
果、Ｆ／Ｆ３２はＦ／Ｆ３１が出力するデータを確実に
取り込むことができる。
【００２１】次に、図２に図１を併せ参照してタイミン
グ関係および動作の流れについて説明する。
【００２２】基準クロック発振器１０からクロック分配
ゲート１を介し、基準クロックａは送信側ＬＳＩ２、ま
た基準クロックｂは受信側ＬＳＩ３それぞれへ分配され
ている。
【００２３】送信側ＬＳＩ２のＦ／Ｆ２１，２２それぞ
れから出力されるデータ信号およびクロック信号のそれ
ぞれは基準クロックａの立ち上がりエッジにより取り出
される。これら出力されたデータ信号およびクロック信
号は同一経路の伝送路を介して受信側ＬＳＩ３へ出力さ
れる。
【００２４】受信側ＬＳＩ３では、送信側ＬＳＩ２から
データ信号およびクロック信号それぞれを位相調整回路
３０，３３それぞれが入力する。入力した両方の信号は
送信側ＬＳＩ２で取り出される際に使用された基準クロ
ックａに対して伝送遅延による遅延時間分だけ位相が遅
れるが、両者の位相はほぼ同一である。
【００２５】位相調整回路３０，３３それぞれは、位相
比較回路３４から受ける位相差値に基づいてこの位相差
をゼロにする方向に位相を遅らせた同一タイミングでＦ
／Ｆ３１へ出力する。従って、Ｆ／Ｆ３１では、位相調
整回路３０から入力するデータ信号が、位相調整回路３
０と同一のタイミングによる位相調整回路３３から出力
されるクロック信号の立ち上がりエッジにより取り出さ
れ受信側ＬＳＩ３内部のＦ／Ｆ３２へ送られる。
【００２６】Ｆ／Ｆ３１に入力するクロックは位相比較
回路３４および位相調整回路３３により受信側ＬＳＩ３
に分配された基準クロックｂと同一の位相を有している
ので、Ｆ／Ｆ３１からＦ／Ｆ３２へのデータ転送は確実
に行なわれる。
【００２７】次に、図３を参照して図１と相違する実施
の形態について説明する。
【００２８】図３において図１に対する構成上の相違点
は、位相調整回路３０の出力位相を受信側ＬＳＩ３の基
準クロックｂの位相と比較してその差異を位相調整回路
３０にフィードバックする位相比較回路３５が追加され
ていることである。従って、位相比較回路３４の出力は
位相調整回路３３のみにフィードバックされる。他の構
成要素およびその機能は図１を参照して説明したものと
同一であり、その説明は省略する。
【００２９】
【発明の効果】以上説明したように本発明によれば、デ
ータ信号の伝送路に対して同一経路によるクロック信号
の伝送路を設け、受信側で、受信側ＬＳＩ内部で用いる
基準クロックと同一の位相を得るための位相調整を位相
比較回路および位相調整回路により行なった後に伝送路
を介して受けたデータ信号からデータを取り出して受信
側ＬＳＩ内部へ送る信号転送制御方法およびその回路が
得られる。
【００３０】この構成または方法によって、伝送路を介
して受けたデータ信号から受信側の内部で用いられる基
準クロックと同一位相のタイミングによるデータ信号を
高速システムにおいても確実に得ることができる。
【図面の簡単な説明】
【図１】本発明の実施の一形態を示す機能ブロック図で
ある。
【図２】図１の回路構成における信号転送の流れを説明
するタイムチャートである。
【図３】図１とは別の本発明の実施の一形態を示す機能
ブロック図である。
【図４】従来の一例を示す機能ブロック図である。
【図５】図４の回路構成における信号転送の流れを説明
するタイムチャートである。
【符号の説明】
１ クロック分配ゲート ２ 送信側ＬＳＩ ３ 受信側ＬＳＩ １０ 基準クロック発振器 ２１、２２、３１、３２ Ｆ／Ｆ（フリップフロップ
回路） ３０、３３ 位相調整回路 ３４、３５ 位相比較回路

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 二つの回路間で基準クロックに基づいて
    データ信号を転送する際の信号転送制御方法において、
    送信側回路から前記データ信号と同一経路へ送信側基準
    クロックにより送信側クロック信号を送出する一方、受
    信側回路では受けた前記データ信号を同時に受けた前記
    送信側クロック信号により取り出すと共に、受けた前記
    データ信号および前記送信側クロック信号それぞれの位
    相を受信側基準クロックの位相に合わせることを特徴と
    する信号転送制御方法。
  2. 【請求項２】 請求項１において、受信側回路では、受
    けた前記データ信号および前記送信側クロック信号それ
    ぞれを前記受信側基準クロックの位相に合わせる位相調
    整を行なった後、受けたデータ信号を受けた送信側クロ
    ック信号により取り出すことを特徴とする信号転送制御
    方法。
  3. 【請求項３】 請求項２において、受信側回路では、前
    記送信側クロック信号の位相調整を行なった後の位相と
    前記受信側基準クロックの位相とを比較し、この位相差
    値に基づいて受けたデータ信号および送信側クロック信
    号の両者の位相調整を行なうことを特徴とする信号転送
    制御方法。
  4. 【請求項４】 請求項２において、受信側回路では、前
    記送信側クロック信号の位相調整を行なった後の位相と
    前記受信側基準クロックの位相とを比較して得られた位
    相差値に基づいて受けた送信側クロック信号の位相調整
    を行なう一方で、前記データ信号の位相調整を行なった
    後の位相と前記受信側基準クロックの位相とを比較して
    得られた位相差値に基づいて受けたデータ信号の位相調
    整を行なうことを特徴とする信号転送制御方法。
  5. 【請求項５】 二つの回路間で基準クロックに基づいて
    データ信号を転送する際の信号転送制御回路において、
    送信側回路では、データ信号を送出する少なくとも一つ
    の第一のフリップフロップ回路と、送信側基準クロック
    によりデータ信号と同一経路へ送信側クロック信号を送
    出する第二のフリップフロップ回路とを備え、受信側回
    路では、伝送路を介して前記第一のフリップフロップ回
    路から受ける少なくとも一つの前記データ信号および前
    記第二のフリップフロップ回路から受ける前記送信側ク
    ロック信号それぞれを入力する位相調整回路と、前記第
    一のフリップフロップ回路に対応し前記位相調整回路か
    ら送出されるデータ信号を前記位相調整回路から送出さ
    れる送信側クロック信号により取り出す第三のフリップ
    フロップ回路と、受信側回路内部で用いられる受信側基
    準クロックと前記位相調整回路から送出される送信側ク
    ロック信号との位相を比較してその位相差値を全ての前
    記位相調整回路に送出する位相比較回路とを備え、前記
    位相調整回路は前記位相比較回路の出力を受けて前記位
    相差値をゼロとするように位相調整することを特徴とす
    る信号転送制御回路。
  6. 【請求項６】 二つの回路間で基準クロックに基づいて
    データ信号を転送する際の信号転送制御回路において、
    送信側回路では、データ信号を送出する少なくとも一つ
    の第一のフリップフロップ回路と、送信側基準クロック
    によりデータ信号と同一経路へ送信側クロック信号を送
    出する第二のフリップフロップ回路とを備え、受信側回
    路では、伝送路を介して前記第一のフリップフロップ回
    路から受ける少なくとも一つの前記データ信号および前
    記第二のフリップフロップ回路から受ける前記送信側ク
    ロック信号それぞれを入力する位相調整回路と、前記第
    一のフリップフロップ回路に対応し前記位相調整回路そ
    れぞれから送出されるデータ信号を前記位相調整回路か
    ら送出される送信側クロック信号により取り出す第三の
    フリップフロップ回路と、受信側回路内部で用いられる
    受信側基準クロックと前記位相調整回路それぞれから送
    出されるそれぞれの信号との位相を比較してその位相差
    値それぞれを対応する前記位相調整回路に送出する位相
    比較回路とを備え、前記位相調整回路それぞれは対応す
    る前記位相比較回路の出力を受けて前記位相差値をゼロ
    とするように位相調整することを特徴とする信号転送制
    御回路。
JP31275498A 1998-11-04 1998-11-04 信号転送制御方法およびその回路 Expired - Fee Related JP3344466B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP31275498A JP3344466B2 (ja) 1998-11-04 1998-11-04 信号転送制御方法およびその回路
US09/433,870 US6329858B1 (en) 1998-11-04 1999-11-04 Control method and control system for signal transmission

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP31275498A JP3344466B2 (ja) 1998-11-04 1998-11-04 信号転送制御方法およびその回路

Publications (2)

Publication Number Publication Date
JP2000138661A true JP2000138661A (ja) 2000-05-16
JP3344466B2 JP3344466B2 (ja) 2002-11-11

Family

ID=18033030

Family Applications (1)

Application Number Title Priority Date Filing Date
JP31275498A Expired - Fee Related JP3344466B2 (ja) 1998-11-04 1998-11-04 信号転送制御方法およびその回路

Country Status (2)

Country Link
US (1) US6329858B1 (ja)
JP (1) JP3344466B2 (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007525088A (ja) * 2003-06-30 2007-08-30 レイセオン・カンパニー 複数のクロックシステムに対する自己整列データ路変換装置
US7272738B2 (en) 2001-02-02 2007-09-18 Elpida Memory, Inc. Data transmission system and data transmission apparatus
WO2014083725A1 (ja) * 2012-11-29 2014-06-05 日本電気株式会社 同期装置、同期システム、無線通信装置及び同期方法

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3479018B2 (ja) * 2000-01-24 2003-12-15 Ｎｅｃエレクトロニクス株式会社 半導体集積回路
US6885228B2 (en) * 2002-10-02 2005-04-26 Hewlett-Packard Development Company, L.P. Non-iterative signal synchronization
JP4795032B2 (ja) * 2006-01-30 2011-10-19 エルピーダメモリ株式会社 タイミング調整回路及び半導体装置
JP4602451B2 (ja) * 2006-06-16 2010-12-22 パナソニック株式会社 データ送信装置及びデータ送信方法
US9577648B2 (en) * 2014-12-31 2017-02-21 Semtech Corporation Semiconductor device and method for accurate clock domain synchronization over a wide frequency range
CN108958701A (zh) * 2017-05-22 2018-12-07 深圳市中兴微电子技术有限公司 一种数据传输控制方法、装置及存储介质

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4222009A (en) * 1978-11-02 1980-09-09 Sperry Corporation Phase lock loop preconditioning circuit
US4272690A (en) * 1979-08-16 1981-06-09 The United States Of America As Represented By The Secretary Of The Army Clock controlled pulse width modulator
US4823360A (en) * 1988-02-12 1989-04-18 Northern Telecom Limited Binary data regenerator with adaptive threshold level
JPH02197912A (ja) 1989-01-27 1990-08-06 Nec Corp クロックスキュー調整方式
US5168182A (en) * 1991-06-24 1992-12-01 United Technologies Corporation 0-100% duty cycle, transformer isolated fet driver
US5864250A (en) * 1996-05-21 1999-01-26 Advanced Communications Devices Corporation Non-servo clock and data recovery circuit and method
DE19740255C2 (de) * 1997-09-12 2000-02-10 Siemens Ag Abtastschaltung für Digitalsignale mit hohen Datenraten
KR100255664B1 (ko) * 1997-12-29 2000-05-01 윤종용 반도체 집적회로의 클락 포워딩 회로 및 클락포워딩 방법

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7272738B2 (en) 2001-02-02 2007-09-18 Elpida Memory, Inc. Data transmission system and data transmission apparatus
JP2007525088A (ja) * 2003-06-30 2007-08-30 レイセオン・カンパニー 複数のクロックシステムに対する自己整列データ路変換装置
JP4741484B2 (ja) * 2003-06-30 2011-08-03 レイセオン カンパニー 複数のクロックシステムに対する自己整列データ路変換装置
WO2014083725A1 (ja) * 2012-11-29 2014-06-05 日本電気株式会社 同期装置、同期システム、無線通信装置及び同期方法
US9838196B2 (en) 2012-11-29 2017-12-05 Nec Coporation Synchronization apparatus, synchronization system, radio communication apparatus and synchronization method

Also Published As

Publication number Publication date
JP3344466B2 (ja) 2002-11-11
US6329858B1 (en) 2001-12-11

Similar Documents

Publication Publication Date Title
US11509410B2 (en) Method for a slave device for calibrating its output timing, method for a master device for enabling a slave device to calibrate its output timing, master device and slave device
JP2004520649A (ja) クロック検出およびｄｌｌロック検出によるソース同期受信器リンク初期化および入力浮動制御
US5923193A (en) Method and apparatus for transferring signals between multiple clock timing domains
JP3344466B2 (ja) 信号転送制御方法およびその回路
US7139308B2 (en) Source synchronous bus repeater
EP1050105B1 (en) A pulse edge detector with double resolution
US6047021A (en) Methods and apparatus for exchanging data
US6356610B1 (en) System to avoid unstable data transfer between digital systems
TWI806487B (zh) 信號同步系統
JP4408022B2 (ja) 非同期データ転送装置
US6067629A (en) Apparatus and method for pseudo-synchronous communication between clocks of different frequencies
US7313210B2 (en) System and method for establishing a known timing relationship between two clock signals
CN108631808B (zh) 用于数字信号传输的装置和方法
CN112585592A (zh) 异步通信
US20080240320A1 (en) Transmit clock generator
US12118133B2 (en) Handshake circuits
US6181757B1 (en) Retiming method and means
JPH05336091A (ja) バス通信システム
US5058140A (en) Self-correcting serial baud/bit alignment
US6507915B1 (en) Clock and data signal separator circuit
US7161986B2 (en) Data transmission system and data transmitter/receiver for use therein, and method thereof
US10050773B1 (en) Bootstrapped autonegotiation clock from a referenceless clock chip
JP2000307561A (ja) バスシステム装置
JPH05204850A (ja) バス用通信情報同期化装置及び方法及びバス型接続方式
US20030033468A1 (en) Data transmission system

Legal Events

Date Code Title Description
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20020731

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20070830

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080830

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080830

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090830

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090830

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100830

Year of fee payment: 8

LAPS Cancellation because of no payment of annual fees