JP2000133852A - 積層圧電素子及びその製造方法 - Google Patents
積層圧電素子及びその製造方法Info
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Landscapes
- General Electrical Machinery Utilizing Piezoelectricity, Electrostriction Or Magnetostriction (AREA)
Abstract
(57)【要約】
【課題】 分極処理時のクラックや駆動時のクラックを
抑制する。 【解決手段】 圧電セラミックス積層体２０の上面全面
と下面全面に、それぞれ導体ペーストを塗布、乾燥して
表面電極２５，２６を形成した後、例えば１００℃の絶
縁オイル中に圧電セラミックス積層体２０全体を浸漬し
て、両表面電極２５，２６間に所定の高電圧を印加する
ことで、圧電セラミックス積層体２０全体を積層方向に
均一に分極させる。この後、表面電極２５，２６を有機
溶剤等で洗浄除去した後、圧電セラミックス積層体２０
の側面にＣｒ／Ｎｉ／Ａｕの蒸着等により側面電極２
３，２４を形成する。この後、再度、例えば１００℃の
絶縁オイル中に圧電セラミックス積層体２０全体を浸漬
して、両側面電極２３，２４間に所定の高電圧を印加す
ることで、各層の内部電極２２に交互に逆極性の電圧を
印加して、各層の内部電極２２が対向する活性部のみを
分極し直す。
抑制する。 【解決手段】 圧電セラミックス積層体２０の上面全面
と下面全面に、それぞれ導体ペーストを塗布、乾燥して
表面電極２５，２６を形成した後、例えば１００℃の絶
縁オイル中に圧電セラミックス積層体２０全体を浸漬し
て、両表面電極２５，２６間に所定の高電圧を印加する
ことで、圧電セラミックス積層体２０全体を積層方向に
均一に分極させる。この後、表面電極２５，２６を有機
溶剤等で洗浄除去した後、圧電セラミックス積層体２０
の側面にＣｒ／Ｎｉ／Ａｕの蒸着等により側面電極２
３，２４を形成する。この後、再度、例えば１００℃の
絶縁オイル中に圧電セラミックス積層体２０全体を浸漬
して、両側面電極２３，２４間に所定の高電圧を印加す
ることで、各層の内部電極２２に交互に逆極性の電圧を
印加して、各層の内部電極２２が対向する活性部のみを
分極し直す。
Description
【０００１】
【発明の属する技術分野】本発明は、内部電極が形成さ
れた複数の圧電セラミックス層を積層して構成した、い
わゆる積層コンデンサ型の積層圧電素子及びその製造方
法に関するものである。
れた複数の圧電セラミックス層を積層して構成した、い
わゆる積層コンデンサ型の積層圧電素子及びその製造方
法に関するものである。
【０００２】
【従来の技術】従来の積層コンデンサ型の積層圧電素子
は、図３に示すように、内部電極１１を形成した複数の
圧電セラミックス層１２を積層し、これを焼成して圧電
セラミックス積層体１５を形成すると共に、この圧電セ
ラミックス積層体１５の両側面に側面電極１３，１４を
形成し、各層の内部電極１１を交互に反対側の側面電極
１３，１４に接続した構造となっている。この積層圧電
素子を駆動する場合には、両側面電極１３，１４間に電
圧を印加することで、各層の内部電極１１に交互に逆極
性の電圧を印加して、各層の内部電極１１が対向する部
分（以下「活性部」という）の圧電セラミックスに積層
方向の電界を印加して、活性部に電界誘起歪みを生じさ
せ、積層圧電素子を変位させる。このような電界誘起歪
みによる変位量を確保するためには、各層の内部電極１
１が対向する活性部の圧電セラミックスの分極方向を電
界の印加方向と同一するように分極処理する必要があ
る。
は、図３に示すように、内部電極１１を形成した複数の
圧電セラミックス層１２を積層し、これを焼成して圧電
セラミックス積層体１５を形成すると共に、この圧電セ
ラミックス積層体１５の両側面に側面電極１３，１４を
形成し、各層の内部電極１１を交互に反対側の側面電極
１３，１４に接続した構造となっている。この積層圧電
素子を駆動する場合には、両側面電極１３，１４間に電
圧を印加することで、各層の内部電極１１に交互に逆極
性の電圧を印加して、各層の内部電極１１が対向する部
分（以下「活性部」という）の圧電セラミックスに積層
方向の電界を印加して、活性部に電界誘起歪みを生じさ
せ、積層圧電素子を変位させる。このような電界誘起歪
みによる変位量を確保するためには、各層の内部電極１
１が対向する活性部の圧電セラミックスの分極方向を電
界の印加方向と同一するように分極処理する必要があ
る。
【０００３】従来の分極処理方法は、両側面電極１３，
１４間に高電圧を印加することで、各層の内部電極１１
に交互に逆極性の高電圧を印加して、図３に示すよう
に、各層の内部電極１１が対向する活性部のみを積層方
向（電界印加方向）に分極させるようにしている。
１４間に高電圧を印加することで、各層の内部電極１１
に交互に逆極性の高電圧を印加して、図３に示すよう
に、各層の内部電極１１が対向する活性部のみを積層方
向（電界印加方向）に分極させるようにしている。
【０００４】
【発明が解決しようとする課題】上記従来の分極処理方
法では、各層の内部電極１１が対向する活性部のみを積
層方向に分極させるため、図３（ｂ）に示すように、活
性部は、分極処理時に生じる分極歪みにより積層方向に
膨張するが、各層の内部電極１１が対向しない部分（以
下「不活性部」という）は、電界が印加されず、分極さ
れないため、活性部のような分極歪みは生じない。この
ため、活性部と不活性部との境界付近に分極歪みによる
応力が発生し、その応力によって、図３（ｂ）に示すよ
うに、クラックが発生しやすいという問題があった。
法では、各層の内部電極１１が対向する活性部のみを積
層方向に分極させるため、図３（ｂ）に示すように、活
性部は、分極処理時に生じる分極歪みにより積層方向に
膨張するが、各層の内部電極１１が対向しない部分（以
下「不活性部」という）は、電界が印加されず、分極さ
れないため、活性部のような分極歪みは生じない。この
ため、活性部と不活性部との境界付近に分極歪みによる
応力が発生し、その応力によって、図３（ｂ）に示すよ
うに、クラックが発生しやすいという問題があった。
【０００５】この問題を解決するために、特開平２−１
６３９８３号公報に示すように、分極処理時に、圧電セ
ラミックス積層体に対して積層方向に５０〜１０００ｋ
ｇｆ／ｃｍ2 の圧縮荷重を加えながら分極処理を行うこ
とが提案されている。しかしながら、この方法は、分極
歪みによる内部応力を根本的に低減させるものではな
く、しかも、分極歪みが生じる活性部と、分極歪みが生
じない不活性部とでは、圧縮荷重による応力分布が異な
るため、完全にはクラックを抑制できない。しかも、大
きな圧縮荷重を加えるため、圧縮荷重のかけ方によって
は積層圧電素子が破壊されてしまうおそれがある。更
に、分極処理終了後も、分極歪みによる内部応力が残留
するため、積層圧電素子の駆動時には、分極歪みによる
残留応力に加えて、活性部と不活性部との電界誘起歪み
の差による応力も加わるため、駆動時の内部応力が大き
くなって、比較的短い使用期間でクラックが発生するこ
とがあり、これが積層圧電素子の耐久性を低下させる一
因となっている。
６３９８３号公報に示すように、分極処理時に、圧電セ
ラミックス積層体に対して積層方向に５０〜１０００ｋ
ｇｆ／ｃｍ2 の圧縮荷重を加えながら分極処理を行うこ
とが提案されている。しかしながら、この方法は、分極
歪みによる内部応力を根本的に低減させるものではな
く、しかも、分極歪みが生じる活性部と、分極歪みが生
じない不活性部とでは、圧縮荷重による応力分布が異な
るため、完全にはクラックを抑制できない。しかも、大
きな圧縮荷重を加えるため、圧縮荷重のかけ方によって
は積層圧電素子が破壊されてしまうおそれがある。更
に、分極処理終了後も、分極歪みによる内部応力が残留
するため、積層圧電素子の駆動時には、分極歪みによる
残留応力に加えて、活性部と不活性部との電界誘起歪み
の差による応力も加わるため、駆動時の内部応力が大き
くなって、比較的短い使用期間でクラックが発生するこ
とがあり、これが積層圧電素子の耐久性を低下させる一
因となっている。
【０００６】本発明はこのような事情を考慮してなされ
たものであり、従ってその目的は、分極処理時のクラッ
クや駆動時のクラックを効果的に抑制することができ、
製品歩留り向上と耐久性向上とを達成することができる
積層圧電素子及びその製造方法を提供することにある。
たものであり、従ってその目的は、分極処理時のクラッ
クや駆動時のクラックを効果的に抑制することができ、
製品歩留り向上と耐久性向上とを達成することができる
積層圧電素子及びその製造方法を提供することにある。
【０００７】
【課題を解決するための手段】上記目的を達成するため
に、本発明の請求項１の積層圧電素子は、各層の内部電
極が対向しない部分（不活性部）の圧電セラミックスの
分極方向を積層方向に揃えた構造としたものである。つ
まり、従来の積層圧電素子は、不活性部の圧電セラミッ
クスの分極方向がランダムであったため、分極処理時
に、活性部と不活性部との分極歪みの差が大きくなった
が、本発明では、不活性部の分極方向が積層方向に揃え
られて活性部の分極方向と平行になっているため、分極
処理時の活性部と不活性部との分極歪みの差が少なくな
る（又は無くなる）。その結果、分極歪みによる応力が
低減され（又は発生しなくなり）、分極処理時のクラッ
クが抑制される。また、分極歪みによる残留応力が低減
される（又は無くなる）ため、積層圧電素子の駆動時に
生じる活性部と不活性部との歪み差による応力も小さく
なり、駆動時のクラックも抑制される。
に、本発明の請求項１の積層圧電素子は、各層の内部電
極が対向しない部分（不活性部）の圧電セラミックスの
分極方向を積層方向に揃えた構造としたものである。つ
まり、従来の積層圧電素子は、不活性部の圧電セラミッ
クスの分極方向がランダムであったため、分極処理時
に、活性部と不活性部との分極歪みの差が大きくなった
が、本発明では、不活性部の分極方向が積層方向に揃え
られて活性部の分極方向と平行になっているため、分極
処理時の活性部と不活性部との分極歪みの差が少なくな
る（又は無くなる）。その結果、分極歪みによる応力が
低減され（又は発生しなくなり）、分極処理時のクラッ
クが抑制される。また、分極歪みによる残留応力が低減
される（又は無くなる）ため、積層圧電素子の駆動時に
生じる活性部と不活性部との歪み差による応力も小さく
なり、駆動時のクラックも抑制される。
【０００８】このような構造の積層圧電素子を製造する
場合は、請求項２のように、圧電セラミックス積層体の
焼成後に、１回目の分極処理工程に移行し、圧電セラミ
ックス積層体に対してその積層方向に電界を印加して該
圧電セラミックス積層体全体を積層方向に分極させ、そ
の後、２回目の分極処理工程で、各層の内部電極に交互
に逆極性の電圧を印加して各層の内部電極が対向する部
分（活性部）の圧電セラミックスを分極し直すようにす
れば良い。この場合、１回目の分極処理では、圧電セラ
ミックス積層体全体を積層方向に均一に分極させるた
め、圧電セラミックス積層体全体に均一に分極歪みが生
じ、活性部と不活性部との間で分極歪みの差が全く生じ
ない。また、２回目の分極処理では、従来と同じく、活
性部のみに積層方向の電界が印加され、活性部の分極方
向が１層毎に１８０°反転することになるが、１回目の
分極処理によって、活性部と不活性部が共に２回目の分
極方向と平行な方向に分極されているため、２回目の分
極処理では、活性部の半数の層の分極方向が変化せず、
残り半数の層の分極方向が１８０°反転するだけであ
り、これ以外の方向の分極は生じない。この結果、２回
目の分極処理においても、活性部と不活性部との分極方
向が平行に保たれ、新たな分極歪みが発生しないので、
活性部と不活性部との間で分極歪みの差（応力）が発生
せず、クラックが抑制される。
場合は、請求項２のように、圧電セラミックス積層体の
焼成後に、１回目の分極処理工程に移行し、圧電セラミ
ックス積層体に対してその積層方向に電界を印加して該
圧電セラミックス積層体全体を積層方向に分極させ、そ
の後、２回目の分極処理工程で、各層の内部電極に交互
に逆極性の電圧を印加して各層の内部電極が対向する部
分（活性部）の圧電セラミックスを分極し直すようにす
れば良い。この場合、１回目の分極処理では、圧電セラ
ミックス積層体全体を積層方向に均一に分極させるた
め、圧電セラミックス積層体全体に均一に分極歪みが生
じ、活性部と不活性部との間で分極歪みの差が全く生じ
ない。また、２回目の分極処理では、従来と同じく、活
性部のみに積層方向の電界が印加され、活性部の分極方
向が１層毎に１８０°反転することになるが、１回目の
分極処理によって、活性部と不活性部が共に２回目の分
極方向と平行な方向に分極されているため、２回目の分
極処理では、活性部の半数の層の分極方向が変化せず、
残り半数の層の分極方向が１８０°反転するだけであ
り、これ以外の方向の分極は生じない。この結果、２回
目の分極処理においても、活性部と不活性部との分極方
向が平行に保たれ、新たな分極歪みが発生しないので、
活性部と不活性部との間で分極歪みの差（応力）が発生
せず、クラックが抑制される。
【０００９】更に、請求項３のように、１回目の分極処
理を行う前に、圧電セラミックス積層体の積層方向の両
面全面に表面電極を形成し、両表面電極間に電圧を印加
して１回目の分極処理を行った後、両表面電極を前記圧
電セラミックス積層体から取り除き、その後、圧電セラ
ミックス積層体の両側面にそれぞれ側面電極を形成した
後、両側面電極から各層の内部電極に電圧を印加して２
回目の分極処理を行うようにしても良い。このように、
圧電セラミックス積層体の両面全面に表面電極を形成す
れば、圧電セラミックス積層体全体を均一に分極する１
回目の分極処理が容易になる。更に、２回目の分極処理
時には、圧電セラミックス積層体の両側面に形成した側
面電極から各層の内部電極に電圧を印加するため、各層
の内部電極への電圧印加が容易となり、２回目の分極処
理も容易になる。
理を行う前に、圧電セラミックス積層体の積層方向の両
面全面に表面電極を形成し、両表面電極間に電圧を印加
して１回目の分極処理を行った後、両表面電極を前記圧
電セラミックス積層体から取り除き、その後、圧電セラ
ミックス積層体の両側面にそれぞれ側面電極を形成した
後、両側面電極から各層の内部電極に電圧を印加して２
回目の分極処理を行うようにしても良い。このように、
圧電セラミックス積層体の両面全面に表面電極を形成す
れば、圧電セラミックス積層体全体を均一に分極する１
回目の分極処理が容易になる。更に、２回目の分極処理
時には、圧電セラミックス積層体の両側面に形成した側
面電極から各層の内部電極に電圧を印加するため、各層
の内部電極への電圧印加が容易となり、２回目の分極処
理も容易になる。
【００１０】更に、圧電セラミックス層の分極状態が、
印加する電界の強さや電界印加時間によって変化するこ
とを考慮して、請求項４のように、１回目の分極処理で
圧電セラミックス層に印加する電界と、２回目の分極処
理で圧電セラミックス層に印加する電界とを同じ大きさ
とし、且つ、電界印加時間を同一とすることが好まし
い。このようにすれば、２回目の分極処理で、活性部の
圧電セラミックス層の分極方向が１層毎に１８０°反転
しても、活性部の各層の分極歪みが１回目の分極処理で
生じた不活性部の各層の分極歪みと同一に保たれ、２回
目の分極処理で活性部と不活性部との間に分極歪みの差
が発生することが確実に防止される。
印加する電界の強さや電界印加時間によって変化するこ
とを考慮して、請求項４のように、１回目の分極処理で
圧電セラミックス層に印加する電界と、２回目の分極処
理で圧電セラミックス層に印加する電界とを同じ大きさ
とし、且つ、電界印加時間を同一とすることが好まし
い。このようにすれば、２回目の分極処理で、活性部の
圧電セラミックス層の分極方向が１層毎に１８０°反転
しても、活性部の各層の分極歪みが１回目の分極処理で
生じた不活性部の各層の分極歪みと同一に保たれ、２回
目の分極処理で活性部と不活性部との間に分極歪みの差
が発生することが確実に防止される。
【００１１】
【発明の実施の形態】以下、本発明の一実施形態を図１
及び図２に基づいて説明する。まず、積層圧電素子の構
造を説明する。圧電セラミックス積層体２０を構成する
各層の圧電セラミックス層２１は、例えばチタン酸−ジ
ルコン酸鉛系（ＰＺＴ）、ニッケル・ニオブ酸−チタン
酸−ジルコン酸鉛系、チタン酸バリウム、チタン酸鉛等
の圧電セラミックス材料により形成されている。各層の
圧電セラミックス層２１の表面には、導体ペーストの印
刷・焼成により内部電極２２が形成され、圧電セラミッ
クス積層体２０の両側面には、例えばＣｒ／Ｎｉ／Ａｕ
の蒸着等により側面電極２３，２４が形成されている。
各層の内部電極２２は、交互に反対側の側面に導出され
て側面電極２３又は２４に接続されている。各層の内部
電極２２の先端部は、接続しない側の側面電極２３又は
２４から所定の絶縁距離だけ離れている。
及び図２に基づいて説明する。まず、積層圧電素子の構
造を説明する。圧電セラミックス積層体２０を構成する
各層の圧電セラミックス層２１は、例えばチタン酸−ジ
ルコン酸鉛系（ＰＺＴ）、ニッケル・ニオブ酸−チタン
酸−ジルコン酸鉛系、チタン酸バリウム、チタン酸鉛等
の圧電セラミックス材料により形成されている。各層の
圧電セラミックス層２１の表面には、導体ペーストの印
刷・焼成により内部電極２２が形成され、圧電セラミッ
クス積層体２０の両側面には、例えばＣｒ／Ｎｉ／Ａｕ
の蒸着等により側面電極２３，２４が形成されている。
各層の内部電極２２は、交互に反対側の側面に導出され
て側面電極２３又は２４に接続されている。各層の内部
電極２２の先端部は、接続しない側の側面電極２３又は
２４から所定の絶縁距離だけ離れている。
【００１２】この圧電セラミックス積層体２０は、各層
の内部電極２２が対向しない部分（不活性部）の圧電セ
ラミックスの分極方向が積層方向（図１において上方向
又は下方向）に揃えられている。この不活性部の分極方
向は、各層の内部電極２２が対向する部分（活性部）の
圧電セラミックスの分極方向と平行となっている。尚、
活性部の分極状態は、分極方向が不活性部と同じになる
層と、分極方向が１８０°反転した層とが交互に配置さ
れている。
の内部電極２２が対向しない部分（不活性部）の圧電セ
ラミックスの分極方向が積層方向（図１において上方向
又は下方向）に揃えられている。この不活性部の分極方
向は、各層の内部電極２２が対向する部分（活性部）の
圧電セラミックスの分極方向と平行となっている。尚、
活性部の分極状態は、分極方向が不活性部と同じになる
層と、分極方向が１８０°反転した層とが交互に配置さ
れている。
【００１３】次に、上述した構成の積層圧電素子の製造
方法を図１及び図２を用いて説明する。図２は、積層圧
電素子の製造工程の流れを示す工程フローチャートであ
る。まず、圧電セラミックス積層体２０を次のようにし
て作製する。圧電セラミックスのグリーンシートの表面
に導体ペーストを用いて内部電極２２を印刷した後、該
グリーンシートを製品サイズに切断して個々の圧電セラ
ミックス層２１に分割する。この後、各層の圧電セラミ
ックス層２１を積層して熱圧着して圧電セラミックス積
層体２０［図１（ａ）参照］を作った後、この圧電セラ
ミックス積層体２０を焼成する。この段階では、圧電セ
ラミックス積層体２０の上面、下面及び側面には、まだ
電極が形成されていない。
方法を図１及び図２を用いて説明する。図２は、積層圧
電素子の製造工程の流れを示す工程フローチャートであ
る。まず、圧電セラミックス積層体２０を次のようにし
て作製する。圧電セラミックスのグリーンシートの表面
に導体ペーストを用いて内部電極２２を印刷した後、該
グリーンシートを製品サイズに切断して個々の圧電セラ
ミックス層２１に分割する。この後、各層の圧電セラミ
ックス層２１を積層して熱圧着して圧電セラミックス積
層体２０［図１（ａ）参照］を作った後、この圧電セラ
ミックス積層体２０を焼成する。この段階では、圧電セ
ラミックス積層体２０の上面、下面及び側面には、まだ
電極が形成されていない。
【００１４】焼成後、圧電セラミックス積層体２０の上
面全面と下面全面に、それぞれ例えばＡｇペースト等の
導体ペーストを塗布、乾燥して表面電極２５，２６［図
１（ｂ）参照］を形成する。この表面電極２５，２６
は、乾燥した状態で分極処理時の高電圧に十分に耐え得
る導電性を有し、且つ、アセトン等の有機溶剤で容易に
洗浄除去できる導体ペーストを用いて形成する。
面全面と下面全面に、それぞれ例えばＡｇペースト等の
導体ペーストを塗布、乾燥して表面電極２５，２６［図
１（ｂ）参照］を形成する。この表面電極２５，２６
は、乾燥した状態で分極処理時の高電圧に十分に耐え得
る導電性を有し、且つ、アセトン等の有機溶剤で容易に
洗浄除去できる導体ペーストを用いて形成する。
【００１５】表面電極２５，２６の形成後、１回目の分
極処理工程に移行し、圧電セラミックスのキュリー点よ
りも低い温度（例えば１００℃）のシリコンオイル等の
絶縁オイル中に圧電セラミックス積層体２０全体を浸漬
して、両表面電極２５，２６間に所定の高電圧を印加す
ることで、圧電セラミックス積層体２０全体に積層方向
に例えば２ｋＶ／ｍｍの電界を例えば１０分間印加し
て、圧電セラミックス積層体２０全体を積層方向に均一
に分極させる。この際、絶縁オイル中で高電圧を印加す
ることで、放電を防止し、また、圧電セラミックスのキ
ュリー点よりも低い温度の絶縁オイルで圧電セラミック
ス積層体２０を適度に加熱することで、圧電セラミック
スの分極を促進する。１回目の分極処理では、圧電セラ
ミックス積層体２０全体を積層方向に均一に分極させる
ため、圧電セラミックス積層体２０全体に均一に分極歪
みが生じ、活性部と不活性部との間で分極歪みの差が全
く生じない。
極処理工程に移行し、圧電セラミックスのキュリー点よ
りも低い温度（例えば１００℃）のシリコンオイル等の
絶縁オイル中に圧電セラミックス積層体２０全体を浸漬
して、両表面電極２５，２６間に所定の高電圧を印加す
ることで、圧電セラミックス積層体２０全体に積層方向
に例えば２ｋＶ／ｍｍの電界を例えば１０分間印加し
て、圧電セラミックス積層体２０全体を積層方向に均一
に分極させる。この際、絶縁オイル中で高電圧を印加す
ることで、放電を防止し、また、圧電セラミックスのキ
ュリー点よりも低い温度の絶縁オイルで圧電セラミック
ス積層体２０を適度に加熱することで、圧電セラミック
スの分極を促進する。１回目の分極処理では、圧電セラ
ミックス積層体２０全体を積層方向に均一に分極させる
ため、圧電セラミックス積層体２０全体に均一に分極歪
みが生じ、活性部と不活性部との間で分極歪みの差が全
く生じない。
【００１６】１回目の分極処理後、表面電極２５，２６
をアセトン等の有機溶剤で洗浄除去する。この後、圧電
セラミックス積層体２０の内部電極２２が露出する側面
に、例えばＣｒ／Ｎｉ／Ａｕの蒸着等により側面電極２
３，２４［図１（ｃ）参照］を形成して、側面電極２
３，２４を各層の内部電極２２と導通させる。この際、
圧電セラミックスの温度がキュリー点を越えると、１回
目の分極処理で得られた分極状態が乱されるため、側面
電極２３，２４の形成時に圧電セラミックスの温度がキ
ュリー点を越えないようにする。
をアセトン等の有機溶剤で洗浄除去する。この後、圧電
セラミックス積層体２０の内部電極２２が露出する側面
に、例えばＣｒ／Ｎｉ／Ａｕの蒸着等により側面電極２
３，２４［図１（ｃ）参照］を形成して、側面電極２
３，２４を各層の内部電極２２と導通させる。この際、
圧電セラミックスの温度がキュリー点を越えると、１回
目の分極処理で得られた分極状態が乱されるため、側面
電極２３，２４の形成時に圧電セラミックスの温度がキ
ュリー点を越えないようにする。
【００１７】側面電極２３，２４の形成後、２回目の分
極処理工程に移行し、再度、圧電セラミックスのキュリ
ー点よりも低い温度の絶縁オイル中に圧電セラミックス
積層体２０全体を浸漬して、両側面電極２３，２４間に
所定の高電圧を印加することで、各層の内部電極２２に
交互に逆極性の電圧を印加して、各層の内部電極２２が
対向する活性部の圧電セラミックスに積層方向に例えば
２ｋＶ／ｍｍを例えば１０分間印加して、活性部のみを
分極し直す。この際、圧電セラミックス層２１の分極状
態が、印加する電界の強さや電界印加時間によって変化
することを考慮して、１回目の分極処理で圧電セラミッ
クス層２１に印加する電界と、２回目の分極処理で圧電
セラミックス層２１に印加する電界とを同じ大きさと
し、且つ、電界印加時間を同一とすることが好ましい。
極処理工程に移行し、再度、圧電セラミックスのキュリ
ー点よりも低い温度の絶縁オイル中に圧電セラミックス
積層体２０全体を浸漬して、両側面電極２３，２４間に
所定の高電圧を印加することで、各層の内部電極２２に
交互に逆極性の電圧を印加して、各層の内部電極２２が
対向する活性部の圧電セラミックスに積層方向に例えば
２ｋＶ／ｍｍを例えば１０分間印加して、活性部のみを
分極し直す。この際、圧電セラミックス層２１の分極状
態が、印加する電界の強さや電界印加時間によって変化
することを考慮して、１回目の分極処理で圧電セラミッ
クス層２１に印加する電界と、２回目の分極処理で圧電
セラミックス層２１に印加する電界とを同じ大きさと
し、且つ、電界印加時間を同一とすることが好ましい。
【００１８】２回目の分極処理では、活性部のみに電界
が印加され、活性部の分極方向が１層毎に１８０°反転
することになるが、１回目の分極処理によって、活性部
と不活性部が共に２回目の分極方向と平行な方向に分極
されているため、２回目の分極処理では、活性部の半数
の層の分極方向が変化せず、残り半数の層の分極方向が
１８０°反転するだけであり、これ以外の方向の分極は
生じない。この結果、２回目の分極処理においても、活
性部と不活性部との分極方向が平行に保たれ、新たな分
極歪みが発生しないので、活性部と不活性部との間で分
極歪みの差（応力）が発生せず、クラックが抑制され、
製品歩留りが向上する。
が印加され、活性部の分極方向が１層毎に１８０°反転
することになるが、１回目の分極処理によって、活性部
と不活性部が共に２回目の分極方向と平行な方向に分極
されているため、２回目の分極処理では、活性部の半数
の層の分極方向が変化せず、残り半数の層の分極方向が
１８０°反転するだけであり、これ以外の方向の分極は
生じない。この結果、２回目の分極処理においても、活
性部と不活性部との分極方向が平行に保たれ、新たな分
極歪みが発生しないので、活性部と不活性部との間で分
極歪みの差（応力）が発生せず、クラックが抑制され、
製品歩留りが向上する。
【００１９】本発明者らは、クラック抑制効果を確認す
るために、上述した製造方法で積層圧電素子を製造し、
これを光学顕微鏡で観察して、クラックの有無を調査し
たところ、クラックの発生は認められなかった。
るために、上述した製造方法で積層圧電素子を製造し、
これを光学顕微鏡で観察して、クラックの有無を調査し
たところ、クラックの発生は認められなかった。
【００２０】また、本実施形態の積層圧電素子は、活性
部と不活性部との間で分極歪みの差が発生しない（又は
少なくなる）ため、従来のような分極歪みによる残留応
力が無くなり（又は少なくなり）、その分、積層圧電素
子の駆動時に生じる活性部と不活性部との歪み差による
応力も小さくなる。これにより、駆動時のクラックも抑
制され、耐久性が向上する。
部と不活性部との間で分極歪みの差が発生しない（又は
少なくなる）ため、従来のような分極歪みによる残留応
力が無くなり（又は少なくなり）、その分、積層圧電素
子の駆動時に生じる活性部と不活性部との歪み差による
応力も小さくなる。これにより、駆動時のクラックも抑
制され、耐久性が向上する。
【００２１】尚、本実施形態では、圧電セラミックス積
層体２０の上下両面に表面電極２５，２６を形成して１
回目の分極処理を行ったが、表面電極２５，２６を形成
する工程を省略して、圧電セラミックス積層体を電圧印
加装置の２枚の電極プレート間に挟み込んで電極プレー
トから圧電セラミックス積層体に積層方向の電界を印加
するようにしても良い。また、側面電極２３，２４の形
成方法は蒸着等の薄膜法に限定されず、これをメッキや
厚膜導体により形成するようにしても良い。
層体２０の上下両面に表面電極２５，２６を形成して１
回目の分極処理を行ったが、表面電極２５，２６を形成
する工程を省略して、圧電セラミックス積層体を電圧印
加装置の２枚の電極プレート間に挟み込んで電極プレー
トから圧電セラミックス積層体に積層方向の電界を印加
するようにしても良い。また、側面電極２３，２４の形
成方法は蒸着等の薄膜法に限定されず、これをメッキや
厚膜導体により形成するようにしても良い。
【００２２】
【発明の効果】以上の説明から明らかなように、本発明
の請求項１，２によれば、積層圧電素子の不活性部の分
極方向を積層方向に揃えて、不活性部の分極方向を活性
部の分極方向と平行にしているため、分極処理時の活性
部と不活性部との分極歪みを均一にできて、分極処理時
の分極歪みの差によるクラックを抑制することができ、
製品歩留りを向上できると共に、積層圧電素子の駆動時
に生じる活性部と不活性部との歪み差も小さくできて、
駆動時のクラックも抑制でき、耐久性を向上することが
できる。
の請求項１，２によれば、積層圧電素子の不活性部の分
極方向を積層方向に揃えて、不活性部の分極方向を活性
部の分極方向と平行にしているため、分極処理時の活性
部と不活性部との分極歪みを均一にできて、分極処理時
の分極歪みの差によるクラックを抑制することができ、
製品歩留りを向上できると共に、積層圧電素子の駆動時
に生じる活性部と不活性部との歪み差も小さくできて、
駆動時のクラックも抑制でき、耐久性を向上することが
できる。
【００２３】更に、請求項３では、圧電セラミックス積
層体の両面全面に形成した表面電極を用いて１回目の分
極処理を行うようにしたので、１回目の分極処理で圧電
セラミックス積層体全体に均一に電界を印加することが
でき、圧電セラミックス積層体全体を積層方向に均一に
分極させることができる。しかも、圧電セラミックス積
層体の両側面に形成した側面電極を利用して２回目の分
極処理を行うようにしたので、２回目の分極処理時に側
面電極から各層の内部電極に同一の電圧を容易に印加す
ることができ、活性部を積層方向に均一に分極させるこ
とができる。
層体の両面全面に形成した表面電極を用いて１回目の分
極処理を行うようにしたので、１回目の分極処理で圧電
セラミックス積層体全体に均一に電界を印加することが
でき、圧電セラミックス積層体全体を積層方向に均一に
分極させることができる。しかも、圧電セラミックス積
層体の両側面に形成した側面電極を利用して２回目の分
極処理を行うようにしたので、２回目の分極処理時に側
面電極から各層の内部電極に同一の電圧を容易に印加す
ることができ、活性部を積層方向に均一に分極させるこ
とができる。
【００２４】また、請求項４では、１回目の分極処理で
圧電セラミックス層に印加する電界と、２回目の分極処
理で圧電セラミックス層に印加する電界とを同じ大きさ
とし、且つ、電界印加時間を同一としたので、２回目の
分極処理で活性部と不活性部との間に分極歪みの差が発
生することを確実に防止できる。
圧電セラミックス層に印加する電界と、２回目の分極処
理で圧電セラミックス層に印加する電界とを同じ大きさ
とし、且つ、電界印加時間を同一としたので、２回目の
分極処理で活性部と不活性部との間に分極歪みの差が発
生することを確実に防止できる。
【図１】本発明の一実施形態における積層圧電素子の製
造方法を説明するもので、（ａ）は圧電セラミックス積
層体の構造を示す模式図、（ｂ）は１回目の分極処理工
程を説明する模式図、（ｃ）は２回目の分極処理工程を
説明する模式図、（ｄ）は積層圧電素子の分極状態を説
明する模式図である。
造方法を説明するもので、（ａ）は圧電セラミックス積
層体の構造を示す模式図、（ｂ）は１回目の分極処理工
程を説明する模式図、（ｃ）は２回目の分極処理工程を
説明する模式図、（ｄ）は積層圧電素子の分極状態を説
明する模式図である。
【図２】積層圧電素子の製造工程の流れを示す工程フロ
ーチャートである。
ーチャートである。
【図３】（ａ）は従来の積層圧電素子の構造を示す模式
図、（ｂ）は従来の積層圧電素子に発生する分極歪みや
クラックを説明する模式図である。
図、（ｂ）は従来の積層圧電素子に発生する分極歪みや
クラックを説明する模式図である。
２０…圧電セラミックス積層体、２１…圧電セラミック
ス層、２２…内部電極、２３，２４…側面電極、２５，
２６…表面電極。
ス層、２２…内部電極、２３，２４…側面電極、２５，
２６…表面電極。
Claims (4)
- 【請求項１】 内部電極を形成した複数の圧電セラミッ
クス層を積層し、この圧電セラミックス積層体の両側面
に側面電極を形成すると共に、各層の内部電極を交互に
反対側の側面電極に接続した積層圧電素子において、 各層の内部電極が対向しない部分の圧電セラミックスの
分極方向が前記圧電セラミックス積層体の積層方向に揃
えられていることを特徴とする積層圧電素子。 - 【請求項２】 請求項１に記載の積層圧電素子を製造す
る方法において、内部電極を形成した複数の圧電セラミ
ックス層を積層し、これを焼成して圧電セラミックス積
層体を製造する工程と、 前記圧電セラミックス積層体に対してその積層方向に電
界を印加して該圧電セラミックス積層体全体を積層方向
に分極させる１回目の分極処理工程と、 １回目の分極処理後に、各層の内部電極に交互に逆極性
の電圧を印加して各層の内部電極が対向する部分の圧電
セラミックスを分極し直す２回目の分極処理工程とを含
むことを特徴とする積層圧電素子の製造方法。 - 【請求項３】 １回目の分極処理を行う前に、前記圧電
セラミックス積層体の積層方向の両面全面に表面電極を
形成し、両表面電極間に電圧を印加して１回目の分極処
理を行った後、両表面電極を前記圧電セラミックス積層
体から取り除き、 その後、前記圧電セラミックス積層体の両側面にそれぞ
れ側面電極を形成した後、両側面電極から各層の内部電
極に電圧を印加して２回目の分極処理を行うことを特徴
とする請求項２に記載の積層圧電素子の製造方法。 - 【請求項４】 １回目の分極処理で圧電セラミックス層
に印加する電界と、２回目の分極処理で圧電セラミック
ス層に印加する電界とを同じ大きさとし、且つ、電界印
加時間を同一としたことを特徴とする請求項２又は３に
記載の積層圧電素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30661898A JP2000133852A (ja) | 1998-10-28 | 1998-10-28 | 積層圧電素子及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30661898A JP2000133852A (ja) | 1998-10-28 | 1998-10-28 | 積層圧電素子及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000133852A true JP2000133852A (ja) | 2000-05-12 |
Family
ID=17959259
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30661898A Pending JP2000133852A (ja) | 1998-10-28 | 1998-10-28 | 積層圧電素子及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000133852A (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005108989A (ja) * | 2003-09-29 | 2005-04-21 | Murata Mfg Co Ltd | 積層型圧電素子とその製造方法 |
| JP2005123554A (ja) * | 2003-09-26 | 2005-05-12 | Murata Mfg Co Ltd | 積層型圧電素子とその製造方法 |
| US7353585B2 (en) | 2002-06-06 | 2008-04-08 | Delphi Technologies, Inc. | Method of poling ferroelectric materials |
| CN100411216C (zh) * | 2003-12-31 | 2008-08-13 | 中国兵器工业集团第五三研究所 | 一种有机压电薄膜极化方法 |
| JP2009503827A (ja) * | 2005-07-26 | 2009-01-29 | シーメンス アクチエンゲゼルシヤフト | スタックエレメントを備えたモノリシックピエゾアクチュエータの製造方法及びスタックエレメントを備えたピエゾアクチュエータ並びにその使用方法 |
| JP2009202573A (ja) * | 2008-01-31 | 2009-09-10 | Brother Ind Ltd | 液体移送装置の製造方法及び圧電アクチュエータの製造方法 |
| JP2009241393A (ja) * | 2008-03-31 | 2009-10-22 | Brother Ind Ltd | 圧電アクチュエータ及び液体移送装置、並びに、圧電アクチュエータの製造方法 |
| WO2010035437A1 (ja) * | 2008-09-26 | 2010-04-01 | 株式会社村田製作所 | 圧電積層体 |
| US20150302993A1 (en) * | 2014-04-22 | 2015-10-22 | Industry-Academic Cooperation Foundation Yonsei University | Multilayer ceramic capacitor using poling process for reduction of vibration |
-
1998
- 1998-10-28 JP JP30661898A patent/JP2000133852A/ja active Pending
Cited By (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7353585B2 (en) | 2002-06-06 | 2008-04-08 | Delphi Technologies, Inc. | Method of poling ferroelectric materials |
| JP4686975B2 (ja) * | 2003-09-26 | 2011-05-25 | 株式会社村田製作所 | 積層型圧電素子とその製造方法 |
| JP2005123554A (ja) * | 2003-09-26 | 2005-05-12 | Murata Mfg Co Ltd | 積層型圧電素子とその製造方法 |
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| JP2009202573A (ja) * | 2008-01-31 | 2009-09-10 | Brother Ind Ltd | 液体移送装置の製造方法及び圧電アクチュエータの製造方法 |
| US8402622B2 (en) | 2008-01-31 | 2013-03-26 | Brother Kogyo Kabushiki Kaisha | Method for producing liquid transport apparatus including piezoelectric actuator and method for producing piezoelectric actuator |
| JP2009241393A (ja) * | 2008-03-31 | 2009-10-22 | Brother Ind Ltd | 圧電アクチュエータ及び液体移送装置、並びに、圧電アクチュエータの製造方法 |
| JP4596030B2 (ja) * | 2008-03-31 | 2010-12-08 | ブラザー工業株式会社 | 圧電アクチュエータ及び液体移送装置、並びに、圧電アクチュエータの製造方法 |
| US8186812B2 (en) | 2008-03-31 | 2012-05-29 | Brother Kogyo Kabushiki Kaisha | Piezoelectric actuator, liquid transporting apparatus, and method for manufacturing piezoelectric actuator |
| WO2010035437A1 (ja) * | 2008-09-26 | 2010-04-01 | 株式会社村田製作所 | 圧電積層体 |
| US20150302993A1 (en) * | 2014-04-22 | 2015-10-22 | Industry-Academic Cooperation Foundation Yonsei University | Multilayer ceramic capacitor using poling process for reduction of vibration |
| US10109424B2 (en) * | 2014-04-22 | 2018-10-23 | Industry-Academic Cooperation Foundation Yonsei University | Multilayer ceramic capacitor using poling process for reduction of vibration |
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