JP2000131067A - 電子方位計 - Google Patents
電子方位計Info
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Abstract
(57)【要約】
【課題】 異常な着磁により増幅回路の出力が上限ある
いは下限を超えて着磁補正をかけられないことに対応可
能な電子方位計の構成を提供する。 【解決手段】 磁気センサ１０と、Ｘ側フィルタ１２
と、Ｙ側フィルタ１３と、Ｘ側積分回路１４と、Ｙ側積
分回路１５と、Ｘ側増幅回路２０と、Ｙ側増幅回路２２
１と、Ｘ側Ａ／Ｄ変換回路６０と、Ｙ側変換回路と、Ｃ
ＰＵと表示部とを備える電子方位計であって、Ｘ側比較
回路４０と、Ｙ側比較回路５０と、増幅回路に抵抗器と
トランジスタ３５を設ける構成とする。
いは下限を超えて着磁補正をかけられないことに対応可
能な電子方位計の構成を提供する。 【解決手段】 磁気センサ１０と、Ｘ側フィルタ１２
と、Ｙ側フィルタ１３と、Ｘ側積分回路１４と、Ｙ側積
分回路１５と、Ｘ側増幅回路２０と、Ｙ側増幅回路２２
１と、Ｘ側Ａ／Ｄ変換回路６０と、Ｙ側変換回路と、Ｃ
ＰＵと表示部とを備える電子方位計であって、Ｘ側比較
回路４０と、Ｙ側比較回路５０と、増幅回路に抵抗器と
トランジスタ３５を設ける構成とする。
Description
【０００１】
【発明の属する技術分野】本発明は、電子方位計の構成
に関し、とくに磁気センサを利用して地磁気を検出する
電子方位計の構成に関する。
に関し、とくに磁気センサを利用して地磁気を検出する
電子方位計の構成に関する。
【０００２】
【従来の技術】電子方位計を構成する従来技術のブロッ
ク図を図５に示す。図５に示すように、地磁気を検出す
る磁気センサ１０は磁気コアに巻かれて励振周波数ｆで
励振する励磁コイルで構成する励磁回路１１と、キャパ
シタや抵抗器で構成するＸ側フィルタ１２と、キャパシ
タや抵抗器で構成するＹ側フィルタ１３に接続し、Ｘ側
フィルタ１２の出力を直流増幅するＸ側増幅回路２０に
接続し、Ｘ側増幅回路２０の出力電圧をデジタル信号に
変換するＸ側Ａ／Ｄ変換回路６０に接続する。
ク図を図５に示す。図５に示すように、地磁気を検出す
る磁気センサ１０は磁気コアに巻かれて励振周波数ｆで
励振する励磁コイルで構成する励磁回路１１と、キャパ
シタや抵抗器で構成するＸ側フィルタ１２と、キャパシ
タや抵抗器で構成するＹ側フィルタ１３に接続し、Ｘ側
フィルタ１２の出力を直流増幅するＸ側増幅回路２０に
接続し、Ｘ側増幅回路２０の出力電圧をデジタル信号に
変換するＸ側Ａ／Ｄ変換回路６０に接続する。
【０００３】Ｙ側フィルタ１３に接続し、Ｙ側フィルタ
１３の出力を直流増幅するＹ側増幅回路３０に接続し、
Ｙ側増幅回路３０の出力電圧をデジタル信号に変換する
Ｙ側Ａ／Ｄ変換回路６１に接続する。
１３の出力を直流増幅するＹ側増幅回路３０に接続し、
Ｙ側増幅回路３０の出力電圧をデジタル信号に変換する
Ｙ側Ａ／Ｄ変換回路６１に接続する。
【０００４】Ｘ側Ａ／Ｄ変換回路６０と、Ｙ側Ａ／Ｄ変
換回路６１との出力信号に基づいて地磁気の水平成分と
のなす角度を算出するＣＰＵ（Central Processing Uni
t ；以下ＣＰＵと略す）７０に接続し、そのＣＰＵ７０
の信号は方位を表示する表示部８０に接続する。
換回路６１との出力信号に基づいて地磁気の水平成分と
のなす角度を算出するＣＰＵ（Central Processing Uni
t ；以下ＣＰＵと略す）７０に接続し、そのＣＰＵ７０
の信号は方位を表示する表示部８０に接続する。
【０００５】このＣＰＵ７０には前述の角度の演算を行
なう演算手段７１と、から演算手段７１の出力信号をエ
リア判別手段７２に入力し、エリア判別手段７２のエリ
アから外れていると警告を行なう警告手段７３がソフト
ウエア上で実現する。
なう演算手段７１と、から演算手段７１の出力信号をエ
リア判別手段７２に入力し、エリア判別手段７２のエリ
アから外れていると警告を行なう警告手段７３がソフト
ウエア上で実現する。
【０００６】つぎに着磁補正は、本体を３６０度回転し
て着磁量を求めるか、あるいは相対する１８０度の出力
から着磁量を求める方法があり、増幅回路の出力が上限
あるいは下限を超えると増幅回路出力は電源電圧あるい
は負の電源電圧となる。
て着磁量を求めるか、あるいは相対する１８０度の出力
から着磁量を求める方法があり、増幅回路の出力が上限
あるいは下限を超えると増幅回路出力は電源電圧あるい
は負の電源電圧となる。
【０００７】
【発明が解決しようとする課題】図５を用いて説明した
従来の技術における電子方位計においては、着磁による
影響を受けて正常な方位を表示できないと警告を行な
う。しかしながら、異常な着磁により増幅回路の出力が
上限あるいは下限を超えると着磁補正もかけられないこ
とになり対応は充分ではない。
従来の技術における電子方位計においては、着磁による
影響を受けて正常な方位を表示できないと警告を行な
う。しかしながら、異常な着磁により増幅回路の出力が
上限あるいは下限を超えると着磁補正もかけられないこ
とになり対応は充分ではない。
【０００８】〔発明の目的〕本発明の目的は、上記課題
を解決して、異常な着磁により増幅回路の出力が上限あ
るいは下限を超えて着磁補正をかけられないことに対応
可能な電子方位計の構成を提供することである。
を解決して、異常な着磁により増幅回路の出力が上限あ
るいは下限を超えて着磁補正をかけられないことに対応
可能な電子方位計の構成を提供することである。
【０００９】
【課題を解決するための手段】上記目的を達成するため
に、本発明の電子方位計は、下記記載の構成を採用す
る。
に、本発明の電子方位計は、下記記載の構成を採用す
る。
【００１０】本発明の電子方位計は、磁気センサと、Ｘ
側フィルタと、Ｙ側フィルタと、Ｘ側積分回路と、Ｙ側
積分回路と、Ｘ側増幅回路と、Ｙ側増幅回路と、Ｘ側Ａ
／Ｄ変換回路と、Ｙ側変換回路と、ＣＰＵと表示部とを
備える電子方位計であって、Ｘ側比較回路と、Ｙ側比較
回路と、増幅回路に抵抗器とトランジスタを設ける構成
を特徴とする。
側フィルタと、Ｙ側フィルタと、Ｘ側積分回路と、Ｙ側
積分回路と、Ｘ側増幅回路と、Ｙ側増幅回路と、Ｘ側Ａ
／Ｄ変換回路と、Ｙ側変換回路と、ＣＰＵと表示部とを
備える電子方位計であって、Ｘ側比較回路と、Ｙ側比較
回路と、増幅回路に抵抗器とトランジスタを設ける構成
を特徴とする。
【００１１】（作用）本発明の電子方位計は比較回路と
オペアンプに接続する分圧抵抗器と、ＣＰＵからの信号
で動作するトランジスタを設けることで構成している。
このように本発明の電子方位計は、従来なかった比較回
路と分圧抵抗器とトランジスタを設けている。
オペアンプに接続する分圧抵抗器と、ＣＰＵからの信号
で動作するトランジスタを設けることで構成している。
このように本発明の電子方位計は、従来なかった比較回
路と分圧抵抗器とトランジスタを設けている。
【００１２】比較回路で増幅回路の出力が上限あるいは
下限を超えるとＣＰＵを経由して増幅回路の増幅率を変
えることができる。このため本発明では異常な着磁によ
っても着磁補正を行なうことができる。
下限を超えるとＣＰＵを経由して増幅回路の増幅率を変
えることができる。このため本発明では異常な着磁によ
っても着磁補正を行なうことができる。
【００１３】
【発明の実施の形態】以下図面を用いて本発明を実施す
るための最良の形態における電子方位計の構成を説明す
る。図１は本発明の実施形態における電子方位計の構成
を示すブロック図であり、図２は比較回路の詳細回路図
であり、図３は増幅回路の詳細回路図であり、図４は電
子方位計の各部出力波形の説明図を示す。以下、図１と
図２と図３で電子方位計の構成を、図４で電子方位計の
動作を説明する。
るための最良の形態における電子方位計の構成を説明す
る。図１は本発明の実施形態における電子方位計の構成
を示すブロック図であり、図２は比較回路の詳細回路図
であり、図３は増幅回路の詳細回路図であり、図４は電
子方位計の各部出力波形の説明図を示す。以下、図１と
図２と図３で電子方位計の構成を、図４で電子方位計の
動作を説明する。
【００１４】図１の磁気センサ１０は励磁回路１１と、
Ｘ側フィルタ１２と、Ｙ側フィルタ１３とに接続し、Ｘ
側フィルタ１２の出力はＸ側積分回路１４に接続し、Ｘ
側積分回路１４の出力はＸ側増幅回路２０に接続し、Ｘ
側増幅回路２０の出力はＸ側比較回路４０とＸ側Ａ／Ｄ
変換回路６０に接続する。Ｙ側フィルタ１３の出力はＹ
側積分回路１５に接続し、Ｙ側積分回路１５の出力はＹ
側増幅回路３０に接続し、Ｙ側増幅回路３０の出力はＹ
側比較回路５０とＹ側Ａ／Ｄ変換回路６１に接続する。
Ｘ側Ａ／Ｄ変換回路６０とＹ側変換回路６１の出力とは
ＣＰＵ７０に接続し、ＣＰＵ７０の出力は表示部８０と
Ｘ側増幅回路２０とＹ側増幅回路３０とに接続する。
Ｘ側フィルタ１２と、Ｙ側フィルタ１３とに接続し、Ｘ
側フィルタ１２の出力はＸ側積分回路１４に接続し、Ｘ
側積分回路１４の出力はＸ側増幅回路２０に接続し、Ｘ
側増幅回路２０の出力はＸ側比較回路４０とＸ側Ａ／Ｄ
変換回路６０に接続する。Ｙ側フィルタ１３の出力はＹ
側積分回路１５に接続し、Ｙ側積分回路１５の出力はＹ
側増幅回路３０に接続し、Ｙ側増幅回路３０の出力はＹ
側比較回路５０とＹ側Ａ／Ｄ変換回路６１に接続する。
Ｘ側Ａ／Ｄ変換回路６０とＹ側変換回路６１の出力とは
ＣＰＵ７０に接続し、ＣＰＵ７０の出力は表示部８０と
Ｘ側増幅回路２０とＹ側増幅回路３０とに接続する。
【００１５】図２のＸ側比較回路４０においては、Ｘ側
増幅回路２０の出力をＸ側Ａ／Ｄ変換回路６０と、Ｘ側
下限設定コンパレータ４１の非反転入力端子と、Ｘ側上
限設定コンパレータ４４の非反転入力端子に接続し、電
源電圧を分圧抵抗器４２と分圧抵抗器４３で分圧する電
圧をＸ側下限設定コンパレータ４１の反転入力端子に接
続し、電源電圧を分圧抵抗器４５と分圧抵抗器４６で分
圧する電圧をＸ側上限設定コンパレータ４４の反転入力
端子に接続し、Ｘ側下限設定コンパレータ４１の出力を
Ｘ側インバータゲート４７の入力端子に接続し、Ｘ側イ
ンバータゲート４７の出力と、Ｘ側上限設定コンパレー
タ４４の出力をＸ側ＯＲゲート４８の入力端子に接続す
る。
増幅回路２０の出力をＸ側Ａ／Ｄ変換回路６０と、Ｘ側
下限設定コンパレータ４１の非反転入力端子と、Ｘ側上
限設定コンパレータ４４の非反転入力端子に接続し、電
源電圧を分圧抵抗器４２と分圧抵抗器４３で分圧する電
圧をＸ側下限設定コンパレータ４１の反転入力端子に接
続し、電源電圧を分圧抵抗器４５と分圧抵抗器４６で分
圧する電圧をＸ側上限設定コンパレータ４４の反転入力
端子に接続し、Ｘ側下限設定コンパレータ４１の出力を
Ｘ側インバータゲート４７の入力端子に接続し、Ｘ側イ
ンバータゲート４７の出力と、Ｘ側上限設定コンパレー
タ４４の出力をＸ側ＯＲゲート４８の入力端子に接続す
る。
【００１６】Ｙ側比較回路５０は、Ｙ側増幅回路３０の
出力をＹ側Ａ／Ｄ変換回路６１と、Ｙ側下限設定コンパ
レータ５１の非反転入力端子と、Ｙ側上限設定コンパレ
ータ５４の非反転入力端子に接続し、電源電圧を分圧抵
抗器５２と分圧抵抗器５３で分圧する電圧をＹ側下限設
定コンパレータ５１の反転入力端子に接続し、電源電圧
を分圧抵抗器５５と分圧抵抗器５６で分圧する電圧をＹ
側上限設定コンパレータ５４の反転入力端子に接続し、
Ｙ側下限設定コンパレータ５１の出力をＹ側インバータ
ゲート５７の入力端子に接続し、Ｙ側インバータゲート
５７の出力と、Ｙ側上限設定コンパレータ５４の出力を
Ｙ側ＯＲゲート５８の入力端子に接続して、Ｘ側ＯＲゲ
ート４８の出力と、Ｙ側ＯＲゲート５８の出力をＯＲゲ
ート５９の入力端子に接続し、ＯＲゲート５９の出力端
子をＣＰＵ７０に接続する。
出力をＹ側Ａ／Ｄ変換回路６１と、Ｙ側下限設定コンパ
レータ５１の非反転入力端子と、Ｙ側上限設定コンパレ
ータ５４の非反転入力端子に接続し、電源電圧を分圧抵
抗器５２と分圧抵抗器５３で分圧する電圧をＹ側下限設
定コンパレータ５１の反転入力端子に接続し、電源電圧
を分圧抵抗器５５と分圧抵抗器５６で分圧する電圧をＹ
側上限設定コンパレータ５４の反転入力端子に接続し、
Ｙ側下限設定コンパレータ５１の出力をＹ側インバータ
ゲート５７の入力端子に接続し、Ｙ側インバータゲート
５７の出力と、Ｙ側上限設定コンパレータ５４の出力を
Ｙ側ＯＲゲート５８の入力端子に接続して、Ｘ側ＯＲゲ
ート４８の出力と、Ｙ側ＯＲゲート５８の出力をＯＲゲ
ート５９の入力端子に接続し、ＯＲゲート５９の出力端
子をＣＰＵ７０に接続する。
【００１７】図３のＸ側増幅回路２０は、Ｘ側積分回路
１４の出力をＸ側オペアンプ２１の非反転入力端子に接
続し、Ｘ側オペアンプ２１の反転入力端子は抵抗器２２
と、抵抗器２３と、抵抗器２４に接続し、抵抗器２４を
経由した出力はトランジスタ２５のコレクタに接続し、
トランジスタ２５のエミッタと抵抗器２３を経由した出
力は負電源に接続し、抵抗器２２を経由する出力はＸ側
オペアンプ２１の出力端子と、Ｘ側比較回路４０と、Ｘ
側Ａ／Ｄ変換回路６０に接続し、Ｘ側比較回路４０の出
力はＣＰＵ７０に接続し、Ｘ側Ａ／Ｄ変換回路６０の出
力はＣＰＵ７０に接続し、ＣＰＵ７０の出力信号はトラ
ンジスタ２５のゲートに接続する。
１４の出力をＸ側オペアンプ２１の非反転入力端子に接
続し、Ｘ側オペアンプ２１の反転入力端子は抵抗器２２
と、抵抗器２３と、抵抗器２４に接続し、抵抗器２４を
経由した出力はトランジスタ２５のコレクタに接続し、
トランジスタ２５のエミッタと抵抗器２３を経由した出
力は負電源に接続し、抵抗器２２を経由する出力はＸ側
オペアンプ２１の出力端子と、Ｘ側比較回路４０と、Ｘ
側Ａ／Ｄ変換回路６０に接続し、Ｘ側比較回路４０の出
力はＣＰＵ７０に接続し、Ｘ側Ａ／Ｄ変換回路６０の出
力はＣＰＵ７０に接続し、ＣＰＵ７０の出力信号はトラ
ンジスタ２５のゲートに接続する。
【００１８】Ｙ側増幅回路３０はＹ側積分回路１５の出
力をＹ側オペアンプ３１の非反転入力端子に接続し、Ｙ
側オペアンプ３１の反転入力端子は抵抗器３２と抵抗器
３３と抵抗器３４とに接続し、抵抗器３４を経由した出
力はトランジスタ３５のコレクタに接続し、トランジス
タ３５のエミッタと抵抗器３３を経由した出力は負電源
に接続し、抵抗器３２を経由する出力はＹ側オペアンプ
３１の出力端子と、Ｙ側比較回路５０と、Ｙ側Ａ／Ｄ変
換回路６１に接続し、Ｙ側比較回路４０の出力はＣＰＵ
７０に接続し、そのＹ側Ａ／Ｄ変換回路６１の出力はＣ
ＰＵ７０に接続し、ＣＰＵ７０の出力信号はトランジス
タ３５のゲートに接続する。
力をＹ側オペアンプ３１の非反転入力端子に接続し、Ｙ
側オペアンプ３１の反転入力端子は抵抗器３２と抵抗器
３３と抵抗器３４とに接続し、抵抗器３４を経由した出
力はトランジスタ３５のコレクタに接続し、トランジス
タ３５のエミッタと抵抗器３３を経由した出力は負電源
に接続し、抵抗器３２を経由する出力はＹ側オペアンプ
３１の出力端子と、Ｙ側比較回路５０と、Ｙ側Ａ／Ｄ変
換回路６１に接続し、Ｙ側比較回路４０の出力はＣＰＵ
７０に接続し、そのＹ側Ａ／Ｄ変換回路６１の出力はＣ
ＰＵ７０に接続し、ＣＰＵ７０の出力信号はトランジス
タ３５のゲートに接続する。
【００１９】つぎに、以上の構成による本発明の実施の
形態の動作を図４の出力波形の説明図とともに説明す
る。磁気コアに巻かれて励振周波数ｆで励振する励磁コ
イルで構成する励磁回路１１の励振で地磁気を検出する
磁気センサ１０は磁気の強さを直交する２成分に分解す
る。磁気センサ１０のＸ軸側出力ＶｘおよびＹ軸側出力
Ｖｙはそれぞれ以下の式となる。 Ｖｘ＝Ｋ・Ｈ・Ｃｏｓθ＋ｍ Ｖｙ＝Ｋ・Ｈ・Ｓｉｎθ＋ｎ ここで、Ｋは定数、Ｈは地磁気の水平分力、θは地磁気
の水平分力とＸ軸側とのなす角度、ｍとｎは着磁量であ
る。
形態の動作を図４の出力波形の説明図とともに説明す
る。磁気コアに巻かれて励振周波数ｆで励振する励磁コ
イルで構成する励磁回路１１の励振で地磁気を検出する
磁気センサ１０は磁気の強さを直交する２成分に分解す
る。磁気センサ１０のＸ軸側出力ＶｘおよびＹ軸側出力
Ｖｙはそれぞれ以下の式となる。 Ｖｘ＝Ｋ・Ｈ・Ｃｏｓθ＋ｍ Ｖｙ＝Ｋ・Ｈ・Ｓｉｎθ＋ｎ ここで、Ｋは定数、Ｈは地磁気の水平分力、θは地磁気
の水平分力とＸ軸側とのなす角度、ｍとｎは着磁量であ
る。
【００２０】磁気センサ１０のＸ軸側出力とＹ軸側出力
とは、キャパシタや抵抗器で構成するＸ側フィルタ１２
と、キャパシタや抵抗器で構成するＹ側フィルタ１３に
入力する。Ｘ側フィルタ１２を経由する出力はＸ側積分
回路１４に入力し、Ｘ側積分回路１４で積分する出力は
Ｘ側増幅回路２０に入力し、Ｘ側増幅回路２０で非反転
増幅する出力はＸ側Ａ／Ｄ変換回路６０とＸ側比較回路
４０に入力する。
とは、キャパシタや抵抗器で構成するＸ側フィルタ１２
と、キャパシタや抵抗器で構成するＹ側フィルタ１３に
入力する。Ｘ側フィルタ１２を経由する出力はＸ側積分
回路１４に入力し、Ｘ側積分回路１４で積分する出力は
Ｘ側増幅回路２０に入力し、Ｘ側増幅回路２０で非反転
増幅する出力はＸ側Ａ／Ｄ変換回路６０とＸ側比較回路
４０に入力する。
【００２１】Ｘ側比較回路４０では、Ｘ側増幅回路２０
の出力をＸ側下限設定コンパレータ４１の非反転入力端
子と、Ｘ側上限設定コンパレータ４４の非反転入力端子
に入力し、Ｘ側増幅回路２０の出力が下限設定を超える
と、Ｘ側下限設定コンパレータ４１の出力はＨｉレベル
からＬｏレベルになり、Ｘ側インバータゲート４７の出
力はＬｏレベルからＨｉレベルになり、Ｘ側ＯＲゲート
４８の出力はＬｏレベルからＨｉレベルになり、Ｙ側比
較回路５０に設けてあるＯＲゲート５９の出力はＬｏレ
ベルからＨｉレベルになり、ＣＰＵ７０に出力する。
の出力をＸ側下限設定コンパレータ４１の非反転入力端
子と、Ｘ側上限設定コンパレータ４４の非反転入力端子
に入力し、Ｘ側増幅回路２０の出力が下限設定を超える
と、Ｘ側下限設定コンパレータ４１の出力はＨｉレベル
からＬｏレベルになり、Ｘ側インバータゲート４７の出
力はＬｏレベルからＨｉレベルになり、Ｘ側ＯＲゲート
４８の出力はＬｏレベルからＨｉレベルになり、Ｙ側比
較回路５０に設けてあるＯＲゲート５９の出力はＬｏレ
ベルからＨｉレベルになり、ＣＰＵ７０に出力する。
【００２２】Ｘ側増幅回路２０の出力が上限設定を超え
ると、Ｘ側上限設定コンパレータ４４の出力はＬｏレベ
ルからＨｉレベルになり、Ｘ側ＯＲゲート４８の出力は
ＬｏレベルからＨｉレベルになり、Ｙ側比較回路５０に
設けてあるＯＲゲート５９の出力はＬｏレベルからＨｉ
レベルになり、ＣＰＵ７０に出力する。
ると、Ｘ側上限設定コンパレータ４４の出力はＬｏレベ
ルからＨｉレベルになり、Ｘ側ＯＲゲート４８の出力は
ＬｏレベルからＨｉレベルになり、Ｙ側比較回路５０に
設けてあるＯＲゲート５９の出力はＬｏレベルからＨｉ
レベルになり、ＣＰＵ７０に出力する。
【００２３】ＣＰＵ７０はＯＲゲート５９の出力がＬｏ
レベルからＨｉレベルになると、Ｘ側増幅回路２０にＬ
ｏレベルを出力し、トランジスタ２５のゲートはＬｏレ
ベルになり抵抗器２４オープン状態になり、Ｘ側オペア
ンプ２１の反転入力は抵抗器２２と、抵抗器２３にな
り、抵抗器２４と抵抗器２３の合成抵抗値より抵抗値が
下がり、Ｘ側オペアンプ２１は増幅率が減少し、Ｘ側増
幅回路２０の出力が下がり、下限設定あるいは上限設定
の範囲内になる。
レベルからＨｉレベルになると、Ｘ側増幅回路２０にＬ
ｏレベルを出力し、トランジスタ２５のゲートはＬｏレ
ベルになり抵抗器２４オープン状態になり、Ｘ側オペア
ンプ２１の反転入力は抵抗器２２と、抵抗器２３にな
り、抵抗器２４と抵抗器２３の合成抵抗値より抵抗値が
下がり、Ｘ側オペアンプ２１は増幅率が減少し、Ｘ側増
幅回路２０の出力が下がり、下限設定あるいは上限設定
の範囲内になる。
【００２４】Ｘ側増幅回路２０の出力は、Ｘ側Ａ／Ｄ変
換回路６０でアナログ値からデジタル値に変換した出力
をＣＰＵ７０に入力し、ＣＰＵ７０ではＸ側Ａ／Ｄ変換
回路６０の出力とＹ側Ａ／Ｄ変換回路６１の出力を演算
手段７１で方位角度に演算して、ＣＰＵ７０の演算出力
を表示部８０に入力し、表示部８０で方位角度を表示す
る。
換回路６０でアナログ値からデジタル値に変換した出力
をＣＰＵ７０に入力し、ＣＰＵ７０ではＸ側Ａ／Ｄ変換
回路６０の出力とＹ側Ａ／Ｄ変換回路６１の出力を演算
手段７１で方位角度に演算して、ＣＰＵ７０の演算出力
を表示部８０に入力し、表示部８０で方位角度を表示す
る。
【００２５】Ｙ側比較回路５０では、Ｙ側増幅回路３０
の出力をＹ側下限設定コンパレータ５１の非反転入力端
子と、Ｙ側上限設定コンパレータ５４の非反転入力端子
に入力し、Ｙ側増幅回路３０の出力が下限設定を超える
と、Ｙ側下限設定コンパレータ５１の出力はＨｉレベル
からＬｏレベルになり、Ｙ側インバータゲート５７の出
力はＬｏレベルからＨｉレベルになり、Ｙ側ＯＲゲート
５８の出力はＬｏレベルからＨｉレベルになり、ＯＲゲ
ート５９の出力はＬｏレベルからＨｉレベルになり、Ｃ
ＰＵ７０に出力する。
の出力をＹ側下限設定コンパレータ５１の非反転入力端
子と、Ｙ側上限設定コンパレータ５４の非反転入力端子
に入力し、Ｙ側増幅回路３０の出力が下限設定を超える
と、Ｙ側下限設定コンパレータ５１の出力はＨｉレベル
からＬｏレベルになり、Ｙ側インバータゲート５７の出
力はＬｏレベルからＨｉレベルになり、Ｙ側ＯＲゲート
５８の出力はＬｏレベルからＨｉレベルになり、ＯＲゲ
ート５９の出力はＬｏレベルからＨｉレベルになり、Ｃ
ＰＵ７０に出力する。
【００２６】Ｙ側増幅回路３０の出力が上限設定を超え
ると、Ｙ側上限設定コンパレータ５４の出力はＬｏレベ
ルからＨｉレベルになり、Ｙ側ＯＲゲート５８の出力は
ＬｏレベルからＨｉレベルになり、ＯＲゲート５９の出
力はＬｏレベルからＨｉレベルになり、ＣＰＵ７０に出
力する。
ると、Ｙ側上限設定コンパレータ５４の出力はＬｏレベ
ルからＨｉレベルになり、Ｙ側ＯＲゲート５８の出力は
ＬｏレベルからＨｉレベルになり、ＯＲゲート５９の出
力はＬｏレベルからＨｉレベルになり、ＣＰＵ７０に出
力する。
【００２７】ＣＰＵ７０は、ＯＲゲート５９の出力がＬ
ｏレベルからＨｉレベルになるとＹ側増幅回路３０にＬ
ｏレベルを出力し、トランジスタ３５のゲートはＬｏレ
ベルになり抵抗器３４オープン状態になり、Ｙ側オペア
ンプ３１の反転入力は抵抗器３２と、抵抗器３３にな
り、抵抗器３４と抵抗器３３の合成抵抗値より抵抗値が
下がり、Ｙ側オペアンプ３１は増幅率が減少し、Ｙ側増
幅回路３０の出力が下がり、下限設定あるいは上限設定
の範囲内になる。
ｏレベルからＨｉレベルになるとＹ側増幅回路３０にＬ
ｏレベルを出力し、トランジスタ３５のゲートはＬｏレ
ベルになり抵抗器３４オープン状態になり、Ｙ側オペア
ンプ３１の反転入力は抵抗器３２と、抵抗器３３にな
り、抵抗器３４と抵抗器３３の合成抵抗値より抵抗値が
下がり、Ｙ側オペアンプ３１は増幅率が減少し、Ｙ側増
幅回路３０の出力が下がり、下限設定あるいは上限設定
の範囲内になる。
【００２８】Ｙ側増幅回路３０の出力は、Ｙ側Ａ／Ｄ変
換回路６１でアナログ値からデジタル値に変換した出力
をＣＰＵ７０に入力し、ＣＰＵ７０ではＹ側Ａ／Ｄ変換
回路６１の出力とＸ側Ａ／Ｄ変換回路６０の出力を演算
手段７１で方位角度に演算して、ＣＰＵ７０の演算出力
を表示部８０に入力し、表示部８０で方位角度を表示す
る。
換回路６１でアナログ値からデジタル値に変換した出力
をＣＰＵ７０に入力し、ＣＰＵ７０ではＹ側Ａ／Ｄ変換
回路６１の出力とＸ側Ａ／Ｄ変換回路６０の出力を演算
手段７１で方位角度に演算して、ＣＰＵ７０の演算出力
を表示部８０に入力し、表示部８０で方位角度を表示す
る。
【００２９】以上の説明において、トランジスタを適用
する実施形態で説明したが、接点リレーでも適用でき
る。
する実施形態で説明したが、接点リレーでも適用でき
る。
【００３０】
【発明の効果】以上の説明で明らかなように、本発明の
電子方位計は、Ｘ側比較回路と、Ｙ側比較回路と、増幅
回路に抵抗器とトランジスタを設けることで構成してい
る。このように本発明の電子方位計は、Ｘ側比較回路
と、Ｙ側比較回路と、増幅回路に抵抗器とトランジスタ
を設けている。
電子方位計は、Ｘ側比較回路と、Ｙ側比較回路と、増幅
回路に抵抗器とトランジスタを設けることで構成してい
る。このように本発明の電子方位計は、Ｘ側比較回路
と、Ｙ側比較回路と、増幅回路に抵抗器とトランジスタ
を設けている。
【００３１】異常な着磁により増幅回路の出力が上限あ
るいは下限を超えると増幅回路の増幅率を増減し、増幅
回路の出力を上限あるいは下限以内にして着磁補正をか
けられないことに対応可能な電子方位計を構成すること
ができる。
るいは下限を超えると増幅回路の増幅率を増減し、増幅
回路の出力を上限あるいは下限以内にして着磁補正をか
けられないことに対応可能な電子方位計を構成すること
ができる。
【図１】本発明の実施形態における電子方位計の回路ブ
ロック構成を示す図面である。
ロック構成を示す図面である。
【図２】本発明の実施形態における電子方位計の比較回
路構成を示す図面である。
路構成を示す図面である。
【図３】本発明の実施形態における電子方位計の増幅回
路構成を示す図面である。
路構成を示す図面である。
【図４】本発明の実施形態における電子方位計の各部出
力波形説明を説明するための図面である
力波形説明を説明するための図面である
【図５】従来技術における電子方位計の回路ブロック構
成を示す図面である。
成を示す図面である。
１０：磁気センサ １１：励磁回路 １
２：Ｘ側フィルタ １３：Ｙ側フィルタ １４：Ｘ側積分回路
１５：Ｙ側積分回路 ２０：Ｘ側増幅回路 ２１：Ｘ側オペアンプ ２２：抵抗器 ２３：抵抗器 ２４：抵抗
器 ２５：トランジスタ ３０：Ｙ側増幅回路 ３１：Ｙ側オペアンプ ３２：抵抗器 ３
３：抵抗器 ３４：抵抗器 ３５：トランジスタ ４
０：Ｘ側比較回路 ４１：Ｘ側下限設定コンパレータ ４２：分圧抵
抗器 ４３：分圧抵抗器 ４４：Ｘ側上限設定コンパレ
ータ ４５：分圧抵抗器 ４６：分圧抵抗器 ４７：Ｘ側インバータゲート ４８：Ｘ側ＯＲゲ
ート ５０：Ｙ側比較回路 ５１：Ｙ側下限設定コンパ
レータ ５２：分圧抵抗器 ５３：分圧抵抗器 ５４：Ｙ側上限設定コンパレータ ５５：分圧抵
抗器 ５６：分圧抵抗器 ５７：Ｙ側インバータゲート ５８：Ｙ側ＯＲゲート ５９：ＯＲゲート ６０：Ｘ側Ａ／Ｄ変換回路 ６１：Ｙ側Ａ／Ｄ変
換回路 ７０：ＣＰＵ ７１：演算手段 ７２：エ
リア判別手段 ７３：警報手段 ８０：表示部
２：Ｘ側フィルタ １３：Ｙ側フィルタ １４：Ｘ側積分回路
１５：Ｙ側積分回路 ２０：Ｘ側増幅回路 ２１：Ｘ側オペアンプ ２２：抵抗器 ２３：抵抗器 ２４：抵抗
器 ２５：トランジスタ ３０：Ｙ側増幅回路 ３１：Ｙ側オペアンプ ３２：抵抗器 ３
３：抵抗器 ３４：抵抗器 ３５：トランジスタ ４
０：Ｘ側比較回路 ４１：Ｘ側下限設定コンパレータ ４２：分圧抵
抗器 ４３：分圧抵抗器 ４４：Ｘ側上限設定コンパレ
ータ ４５：分圧抵抗器 ４６：分圧抵抗器 ４７：Ｘ側インバータゲート ４８：Ｘ側ＯＲゲ
ート ５０：Ｙ側比較回路 ５１：Ｙ側下限設定コンパ
レータ ５２：分圧抵抗器 ５３：分圧抵抗器 ５４：Ｙ側上限設定コンパレータ ５５：分圧抵
抗器 ５６：分圧抵抗器 ５７：Ｙ側インバータゲート ５８：Ｙ側ＯＲゲート ５９：ＯＲゲート ６０：Ｘ側Ａ／Ｄ変換回路 ６１：Ｙ側Ａ／Ｄ変
換回路 ７０：ＣＰＵ ７１：演算手段 ７２：エ
リア判別手段 ７３：警報手段 ８０：表示部
Claims (1)
- 【請求項１】 磁気の強さを直交する２成分に分解して
検出する磁気センサと、 上記磁気センサを駆動する磁気センサ駆動手段と、 上記磁気センサの出力信号から方位の算出を行なう演算
手段と、 上記磁気センサの出力信号が所定の大きさを超えている
かを比較する比較手段と、 上記比較手段によって所定の大きさを超えていると上記
磁気センサの出力増幅率を増減する増幅手段とを備える
ことを特徴とする電子方位計。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30209098A JP4077565B2 (ja) | 1998-10-23 | 1998-10-23 | 電子方位計 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30209098A JP4077565B2 (ja) | 1998-10-23 | 1998-10-23 | 電子方位計 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000131067A true JP2000131067A (ja) | 2000-05-12 |
| JP4077565B2 JP4077565B2 (ja) | 2008-04-16 |
Family
ID=17904815
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30209098A Expired - Fee Related JP4077565B2 (ja) | 1998-10-23 | 1998-10-23 | 電子方位計 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4077565B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2017049217A (ja) * | 2015-09-04 | 2017-03-09 | 旭化成エレクトロニクス株式会社 | 磁気検出装置及び方法ならびに集積回路 |
-
1998
- 1998-10-23 JP JP30209098A patent/JP4077565B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2017049217A (ja) * | 2015-09-04 | 2017-03-09 | 旭化成エレクトロニクス株式会社 | 磁気検出装置及び方法ならびに集積回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP4077565B2 (ja) | 2008-04-16 |
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Legal Events
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