JP2000124408A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2000124408A JP2000124408A JP10298209A JP29820998A JP2000124408A JP 2000124408 A JP2000124408 A JP 2000124408A JP 10298209 A JP10298209 A JP 10298209A JP 29820998 A JP29820998 A JP 29820998A JP 2000124408 A JP2000124408 A JP 2000124408A
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Abstract
(57)【要約】
【課題】 トランジスタのしきい値電圧やソース・ドレ
イン電流値を高精度で、かつ時間を掛けずに設計値に合
致させる。 【解決手段】 ガリウム・砒素基板１の上部に、ｎ+Ａ
ｌxＧａＡｓ（ｘ＝０．５）層４をｎ-ＧａＡｓ層３の上
部に置いたエピタキシャル成長層を形成する半導体基板
形成工程と、ｎ+ＡｌxＧａＡｓ（ｘ＝０．５）層４の一
部をフッ酸溶液又は塩酸溶液で選択的に除去してｎ-Ｇ
ａＡｓ層３の一部を露出させて、ゲートリセス部を形成
するゲートリセス部形成工程と、前記ゲートリセス部形
成工程により形成されたゲートリセス部にゲート電極を
形成するゲート部形成工程が開示される。
イン電流値を高精度で、かつ時間を掛けずに設計値に合
致させる。 【解決手段】 ガリウム・砒素基板１の上部に、ｎ+Ａ
ｌxＧａＡｓ（ｘ＝０．５）層４をｎ-ＧａＡｓ層３の上
部に置いたエピタキシャル成長層を形成する半導体基板
形成工程と、ｎ+ＡｌxＧａＡｓ（ｘ＝０．５）層４の一
部をフッ酸溶液又は塩酸溶液で選択的に除去してｎ-Ｇ
ａＡｓ層３の一部を露出させて、ゲートリセス部を形成
するゲートリセス部形成工程と、前記ゲートリセス部形
成工程により形成されたゲートリセス部にゲート電極を
形成するゲート部形成工程が開示される。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、特に、半導体基板上の成長層に、ｎ +Ａｌx
ＧａＡｓ層又はｉ-ＡｌxＧａＡｓ層を使用し、トランジ
スタのしきい値電圧やソース・ドレイン電流値を高精度
で、かつ時間を掛けずに所望する設計値に合致させるこ
とができる半導体装置の製造方法に関する。
方法に関し、特に、半導体基板上の成長層に、ｎ +Ａｌx
ＧａＡｓ層又はｉ-ＡｌxＧａＡｓ層を使用し、トランジ
スタのしきい値電圧やソース・ドレイン電流値を高精度
で、かつ時間を掛けずに所望する設計値に合致させるこ
とができる半導体装置の製造方法に関する。
【０００２】
【従来の技術】図４は、従来のＧａＡｓＭＥＳ型電界効
果トランジスタ（ＭＥＳＦＥＴ）の製造方法を示す工程
順断面図である。まず、Ｓｉ（シリコン）等のイオン注
入と、それに続く８００℃程度の熱処理工程により、Ｇ
ａＡｓ基板４１上に、アンドープＧａＡｓバッファー層
４２とｎ -ＧａＡｓ層４３を形成する。次に、このｎ-Ｇ
ａＡｓ４３層上に蒸着・リフトオフ法により、ＡｕＧｅ
系の電極金属を形成し、４００℃程度の熱処理工程によ
り、オーミック電極４６を形成する。次に、フォトレジ
スト４７をマスクにして、ｎ-ＧａＡｓ層４３を硫酸系
エッチャントにてエッチングし、ゲートリセス部を形成
する。上記の工程において、上記トランジスタのしきい
値電圧（以下、「Ｖｔ」と略称することもある）やソー
ス・ドレイン電流値を設計値に合わせるために、ｎ-Ｇ
ａＡｓ層４３のエッチングを微量ずつ行ない、Ｖｔや上
記電流値を測定することを何回か繰り返していた。
果トランジスタ（ＭＥＳＦＥＴ）の製造方法を示す工程
順断面図である。まず、Ｓｉ（シリコン）等のイオン注
入と、それに続く８００℃程度の熱処理工程により、Ｇ
ａＡｓ基板４１上に、アンドープＧａＡｓバッファー層
４２とｎ -ＧａＡｓ層４３を形成する。次に、このｎ-Ｇ
ａＡｓ４３層上に蒸着・リフトオフ法により、ＡｕＧｅ
系の電極金属を形成し、４００℃程度の熱処理工程によ
り、オーミック電極４６を形成する。次に、フォトレジ
スト４７をマスクにして、ｎ-ＧａＡｓ層４３を硫酸系
エッチャントにてエッチングし、ゲートリセス部を形成
する。上記の工程において、上記トランジスタのしきい
値電圧（以下、「Ｖｔ」と略称することもある）やソー
ス・ドレイン電流値を設計値に合わせるために、ｎ-Ｇ
ａＡｓ層４３のエッチングを微量ずつ行ない、Ｖｔや上
記電流値を測定することを何回か繰り返していた。
【０００３】ここで、本発明の分野を過去の特許出願か
ら遡及調査すると、まず、特開平２−２１５１６０号公
報には、リセス溝内に酸化層が生じても容易にそれを除
去し、ショットキー特性のばらつきの小さい半導体装置
の製造方法の提供を目的とし、半導体基板上に成長層を
形成する工程と、塩酸溶液を用いてエッチングする工程
と、リセス溝内部の上記成長層と接合する金属層を形成
する工程とを備えた半導体装置の製造方法が開示されて
いる。
ら遡及調査すると、まず、特開平２−２１５１６０号公
報には、リセス溝内に酸化層が生じても容易にそれを除
去し、ショットキー特性のばらつきの小さい半導体装置
の製造方法の提供を目的とし、半導体基板上に成長層を
形成する工程と、塩酸溶液を用いてエッチングする工程
と、リセス溝内部の上記成長層と接合する金属層を形成
する工程とを備えた半導体装置の製造方法が開示されて
いる。
【０００４】また、特開平４−２４５４４５号公報に
は、ゲートパターニングを行った後で、Ｄ−ＦＥＴ及び
Ｅ−ＦＥＴの各ゲート電極用のリセスを形成するための
エッチング工程を、従来より２工程減らした半導体装置
及びその製造方法が開示されている。
は、ゲートパターニングを行った後で、Ｄ−ＦＥＴ及び
Ｅ−ＦＥＴの各ゲート電極用のリセスを形成するための
エッチング工程を、従来より２工程減らした半導体装置
及びその製造方法が開示されている。
【０００５】
【発明が解決しようとする課題】ところで、通常用いら
れている硫酸系エッチャントのＧａＡｓエッチングレー
トは、毎分７００Å程度であり、例えば１００ｍＶレベ
ルでＶｔを制御するには秒単位でのエッチング時間制御
が必要となる。このような時間制御は、現状のウエット
エッチングプロセスでは、極めて困難であり、トランジ
スタのしきい値電圧やソース・ドレイン電流値を高精度
で、かつ時間を掛けずに制御し、所望の設計値に合致さ
せることができない。
れている硫酸系エッチャントのＧａＡｓエッチングレー
トは、毎分７００Å程度であり、例えば１００ｍＶレベ
ルでＶｔを制御するには秒単位でのエッチング時間制御
が必要となる。このような時間制御は、現状のウエット
エッチングプロセスでは、極めて困難であり、トランジ
スタのしきい値電圧やソース・ドレイン電流値を高精度
で、かつ時間を掛けずに制御し、所望の設計値に合致さ
せることができない。
【０００６】なお、上記の特開平２−２１５１６０号公
報及び特開平４−２４５４４５号公報に開示された半導
体装置の製造方法では、半導体基板上の成長層に関して
は、ｎ+ＡｌxＧａＡｓ層とｉ-ＡｌxＧａＡｓ層のいずれ
の使用にも触れられていない。本発明は、以上のような
従来の半導体装置の製造方法における問題点に鑑みてな
されたものであり、トランジスタのしきい値電圧やソー
ス・ドレイン電流値を高精度で、かつ時間を掛けずに設
計値に合致させることができる半導体装置の製造方法を
提供することを目的とする。
報及び特開平４−２４５４４５号公報に開示された半導
体装置の製造方法では、半導体基板上の成長層に関して
は、ｎ+ＡｌxＧａＡｓ層とｉ-ＡｌxＧａＡｓ層のいずれ
の使用にも触れられていない。本発明は、以上のような
従来の半導体装置の製造方法における問題点に鑑みてな
されたものであり、トランジスタのしきい値電圧やソー
ス・ドレイン電流値を高精度で、かつ時間を掛けずに設
計値に合致させることができる半導体装置の製造方法を
提供することを目的とする。
【０００７】
【課題を解決するための手段】上記の課題を解決するた
めに、本発明の半導体装置の製造方法によれば、「電界
効果トランジスタを含む半導体装置の製造方法におい
て、ガリウム・砒素基板と、該基板上の構成要素の一部
として、ガリウム・アルミニウム・砒素層をガリウム・
砒素層の上部に置いたエピタキシャル成長層を形成する
半導体基板形成工程と、前記ガリウム・アルミニウム・
砒素層の一部をフッ酸溶液又は塩酸溶液で選択的に除去
して前記ガリウム・砒素層の一部を露出させて、ゲート
リセス部を形成するゲートリセス部形成工程と、前記ゲ
ートリセス部形成工程により形成されたゲートリセス部
にゲート電極を形成するゲート部形成工程を有するこ
と」（請求項１）を特徴とする半導体装置の製造方法が
提供される。
めに、本発明の半導体装置の製造方法によれば、「電界
効果トランジスタを含む半導体装置の製造方法におい
て、ガリウム・砒素基板と、該基板上の構成要素の一部
として、ガリウム・アルミニウム・砒素層をガリウム・
砒素層の上部に置いたエピタキシャル成長層を形成する
半導体基板形成工程と、前記ガリウム・アルミニウム・
砒素層の一部をフッ酸溶液又は塩酸溶液で選択的に除去
して前記ガリウム・砒素層の一部を露出させて、ゲート
リセス部を形成するゲートリセス部形成工程と、前記ゲ
ートリセス部形成工程により形成されたゲートリセス部
にゲート電極を形成するゲート部形成工程を有するこ
と」（請求項１）を特徴とする半導体装置の製造方法が
提供される。
【０００８】さらに、 ・前記電界効果トランジスタの構造の範疇には、ＭＥＳ
ＦＥＴ構造を含ませること（請求項２） ・前記ガリウム・アルミニウム・砒素層の化学的組成を
ｎ+ＡｌxＧａＡｓ（０．４≦ｘ≦０．９）とすること
（請求項３） ・前記フッ酸溶液又は塩酸溶液は、純水で希釈して１０
倍以上の体積となるよウに調合したものを使用すること
（請求項４） ・前記半導体基板形成工程は、半絶縁性ガリウム・砒素
基板上に厚さ８００ｎｍのアンドープ・ガリウム・砒素
バッファ層を形成する工程と、前記バッファ層上部にシ
リコンが３×１０17／cm3でドーピングされている厚さ
２０ｎｍのガリウム・砒素チャネル層を形成する工程
と、前記チャネル層の上部にシリコンが３×１０18／cm
3でドーピングされている厚さ５０ｎｍのｎ+Ａｌ0.5Ｇ
ａＡｓ層を形成する工程を有すること（請求項５）を特
徴とする。
ＦＥＴ構造を含ませること（請求項２） ・前記ガリウム・アルミニウム・砒素層の化学的組成を
ｎ+ＡｌxＧａＡｓ（０．４≦ｘ≦０．９）とすること
（請求項３） ・前記フッ酸溶液又は塩酸溶液は、純水で希釈して１０
倍以上の体積となるよウに調合したものを使用すること
（請求項４） ・前記半導体基板形成工程は、半絶縁性ガリウム・砒素
基板上に厚さ８００ｎｍのアンドープ・ガリウム・砒素
バッファ層を形成する工程と、前記バッファ層上部にシ
リコンが３×１０17／cm3でドーピングされている厚さ
２０ｎｍのガリウム・砒素チャネル層を形成する工程
と、前記チャネル層の上部にシリコンが３×１０18／cm
3でドーピングされている厚さ５０ｎｍのｎ+Ａｌ0.5Ｇ
ａＡｓ層を形成する工程を有すること（請求項５）を特
徴とする。
【０００９】また、上記の課題を解決するために、本発
明の半導体装置の製造方法によれば、「電界効果トラン
ジスタを含む半導体装置の製造方法において、ガリウム
・砒素基板と、該基板上の構成要素の一部として、第１
のガリウム・砒素層を第１のガリウム・アルミニウム・
砒素層の上部に置いた第１のエピタキシャル成長層の上
部に重ねて、第２のガリウム・砒素層を第２のガリウム
・アルミニウム・砒素層の上部に置いた第２のエピタキ
シャル成長層を形成する半導体基板形成工程と、第１の
フォトレジストをマスクにして、前記第２のガリウム・
砒素層を選択ドライエッチングにより除去し、ワイドリ
セス部を形成するワイドリセス部形成工程と、前記ワイ
ドリセス部上にＳｉＯ2膜を皮膜した後、第２のフォト
レジストをマスクにして、エンハンスメント型とデプリ
ーション型の二つのゲートリセス部を開口するゲートリ
セス部開口工程と、前記ＳｉＯ2膜を除去した後、前記
第２のガリウム・アルミニウム・砒素層の一部を除去し
て前記二つのゲートリセス部開口部直下の前記第１のガ
リウム・砒素層を露出させ、デプリーション型のゲート
リセス部を確定するデプリーション型ゲートリセス部形
成工程と、前記デプリーション型のゲートリセス開口部
のみを第３のフォトレジストでカバーしてから、GaAs／
AlGaAs選択ドライエッチングにより、前記エンハンスメ
ント型のリセス開口部直下の前記第１のガリウム・砒素
層を除去するエンハンスメント型ゲートリセス部形成工
程と、前記デプリーション型とエンハンスメント型のゲ
ートリセス部それぞれに電極を形成した後、オーミック
接合部を形成する工程を有すること」（請求項６）を特
徴とする半導体装置の製造方法が提供される。
明の半導体装置の製造方法によれば、「電界効果トラン
ジスタを含む半導体装置の製造方法において、ガリウム
・砒素基板と、該基板上の構成要素の一部として、第１
のガリウム・砒素層を第１のガリウム・アルミニウム・
砒素層の上部に置いた第１のエピタキシャル成長層の上
部に重ねて、第２のガリウム・砒素層を第２のガリウム
・アルミニウム・砒素層の上部に置いた第２のエピタキ
シャル成長層を形成する半導体基板形成工程と、第１の
フォトレジストをマスクにして、前記第２のガリウム・
砒素層を選択ドライエッチングにより除去し、ワイドリ
セス部を形成するワイドリセス部形成工程と、前記ワイ
ドリセス部上にＳｉＯ2膜を皮膜した後、第２のフォト
レジストをマスクにして、エンハンスメント型とデプリ
ーション型の二つのゲートリセス部を開口するゲートリ
セス部開口工程と、前記ＳｉＯ2膜を除去した後、前記
第２のガリウム・アルミニウム・砒素層の一部を除去し
て前記二つのゲートリセス部開口部直下の前記第１のガ
リウム・砒素層を露出させ、デプリーション型のゲート
リセス部を確定するデプリーション型ゲートリセス部形
成工程と、前記デプリーション型のゲートリセス開口部
のみを第３のフォトレジストでカバーしてから、GaAs／
AlGaAs選択ドライエッチングにより、前記エンハンスメ
ント型のリセス開口部直下の前記第１のガリウム・砒素
層を除去するエンハンスメント型ゲートリセス部形成工
程と、前記デプリーション型とエンハンスメント型のゲ
ートリセス部それぞれに電極を形成した後、オーミック
接合部を形成する工程を有すること」（請求項６）を特
徴とする半導体装置の製造方法が提供される。
【００１０】さらに、 ・前記電界効果トランジスタの構造の範疇には、デプリ
ーション型とエンハンスメント型の２通りのしきい値電
圧を持つＨＪＦＥＴ構造を含ませること（請求項７） ・前記第２のガリウム・アルミニウム・砒素層の化学的
組成を、ｉ-ＡｌxＧａＡｓ（ｘ≧０．４）とすること
（請求項８） ・前記第２のガリウム・砒素層を除去する際の選択ドラ
イエッチングには、ＢＣｌ3＋ＳＦ6ガスプラズマを使用
すること（請求項９） ・前記ゲートリセス部開口工程における前記ワイドリセ
ス部上のＳｉＯ2膜の皮膜は、厚さ３００ｎｍにしてＣ
ＶＤ法を使用して皮膜し、ＳＦ6ガスプラズマを用いた
リアクティブ・イオン・エッチングにより除去すること
（請求項１０） ・前記デプリーション型ゲートリセス部形成工程におけ
る前記第２のガリウム・アルミニウム・砒素層の一部除
去には、バッファードフッ酸を使用すること（請求項１
１） ・前記エンハンスメント型ゲートリセス部形成工程にお
けるGaAs／AlGaAs選択ドライエッチングには、ＢＣｌ3
＋ＳＦ6ガスプラズマを使用すること（請求項１２） ・前記半導体基板形成工程は、半絶縁性ＧａＡｓ基板上
に形成された、厚さ８００ｎｍのアンドープＧａＡｓバ
ッファ層を形成する工程と、厚さ２０ｎｍのアンドープ
ＧａＡｓ層を形成する工程と、Ｓｉが３×１０18／cm3
でドーピングされている厚さ１２ｎｍのｎ-ＡｌＧａＡ
ｓ電子供給層を形成する工程と、厚さ９ｎｍのｉ-Ａｌ
ＧａＡｓ層を形成する工程と、アンドープｉ-ＧａＡｓ
層を形成する工程と、厚さ１０ｎｍのｉ-Ａｌ0.5ＧａＡ
ｓ層を形成する工程と、Ｓｉが４×１０18／cm3でドー
ピングされている厚さ１００ｎｍのｎ-ＧａＡｓキャッ
プ層を形成する工程を有すること（請求項１３） を特徴とする。
ーション型とエンハンスメント型の２通りのしきい値電
圧を持つＨＪＦＥＴ構造を含ませること（請求項７） ・前記第２のガリウム・アルミニウム・砒素層の化学的
組成を、ｉ-ＡｌxＧａＡｓ（ｘ≧０．４）とすること
（請求項８） ・前記第２のガリウム・砒素層を除去する際の選択ドラ
イエッチングには、ＢＣｌ3＋ＳＦ6ガスプラズマを使用
すること（請求項９） ・前記ゲートリセス部開口工程における前記ワイドリセ
ス部上のＳｉＯ2膜の皮膜は、厚さ３００ｎｍにしてＣ
ＶＤ法を使用して皮膜し、ＳＦ6ガスプラズマを用いた
リアクティブ・イオン・エッチングにより除去すること
（請求項１０） ・前記デプリーション型ゲートリセス部形成工程におけ
る前記第２のガリウム・アルミニウム・砒素層の一部除
去には、バッファードフッ酸を使用すること（請求項１
１） ・前記エンハンスメント型ゲートリセス部形成工程にお
けるGaAs／AlGaAs選択ドライエッチングには、ＢＣｌ3
＋ＳＦ6ガスプラズマを使用すること（請求項１２） ・前記半導体基板形成工程は、半絶縁性ＧａＡｓ基板上
に形成された、厚さ８００ｎｍのアンドープＧａＡｓバ
ッファ層を形成する工程と、厚さ２０ｎｍのアンドープ
ＧａＡｓ層を形成する工程と、Ｓｉが３×１０18／cm3
でドーピングされている厚さ１２ｎｍのｎ-ＡｌＧａＡ
ｓ電子供給層を形成する工程と、厚さ９ｎｍのｉ-Ａｌ
ＧａＡｓ層を形成する工程と、アンドープｉ-ＧａＡｓ
層を形成する工程と、厚さ１０ｎｍのｉ-Ａｌ0.5ＧａＡ
ｓ層を形成する工程と、Ｓｉが４×１０18／cm3でドー
ピングされている厚さ１００ｎｍのｎ-ＧａＡｓキャッ
プ層を形成する工程を有すること（請求項１３） を特徴とする。
【００１１】（作用）以下に、本発明の作用を説明す
る。本発明に係る半導体装置の製造方法では、電界効果
トランジスタを製造するにおいて、ｎ-ＡｌxＧａＡｓ層
／ｎ-ＧａＡｓ層構造のエピタキシャル成長層を用い、
ｎ-ＡｌxＧａＡｓ層の一部をフッ酸溶液や塩酸溶液で選
択的に除去して露出させたＧａＡｓ層にゲート金属を形
成している。すなわち、ＡｌxＧａＡｓ層は、Ａｌ組成
比Ｘが0.4以上になると、フッ酸溶液や塩酸溶液に容易
に溶解する。一方ＧａＡｓは溶解しないため、上記のよ
うなＡｌxＧａＡｓ（x＞0.4）／ｎ-ＧａＡｓ構造に対し
て、例えばフッ酸処理を適用すると、ＡｌxＧａＡｓ（x
＞0.4）層のみが除去され、ＧａＡｓ層は残る結果とな
る。すなわち選択ウエットエッチングを実現することが
できる。この性質を、図１（ｃ）に示す工程のように、
ＧａＡｓ電界効果トランジスタのゲートリセス形成に応
用したのが本発明に係る半導体装置の製造方法である。
る。本発明に係る半導体装置の製造方法では、電界効果
トランジスタを製造するにおいて、ｎ-ＡｌxＧａＡｓ層
／ｎ-ＧａＡｓ層構造のエピタキシャル成長層を用い、
ｎ-ＡｌxＧａＡｓ層の一部をフッ酸溶液や塩酸溶液で選
択的に除去して露出させたＧａＡｓ層にゲート金属を形
成している。すなわち、ＡｌxＧａＡｓ層は、Ａｌ組成
比Ｘが0.4以上になると、フッ酸溶液や塩酸溶液に容易
に溶解する。一方ＧａＡｓは溶解しないため、上記のよ
うなＡｌxＧａＡｓ（x＞0.4）／ｎ-ＧａＡｓ構造に対し
て、例えばフッ酸処理を適用すると、ＡｌxＧａＡｓ（x
＞0.4）層のみが除去され、ＧａＡｓ層は残る結果とな
る。すなわち選択ウエットエッチングを実現することが
できる。この性質を、図１（ｃ）に示す工程のように、
ＧａＡｓ電界効果トランジスタのゲートリセス形成に応
用したのが本発明に係る半導体装置の製造方法である。
【００１２】
【発明の実施の形態】以下、本発明の実施の形態を図面
を参照して説明する。 （第１の実施の形態）図１は、本発明の第１の実施の形
態に係る半導体装置の製造方法を用いてＭＥＳＦＥＴ構
造の半導体を製造する場合の製造工程を示す工程順断面
図である。まず、図１（ａ）に示す工程では、半導体基
板を用意する。該半導体基板は、半絶縁性ＧａＡｓ基板
１上に形成された、厚さ８００ｎｍのアンドープＧａＡ
ｓバッファ層２と、Ｓｉ（シリコン）が３×１０17／cm
3でドーピングされている厚さ２０ｎｍのＧａＡｓチャ
ネル層３と、Ｓｉが３×１０18／cm3でドーピングされ
ている厚さ５０ｎｍのキャップｎ+Ａｌ0.5ＧａＡｓ層４
とから構成されている。
を参照して説明する。 （第１の実施の形態）図１は、本発明の第１の実施の形
態に係る半導体装置の製造方法を用いてＭＥＳＦＥＴ構
造の半導体を製造する場合の製造工程を示す工程順断面
図である。まず、図１（ａ）に示す工程では、半導体基
板を用意する。該半導体基板は、半絶縁性ＧａＡｓ基板
１上に形成された、厚さ８００ｎｍのアンドープＧａＡ
ｓバッファ層２と、Ｓｉ（シリコン）が３×１０17／cm
3でドーピングされている厚さ２０ｎｍのＧａＡｓチャ
ネル層３と、Ｓｉが３×１０18／cm3でドーピングされ
ている厚さ５０ｎｍのキャップｎ+Ａｌ0.5ＧａＡｓ層４
とから構成されている。
【００１３】図１（ｂ）に示す工程では、半導体基板上
に蒸着・リフトオフ法によりソース及びドレイン用のＡ
ｕＧｅ系電極を形成し、続けて４００℃程度の熱処理に
よりオーミック接合を形成する。次に、図１（ｃ）の工
程に示すように、フォトレジストをマスクにしてＨＦ系
の溶液にて、ｎ+Ａｌ0.5ＧａＡｓ層４の一部を選択的に
除去して、ゲートリセス部を形成する。最後に、図１
（ｄ）に示す工程で、蒸着・リフトオフ法によりゲート
電極を形成する。
に蒸着・リフトオフ法によりソース及びドレイン用のＡ
ｕＧｅ系電極を形成し、続けて４００℃程度の熱処理に
よりオーミック接合を形成する。次に、図１（ｃ）の工
程に示すように、フォトレジストをマスクにしてＨＦ系
の溶液にて、ｎ+Ａｌ0.5ＧａＡｓ層４の一部を選択的に
除去して、ゲートリセス部を形成する。最後に、図１
（ｄ）に示す工程で、蒸着・リフトオフ法によりゲート
電極を形成する。
【００１４】なお、ＡｌxＧａＡｓ層は、Ａｌ組成比ｘ
が0.4以上になると、フッ酸溶液や塩酸溶液による酸処
理により容易に溶解する。一方ＧａＡｓは溶解しないた
め、上記のようなＡｌxＧａＡｓ（x＞0.4）／ｎ-ＧａＡ
ｓ構造にフッ酸処理を適用すると、ＡｌxＧａＡｓ（x＞
0.4）層のみが除去されＧａＡｓ層は残る。すなわち選
択ウェットエッチングが実現される。上記の選択ウェッ
トエッチングを行うに際して、Ａｌの組成比ｘは、０．
４以上であればよいが、ｘ＝１．０の場合、すなわちＡ
ｌＡｓでは、わずかな水分にも反応して溶解するので扱
い難い。従って、実際には上記のｘは、0.4〜0.9程度の
間のＡｌ組成比を用いるのが望ましい。また、フッ酸溶
液、塩酸溶液のどちらも、Ｈ2Ｏで１０倍程度以上に薄
めたもので十分に効果がある。
が0.4以上になると、フッ酸溶液や塩酸溶液による酸処
理により容易に溶解する。一方ＧａＡｓは溶解しないた
め、上記のようなＡｌxＧａＡｓ（x＞0.4）／ｎ-ＧａＡ
ｓ構造にフッ酸処理を適用すると、ＡｌxＧａＡｓ（x＞
0.4）層のみが除去されＧａＡｓ層は残る。すなわち選
択ウェットエッチングが実現される。上記の選択ウェッ
トエッチングを行うに際して、Ａｌの組成比ｘは、０．
４以上であればよいが、ｘ＝１．０の場合、すなわちＡ
ｌＡｓでは、わずかな水分にも反応して溶解するので扱
い難い。従って、実際には上記のｘは、0.4〜0.9程度の
間のＡｌ組成比を用いるのが望ましい。また、フッ酸溶
液、塩酸溶液のどちらも、Ｈ2Ｏで１０倍程度以上に薄
めたもので十分に効果がある。
【００１５】（第２の実施の形態）図２，図３は、本発
明の第２の実施の形態に係る半導体装置の製造方法を用
いて同一基板内にエンハンスメント型（以下、「Ｅ型」
と略称する）とデプリーション型（以下、「Ｄ型」と略
称する）の２通りのＶｔを有するＨＪＦＥＴを製造する
場合の製造工程を示す工程順断面図である。図２（ａ）
〜（ｃ）は、上記製造工程の前半部の工程順断面図を示
し、図３（ｄ）〜（ｆ）は、上記製造工程の後半部の工
程順断面図を示す。
明の第２の実施の形態に係る半導体装置の製造方法を用
いて同一基板内にエンハンスメント型（以下、「Ｅ型」
と略称する）とデプリーション型（以下、「Ｄ型」と略
称する）の２通りのＶｔを有するＨＪＦＥＴを製造する
場合の製造工程を示す工程順断面図である。図２（ａ）
〜（ｃ）は、上記製造工程の前半部の工程順断面図を示
し、図３（ｄ）〜（ｆ）は、上記製造工程の後半部の工
程順断面図を示す。
【００１６】まず、図２（ａ）に示す工程では、半導体
基板を用意する。該半導体基板は、半絶縁性ＧａＡｓ基
板２１上に形成された、厚さ８００ｎｍのアンドープＧ
ａＡｓバッファ層２２と、厚さ２０ｎｍのアンドープＧ
ａＡｓ層９と、Ｓｉが３×１０18／cm3でドーピングさ
れている厚さ１２ｎｍのｎ-ＡｌＧａＡｓ電子供給層１
０と、厚さ９ｎｍのｉ-ＡｌＧａＡｓ層１１と、アンド
ープｉ-ＧａＡｓ層１２と、厚さ１０ｎｍのｉ-Ａｌ0.5
ＧａＡｓ層１３と、Ｓｉが４×１０18／cm3でドーピン
グされている厚さ１００ｎｍのｎ-ＧａＡｓキャップ層
１４とから構成されている。
基板を用意する。該半導体基板は、半絶縁性ＧａＡｓ基
板２１上に形成された、厚さ８００ｎｍのアンドープＧ
ａＡｓバッファ層２２と、厚さ２０ｎｍのアンドープＧ
ａＡｓ層９と、Ｓｉが３×１０18／cm3でドーピングさ
れている厚さ１２ｎｍのｎ-ＡｌＧａＡｓ電子供給層１
０と、厚さ９ｎｍのｉ-ＡｌＧａＡｓ層１１と、アンド
ープｉ-ＧａＡｓ層１２と、厚さ１０ｎｍのｉ-Ａｌ0.5
ＧａＡｓ層１３と、Ｓｉが４×１０18／cm3でドーピン
グされている厚さ１００ｎｍのｎ-ＧａＡｓキャップ層
１４とから構成されている。
【００１７】図２（ｂ）に示す工程では、フォトレジス
ト１５をマスクにして、ｎ-ＧａＡｓキャップ層１４
を、選択ドライエッチングにより除去し、ワイドリセス
部を形成する。上記の選択ドライエッチングには、ＢＣ
ｌ3＋ＳＦ6ガスプラズマを用いる。図２（ｃ）に示す工
程では、ＣＶＤ法により、ＳｉＯ2を３００ｎｍ成膜し
てＳｉＯ2膜１６を得た後、フォトレジストをマスクに
して、Ｄ型とＥ型の二つのゲートリセス部を開口する。
この後、ＳｉＯ2膜１６を、ＳＦ6ガスプラズマを用いた
リアクティブ・イオン・エッチングにより除去する。
ト１５をマスクにして、ｎ-ＧａＡｓキャップ層１４
を、選択ドライエッチングにより除去し、ワイドリセス
部を形成する。上記の選択ドライエッチングには、ＢＣ
ｌ3＋ＳＦ6ガスプラズマを用いる。図２（ｃ）に示す工
程では、ＣＶＤ法により、ＳｉＯ2を３００ｎｍ成膜し
てＳｉＯ2膜１６を得た後、フォトレジストをマスクに
して、Ｄ型とＥ型の二つのゲートリセス部を開口する。
この後、ＳｉＯ2膜１６を、ＳＦ6ガスプラズマを用いた
リアクティブ・イオン・エッチングにより除去する。
【００１８】以下、図３（ｄ）以下に示す工程に移る。
図３（ｄ）に示す工程では、バッファードフッ酸によ
り、ｉ-Ａｌ0.5ＧａＡｓ層の一部を選択的に除去し、ｉ
-ＧａＡｓ層１２の一部を露出させる。図３（ｅ）に示
す工程では、Ｄ型のリセス開口部のみをフォトレジスト
１７でカバーしてから、GaAs／AlGaAs選択ドライエッチ
ングにより、Ｅ型のリセス開口部直下のｉ-ＧａＡｓ層
１２を除去する。上記の選択ドライエッチングには、Ｂ
Ｃｌ3＋ＳＦ6ガスプラズマを用いる。
図３（ｄ）に示す工程では、バッファードフッ酸によ
り、ｉ-Ａｌ0.5ＧａＡｓ層の一部を選択的に除去し、ｉ
-ＧａＡｓ層１２の一部を露出させる。図３（ｅ）に示
す工程では、Ｄ型のリセス開口部のみをフォトレジスト
１７でカバーしてから、GaAs／AlGaAs選択ドライエッチ
ングにより、Ｅ型のリセス開口部直下のｉ-ＧａＡｓ層
１２を除去する。上記の選択ドライエッチングには、Ｂ
Ｃｌ3＋ＳＦ6ガスプラズマを用いる。
【００１９】次に、図３（ｆ）に示す工程で、フォトレ
ジスト１７を除去した後、ゲート金属ＷＳｉ／Ｔｉ／Ｐ
ｔ／Ａｕをスパッタリング法により、ウエハ全面に成膜
し、イオンミリングおよびリアクティブ・イオン・エッ
チングにより、上記のＥ型とＤ型のリセス開口部を、そ
れぞれＥ型ゲート電極１９，Ｄ型ゲート電極１８の基礎
部として整形する。最後に、蒸着・リフトオフ法によ
り、ＡｕＧｅ系の上記各電極を形成し、続けて４００℃
程度の熱処理により、オーミック接合部を形成して半導
体装置を完成する。
ジスト１７を除去した後、ゲート金属ＷＳｉ／Ｔｉ／Ｐ
ｔ／Ａｕをスパッタリング法により、ウエハ全面に成膜
し、イオンミリングおよびリアクティブ・イオン・エッ
チングにより、上記のＥ型とＤ型のリセス開口部を、そ
れぞれＥ型ゲート電極１９，Ｄ型ゲート電極１８の基礎
部として整形する。最後に、蒸着・リフトオフ法によ
り、ＡｕＧｅ系の上記各電極を形成し、続けて４００℃
程度の熱処理により、オーミック接合部を形成して半導
体装置を完成する。
【００２０】なお、同一基板上に複数のＶｔを有するＦ
ＥＴを作製する場合、ＧａＡｓ／ＡｌＧａＡｓ選択結晶
エッチングと、ＡｌＧａＡｓ／ＧａＡｓ選択ウエットエ
ッチングを連続的に適用することにより、ゲートリセス
部のエピ層の厚さを２通りの水準以上に渡って容易に構
成することができる。さらに、上記のＶｔ値を複数にし
て同時に作り込むことも可能である。
ＥＴを作製する場合、ＧａＡｓ／ＡｌＧａＡｓ選択結晶
エッチングと、ＡｌＧａＡｓ／ＧａＡｓ選択ウエットエ
ッチングを連続的に適用することにより、ゲートリセス
部のエピ層の厚さを２通りの水準以上に渡って容易に構
成することができる。さらに、上記のＶｔ値を複数にし
て同時に作り込むことも可能である。
【００２１】
【発明の効果】以上に説明したとおり、本発明に係る半
導体装置の製造方法に依れば、電界効果トランジスタを
製造する工程において、ｎ-ＡｌxＧａＡｓ層／ｎ-Ｇａ
Ａｓ層構造のエピタキシャル成長層を用い、ｎ-ＡｌxＧ
ａＡｓ層を酸処理で選択的に除去して露出させたＧａＡ
ｓ層にゲート金属を形成することにより、Ａｌ xＧａＡ
ｓ層のみを選択的に除去してＧａＡｓ層を露出させるこ
とができるので、ＧａＡｓ層以下のエピ層の厚さを所望
のＶｔに合わせて設計しておけば、酸処理を一回行なう
だけでＡｌＧａＡｓ層の厚さが決まり、従ってＶｔも決
まるので、従来のように微量のエッチングを繰り返して
Ｖｔを調節していた手間が省ける。その結果、製造工程
が大幅に短縮されると共に、Ｖｔ制御性が大幅に向上す
る。また、同一基板上に複数のＶｔを有するＦＥＴを作
製する場合、ＧａＡｓ／ＡｌＧａＡｓ選択結晶エッチン
グと、ＡｌＧａＡｓ／ＧａＡｓ選択ウエットエッチング
を連続的に適用することにより、ゲートリセス部のエピ
層の厚さを２通りの水準以上に渡る仕様でもって容易に
構成することができ、上記の複数のＶｔ値を同時に作り
込むことが容易に可能となる。
導体装置の製造方法に依れば、電界効果トランジスタを
製造する工程において、ｎ-ＡｌxＧａＡｓ層／ｎ-Ｇａ
Ａｓ層構造のエピタキシャル成長層を用い、ｎ-ＡｌxＧ
ａＡｓ層を酸処理で選択的に除去して露出させたＧａＡ
ｓ層にゲート金属を形成することにより、Ａｌ xＧａＡ
ｓ層のみを選択的に除去してＧａＡｓ層を露出させるこ
とができるので、ＧａＡｓ層以下のエピ層の厚さを所望
のＶｔに合わせて設計しておけば、酸処理を一回行なう
だけでＡｌＧａＡｓ層の厚さが決まり、従ってＶｔも決
まるので、従来のように微量のエッチングを繰り返して
Ｖｔを調節していた手間が省ける。その結果、製造工程
が大幅に短縮されると共に、Ｖｔ制御性が大幅に向上す
る。また、同一基板上に複数のＶｔを有するＦＥＴを作
製する場合、ＧａＡｓ／ＡｌＧａＡｓ選択結晶エッチン
グと、ＡｌＧａＡｓ／ＧａＡｓ選択ウエットエッチング
を連続的に適用することにより、ゲートリセス部のエピ
層の厚さを２通りの水準以上に渡る仕様でもって容易に
構成することができ、上記の複数のＶｔ値を同時に作り
込むことが容易に可能となる。
【図１】本発明の第１の実施の形態に係る半導体装置の
製造方法を用いて、ＭＥＳＦＥＴ構造の半導体を製造す
る場合の製造工程を示す工程順断面図である。
製造方法を用いて、ＭＥＳＦＥＴ構造の半導体を製造す
る場合の製造工程を示す工程順断面図である。
【図２】本発明の第２の実施の形態に係る半導体装置の
製造方法を用いて、同一基板内にエンハンスメント型と
デプリーション型の２通りのしきい値電圧を有するＨＪ
ＦＥＴを製造する場合の製造工程を示す前半の工程順断
面図である。
製造方法を用いて、同一基板内にエンハンスメント型と
デプリーション型の２通りのしきい値電圧を有するＨＪ
ＦＥＴを製造する場合の製造工程を示す前半の工程順断
面図である。
【図３】本発明の第２の実施の形態に係る半導体装置の
製造方法を用いて、同一基板内にエンハンスメント型と
デプリーション型の２通りのしきい値電圧を有するＨＪ
ＦＥＴを製造する場合の製造工程を示す後半の工程順断
面図である。
製造方法を用いて、同一基板内にエンハンスメント型と
デプリーション型の２通りのしきい値電圧を有するＨＪ
ＦＥＴを製造する場合の製造工程を示す後半の工程順断
面図である。
【図４】従来のＧａＡｓＭＥＳ型電界効果トランジスタ
（ＭＥＳＦＥＴ）の製造方法を示す工程順断面図であ
る。
（ＭＥＳＦＥＴ）の製造方法を示す工程順断面図であ
る。
１，２１ 半絶縁性ＧａＡｓ基板 ２，２２ アンドープＧａＡｓバッファ層 ３ ＧａＡｓチャネル層 ４ ｎ+Ａｌ0.5ＧａＡｓ層 ６ オーミック電極 ７，１５，１７ フォトレジスト ８ ゲート電極 １１ ｉ-ＡｌＧａＡｓ層 １２ アンドープｉ-ＧａＡｓ層 １３ ｉ-Ａｌ0.5ＧａＡｓ層 １４ ｎ-ＧａＡｓキャップ層 １６ ＳｉＯ2膜 １８ Ｄ型ゲート電極 １９ Ｅ型ゲート電極
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/812 Ｆターム(参考） 4M104 AA05 BB10 BB15 BB28 CC01 CC03 DD08 DD09 DD16 DD34 DD37 DD68 FF27 GG12 5F004 AA05 DA11 DA18 DB03 DB20 DB21 EA10 EA17 EB02 5F043 AA16 BB10 DD15 DD18 DD30 FF10 GG04 5F102 GA02 GB01 GC01 GD01 GJ05 GK05 GL05 GM06 GN05 GQ01 GR04 GT03 GT05 HC11 HC15 HC19 HC21
Claims (13)
- 【請求項１】電界効果トランジスタを含む半導体装置の
製造方法において、 ガリウム・砒素基板と、該基板上の構成要素の一部とし
て、ガリウム・アルミニウム・砒素層をガリウム・砒素
層の上部に置いたエピタキシャル成長層を形成する半導
体基板形成工程と、 前記ガリウム・アルミニウム・砒素層の一部をフッ酸溶
液又は塩酸溶液で選択的に除去して前記ガリウム・砒素
層の一部を露出させて、ゲートリセス部を形成するゲー
トリセス部形成工程と、 前記ゲートリセス部形成工程により形成されたゲートリ
セス部にゲート電極を形成するゲート部形成工程を有す
ること、 を特徴とする半導体装置の製造方法。 - 【請求項２】前記電界効果トランジスタの構造の範疇に
は、ＭＥＳＦＥＴ構造を含むこと、を特徴とする請求項
１記載の半導体装置の製造方法。 - 【請求項３】前記ガリウム・アルミニウム・砒素層の化
学的組成をｎ+ＡｌxＧａＡｓ（０．４≦ｘ≦０．９）と
すること、 を特徴とする請求項１又は請求項２記載の半導体装置の
製造方法。 - 【請求項４】前記フッ酸溶液又は塩酸溶液は、純水で希
釈して１０倍以上の体積となるよウに調合したものを使
用すること、 を特徴とする請求項１乃至３のいずれか１項に記載の半
導体装置の製造方法。 - 【請求項５】前記半導体基板形成工程は、半絶縁性ガリ
ウム・砒素基板上に厚さ８００ｎｍのアンドープ・ガリ
ウム・砒素バッファ層を形成する工程と、前記バッファ
層上部にシリコンが３×１０17／cm3でドーピングされ
ている厚さ２０ｎｍのガリウム・砒素チャネル層を形成
する工程と、前記チャネル層の上部にシリコンが３×１
０18／cm3でドーピングされている厚さ５０ｎｍのｎ+Ａ
ｌ0.5ＧａＡｓ層を形成する工程を有すること、 を特徴とする請求項２乃至４のいずれか１項に記載の半
導体装置の製造方法。 - 【請求項６】電界効果トランジスタを含む半導体装置の
製造方法において、 ガリウム・砒素基板と、該基板上の構成要素の一部とし
て、第１のガリウム・砒素層を第１のガリウム・アルミ
ニウム・砒素層の上部に置いた第１のエピタキシャル成
長層の上部に重ねて、第２のガリウム・砒素層を第２の
ガリウム・アルミニウム・砒素層の上部に置いた第２の
エピタキシャル成長層を形成する半導体基板形成工程
と、 第１のフォトレジストをマスクにして、前記第２のガリ
ウム・砒素層を選択ドライエッチングにより除去し、ワ
イドリセス部を形成するワイドリセス部形成工程と、 前記ワイドリセス部上にＳｉＯ2膜を皮膜した後、第２
のフォトレジストをマスクにして、エンハンスメント型
とデプリーション型の二つのゲートリセス部を開口する
ゲートリセス部開口工程と、 前記ＳｉＯ2膜を除去した後、前記第２のガリウム・ア
ルミニウム・砒素層の一部を除去して前記二つのゲート
リセス部開口部直下の前記第１のガリウム・砒素層を露
出させ、デプリーション型のゲートリセス部を確定する
デプリーション型ゲートリセス部形成工程と、 前記デプリーション型のゲートリセス開口部のみを第３
のフォトレジストでカバーしてから、GaAs／AlGaAs選択
ドライエッチングにより、前記エンハンスメント型のリ
セス開口部直下の前記第１のガリウム・砒素層を除去す
るエンハンスメント型ゲートリセス部形成工程と、 前記デプリーション型とエンハンスメント型のゲートリ
セス部それぞれに電極を形成した後、オーミック接合部
を形成する工程を有すること、 を特徴とする半導体装置の製造方法。 - 【請求項７】前記電界効果トランジスタの構造の範疇に
は、デプリーション型とエンハンスメント型の２通りの
しきい値電圧を持つＨＪＦＥＴ構造を含むこと、 を特徴とする請求項６記載の半導体装置の製造方法。 - 【請求項８】前記第２のガリウム・アルミニウム・砒素
層の化学的組成を、ｉ-ＡｌxＧａＡｓ（ｘ≧０．４）と
すること、 を特徴とする請求項６又は請求項７記載の半導体装置の
製造方法。 - 【請求項９】前記第２のガリウム・砒素層を除去する際
の選択ドライエッチングには、ＢＣｌ3＋ＳＦ6ガスプラ
ズマを使用すること、 を特徴とする請求項６乃至８のいずれか１項に記載の半
導体装置の製造方法。 - 【請求項１０】前記ゲートリセス部開口工程における前
記ワイドリセス部上のＳｉＯ2膜の皮膜は、厚さ３００
ｎｍにしてＣＶＤ法を使用して皮膜し、ＳＦ6ガスプラ
ズマを用いたリアクティブ・イオン・エッチングにより
除去すること、 を特徴とする請求項６乃至９のいずれか１項に記載の半
導体装置の製造方法。 - 【請求項１１】前記デプリーション型ゲートリセス部形
成工程における前記第２のガリウム・アルミニウム・砒
素層の一部除去には、バッファードフッ酸を使用するこ
と、 を特徴とする請求項６乃至１０のいずれか１項に記載の
半導体装置の製造方法。 - 【請求項１２】前記エンハンスメント型ゲートリセス部
形成工程におけるGaAs／AlGaAs選択ドライエッチングに
は、ＢＣｌ3＋ＳＦ6ガスプラズマを使用すること、 を特徴とする請求項６乃至１１のいずれか１項に記載の
半導体装置の製造方法。 - 【請求項１３】前記半導体基板形成工程は、半絶縁性Ｇ
ａＡｓ基板上に形成された、厚さ８００ｎｍのアンドー
プＧａＡｓバッファ層を形成する工程と、厚さ２０ｎｍ
のアンドープＧａＡｓ層を形成する工程と、Ｓｉが３×
１０18／cm3でドーピングされている厚さ１２ｎｍのｎ-
ＡｌＧａＡｓ電子供給層を形成する工程と、厚さ９ｎｍ
のｉ-ＡｌＧａＡｓ層を形成する工程と、アンドープｉ-
ＧａＡｓ層を形成する工程と、厚さ１０ｎｍのｉ-Ａｌ
0.5ＧａＡｓ層を形成する工程と、Ｓｉが４×１０18／c
m3でドーピングされている厚さ１００ｎｍのｎ-ＧａＡ
ｓキャップ層を形成する工程を有すること、 を特徴とする請求項６乃至１２のいずれか１項に記載の
半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29820998A JP3211786B2 (ja) | 1998-10-20 | 1998-10-20 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29820998A JP3211786B2 (ja) | 1998-10-20 | 1998-10-20 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000124408A true JP2000124408A (ja) | 2000-04-28 |
| JP3211786B2 JP3211786B2 (ja) | 2001-09-25 |
Family
ID=17856636
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29820998A Expired - Fee Related JP3211786B2 (ja) | 1998-10-20 | 1998-10-20 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3211786B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103098149A (zh) * | 2010-09-14 | 2013-05-08 | 株式会社村田制作所 | 半导体陶瓷元件及其制造方法 |
| CN115547828A (zh) * | 2022-11-07 | 2022-12-30 | 瑞森半导体科技(湖南)有限公司 | 一种肖特基二极管及其制备方法 |
-
1998
- 1998-10-20 JP JP29820998A patent/JP3211786B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103098149A (zh) * | 2010-09-14 | 2013-05-08 | 株式会社村田制作所 | 半导体陶瓷元件及其制造方法 |
| CN115547828A (zh) * | 2022-11-07 | 2022-12-30 | 瑞森半导体科技(湖南)有限公司 | 一种肖特基二极管及其制备方法 |
| CN115547828B (zh) * | 2022-11-07 | 2023-03-10 | 瑞森半导体科技(湖南)有限公司 | 一种肖特基二极管及其制备方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3211786B2 (ja) | 2001-09-25 |
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| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |