JP2000122844A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JP2000122844A JP2000122844A JP10290210A JP29021098A JP2000122844A JP 2000122844 A JP2000122844 A JP 2000122844A JP 10290210 A JP10290210 A JP 10290210A JP 29021098 A JP29021098 A JP 29021098A JP 2000122844 A JP2000122844 A JP 2000122844A
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- Japan
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- register
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Abstract
(57)【要約】
【課題】 演算のためのクロック数を削減し高速化を図
る。 【解決手段】 計算すべき信号を並列にレジスタ１０
１，１０２，１０３，１０４に保存して、４個のレジス
タ出力を乗算器１０５，１０６の入力として乗算を同一
サイクル内に２個並列に実行し、それらの乗算結果をア
キュミュレータレジスタ１０８の出力と加算する。
る。 【解決手段】 計算すべき信号を並列にレジスタ１０
１，１０２，１０３，１０４に保存して、４個のレジス
タ出力を乗算器１０５，１０６の入力として乗算を同一
サイクル内に２個並列に実行し、それらの乗算結果をア
キュミュレータレジスタ１０８の出力と加算する。
Description
【０００１】
【発明の属する技術分野】本発明は、同期型半導体集積
回路において、一連の算術演算を高速に行なうための演
算器やレジスタの構成内容に特徴を持つ半導体集積回路
に関係するものである。。
回路において、一連の算術演算を高速に行なうための演
算器やレジスタの構成内容に特徴を持つ半導体集積回路
に関係するものである。。
【０００２】
【従来の技術】算術演算器と入力レジスタ、出力レジス
タから構成される算術演算回路の一例として、図３にそ
の構成図を示す。この図３は、 を実行する回路である。ここでａi、ｂiは各々８ビット
の値とする。
タから構成される算術演算回路の一例として、図３にそ
の構成図を示す。この図３は、 を実行する回路である。ここでａi、ｂiは各々８ビット
の値とする。
【０００３】図３において１０１，１０２は各々８ビッ
トのレジスタ、１０5は入力８ビットの乗算器、１０９
は２入力加算器（１６ビット入力と１９ビット入力）、
１１０は１９ビットのレジスタである。
トのレジスタ、１０5は入力８ビットの乗算器、１０９
は２入力加算器（１６ビット入力と１９ビット入力）、
１１０は１９ビットのレジスタである。
【０００４】クロック信号ＣＫはレジスタ１０１，１０
２，１１０に供給される。Ａ，Ｂは各々８ビット信号で
各々レジスタ１０１，１０２の入力であり、Ｘは１９ビ
ット信号でレジスタ１１０の出力であるとともに、加算
器１０９の入力でもある。
２，１１０に供給される。Ａ，Ｂは各々８ビット信号で
各々レジスタ１０１，１０２の入力であり、Ｘは１９ビ
ット信号でレジスタ１１０の出力であるとともに、加算
器１０９の入力でもある。
【０００５】Ｓ１，Ｓ２は各々レジスタ１０１，１０２
の８ビット出力信号であり、乗算器１０５の入力とな
る。Ｓ５は１６ビット信号で乗算器１０５の出力であ
り、加算器１０９の入力となる。Ｓ８は１９ビット信号
で加算器１０９の出力であり、レジスタ１１０の入力と
なる。
の８ビット出力信号であり、乗算器１０５の入力とな
る。Ｓ５は１６ビット信号で乗算器１０５の出力であ
り、加算器１０９の入力となる。Ｓ８は１９ビット信号
で加算器１０９の出力であり、レジスタ１１０の入力と
なる。
【０００６】図３で示した構成におけるタイムチャート
を図４に示す。Ａ，Ｂに演算すべき信号ａ0、ｂ0が到達
してから９クロックサイクル後に、 が計算されレジスタ１１０から出力される。
を図４に示す。Ａ，Ｂに演算すべき信号ａ0、ｂ0が到達
してから９クロックサイクル後に、 が計算されレジスタ１１０から出力される。
【０００７】
【発明が解決しようとする課題】このように、従来の回
路では、演算に多くのクロックが必要となり、その演算
速度が遅かった。
路では、演算に多くのクロックが必要となり、その演算
速度が遅かった。
【０００８】本発明の目的は、計算すべき値が並列に与
えられる場合において、従来より少ないクロックサイク
ル数の期間で演算を完了する半導体集積回路を提供する
ことである。
えられる場合において、従来より少ないクロックサイク
ル数の期間で演算を完了する半導体集積回路を提供する
ことである。
【０００９】
【課題を解決するための手段】このため本発明は、２Ｎ
（Ｎ≧２）個のレジスタと、Ｎ個の乗算器と、１個の加
算器と、１個のアキュミュレータレジスタを具備し、前
記２Ｎ個のレジスタの出力は２個のレジスタの出力づつ
前記Ｎ個の乗算器の入力に接続され、前記Ｎ個の乗算器
の出力は前記加算器の入力に接続され、前記加算器の出
力は前記アキュミュレータレジスタに接続され、前記２
Ｎ個のレジスタと前記アキュミュレータレジスタは同一
クロックによって同期して動作し、前記加算器は前記Ｎ
個の乗算器のＮ個の出力と前記アキュミュレータレジス
タの出力との加算を行うよう構成した。
（Ｎ≧２）個のレジスタと、Ｎ個の乗算器と、１個の加
算器と、１個のアキュミュレータレジスタを具備し、前
記２Ｎ個のレジスタの出力は２個のレジスタの出力づつ
前記Ｎ個の乗算器の入力に接続され、前記Ｎ個の乗算器
の出力は前記加算器の入力に接続され、前記加算器の出
力は前記アキュミュレータレジスタに接続され、前記２
Ｎ個のレジスタと前記アキュミュレータレジスタは同一
クロックによって同期して動作し、前記加算器は前記Ｎ
個の乗算器のＮ個の出力と前記アキュミュレータレジス
タの出力との加算を行うよう構成した。
【００１０】
【発明の実施の形態】本発明では、計算すべき信号を並
列にレジスタに保存して、２Ｎ（Ｎ≧２）個のレジスタ
出力をＮ個の乗算器の入力として乗算を同一サイクル内
にＮ個並列に実行し、それらの乗算結果とアキュミュレ
ータレジスタの出力（Ｎ＋１）を加算器により加算す
る。
列にレジスタに保存して、２Ｎ（Ｎ≧２）個のレジスタ
出力をＮ個の乗算器の入力として乗算を同一サイクル内
にＮ個並列に実行し、それらの乗算結果とアキュミュレ
ータレジスタの出力（Ｎ＋１）を加算器により加算す
る。
【００１１】以下、詳しく説明する。図１はその実施の
形態の算術演算回路とレジスタから構成される回路のブ
ロック図である。なお、本実施例は請求項においてＮ＝
２に相当する場合である。
形態の算術演算回路とレジスタから構成される回路のブ
ロック図である。なお、本実施例は請求項においてＮ＝
２に相当する場合である。
【００１２】図１は を実行する回路である。ここでａi、ｂiは、各々８ビッ
トの値とする。図１において１０１，１０２，１０３，
１０４は各々８ビットのレジスタ、１０５，１０６は入
力８ビットの乗算器、１０７は３入力加算器（１６ビッ
ト入力と１６ビット入力と１９ビット入力）、１０８は
１９ビットのアキュミュレータレジスタである。
トの値とする。図１において１０１，１０２，１０３，
１０４は各々８ビットのレジスタ、１０５，１０６は入
力８ビットの乗算器、１０７は３入力加算器（１６ビッ
ト入力と１６ビット入力と１９ビット入力）、１０８は
１９ビットのアキュミュレータレジスタである。
【００１３】クロック信号ＣＫはレジスタ１０１，１０
２，１０３，１０４，１０８に供給される。Ａ，Ｂ，
Ｃ，Ｄは各々８ビット信号で各々レジスタ１０１，１０
２，１０３，１０４の入力であり、またＸは１９ビット
信号でレジスタ１０８の出力であるとともに、加算器１
０７の入力でもある。
２，１０３，１０４，１０８に供給される。Ａ，Ｂ，
Ｃ，Ｄは各々８ビット信号で各々レジスタ１０１，１０
２，１０３，１０４の入力であり、またＸは１９ビット
信号でレジスタ１０８の出力であるとともに、加算器１
０７の入力でもある。
【００１４】Ｓ１，Ｓ２，Ｓ３，Ｓ４は各々レジスタ１
０１，１０２，１０３，１０４の８ビット出力信号であ
り、乗算器１０５，１０６の入力となる。Ｓ５，Ｓ６は
各々１６ビット信号で乗算器１０５，１０６の出力であ
り、加算器１０７の入力となる。Ｓ７は１９ビット信号
で加算器１０７の出力であり、アキュミュレータレジス
タ１０８の入力となる。
０１，１０２，１０３，１０４の８ビット出力信号であ
り、乗算器１０５，１０６の入力となる。Ｓ５，Ｓ６は
各々１６ビット信号で乗算器１０５，１０６の出力であ
り、加算器１０７の入力となる。Ｓ７は１９ビット信号
で加算器１０７の出力であり、アキュミュレータレジス
タ１０８の入力となる。
【００１５】図１で示した構成におけるタイムチヤート
を図２に示す。Ａ、Ｂ、Ｃ、Ｄに演算すべき信号ａ0、
ｂ0、ａ1、ｂ1が到達してから５クロックサイクル後
に、 が計算されレジスタ１０８から信号Ｘが出力される。
を図２に示す。Ａ、Ｂ、Ｃ、Ｄに演算すべき信号ａ0、
ｂ0、ａ1、ｂ1が到達してから５クロックサイクル後
に、 が計算されレジスタ１０８から信号Ｘが出力される。
【００１６】図３で示した従来例ではＡ，Ｂレジスタに
演算すべき信号ａ0、ｂ0が到達してから９クロックサイ
クル後に が計算されていたが、この従来例に比べ実行に要するク
ロックサイクル数を約半分に減少出来る。
演算すべき信号ａ0、ｂ0が到達してから９クロックサイ
クル後に が計算されていたが、この従来例に比べ実行に要するク
ロックサイクル数を約半分に減少出来る。
【００１７】なお、図１の構成において、乗算器や加算
器自身をパイプライン化した場合や、乗算器と加算器の
間をパイプライン化した場合にも同様の効果がある。
器自身をパイプライン化した場合や、乗算器と加算器の
間をパイプライン化した場合にも同様の効果がある。
【００１８】
【発明の効果】以上説明したように本発明は、計算すべ
き信号を並列にレジスタに保存して、２Ｎ（Ｎ≧２）の
レジスタ出力を乗算器の入力として乗算を同一サイクル
内にＮ個並列に実行し、それらの乗算結果をアキュミュ
レータレジスタの出力と加算する構成をとるため、並列
化しない場合に比べ約１／Ｎのクロックサイクルの期間
で演算が終了し、高速演算に適しているという利点を有
する。
き信号を並列にレジスタに保存して、２Ｎ（Ｎ≧２）の
レジスタ出力を乗算器の入力として乗算を同一サイクル
内にＮ個並列に実行し、それらの乗算結果をアキュミュ
レータレジスタの出力と加算する構成をとるため、並列
化しない場合に比べ約１／Ｎのクロックサイクルの期間
で演算が終了し、高速演算に適しているという利点を有
する。
【図１】 本発明の実施の形態の算術演算回路とレジス
タから構成される半導体集積回路のブロック図である。
タから構成される半導体集積回路のブロック図である。
【図２】 図１における各ノードの信号のタイムチャー
トである。
トである。
【図３】従来の算術演算回路とレジスタから構成される
半導体集積回路のブロック図である。
半導体集積回路のブロック図である。
【図４】 図３における各ノードの信号のタイムチャー
トである。
トである。
１０１，１０２，１０３，１０４：８ビットのレジスタ １０５，１０６：乗算器 １０７，１０９：加算器 １０８：１９ビットアキュミュレータレジスタ １１０：１９ビットレジスタ
Claims (1)
- 【請求項１】２Ｎ（Ｎ≧２）個のレジスタと、Ｎ個の乗
算器と、１個の加算器と、１個のアキュミュレータレジ
スタを具備し、 前記２Ｎ個のレジスタの出力は２個のレジスタの出力づ
つ前記Ｎ個の乗算器の入力に接続され、 前記Ｎ個の乗算器の出力は前記加算器の入力に接続さ
れ、 前記加算器の出力は前記アキュミュレータレジスタに接
続され、 前記２Ｎ個のレジスタと前記アキュミュレータレジスタ
は同一クロックによって同期して動作し、 前記加算器は前記Ｎ個の乗算器のＮ個の出力と前記アキ
ュミュレータレジスタの出力との加算を行う、 ことを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10290210A JP2000122844A (ja) | 1998-10-13 | 1998-10-13 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10290210A JP2000122844A (ja) | 1998-10-13 | 1998-10-13 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000122844A true JP2000122844A (ja) | 2000-04-28 |
Family
ID=17753183
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10290210A Pending JP2000122844A (ja) | 1998-10-13 | 1998-10-13 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000122844A (ja) |
-
1998
- 1998-10-13 JP JP10290210A patent/JP2000122844A/ja active Pending
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20021203 |