JP2000114484A - 強誘電体メモリ - Google Patents
強誘電体メモリInfo
- Publication number
- JP2000114484A JP2000114484A JP10284566A JP28456698A JP2000114484A JP 2000114484 A JP2000114484 A JP 2000114484A JP 10284566 A JP10284566 A JP 10284566A JP 28456698 A JP28456698 A JP 28456698A JP 2000114484 A JP2000114484 A JP 2000114484A
- Authority
- JP
- Japan
- Prior art keywords
- film
- conductive film
- buffer layer
- layer
- capacitor insulating
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Compositions Of Oxide Ceramics (AREA)
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
- Inorganic Insulating Materials (AREA)
Abstract
(57)【要約】
【課題】 リーク電流を低くすると共に、耐疲労特性を
向上させることができる強誘電体メモリを提供する。 【解決手段】 Ａｌを添加したＰｂ（Ｚｒ、Ｔｉ）Ｏ3
層からなるキャパシタ絶縁層６と、このＰｂ（Ｚｒ、Ｔ
ｉ）Ｏ3層の上面及び下面の少なくともいずれか一方の
上に積層されたＰｂＴｉＯ3層からなるバッファ層５と
を有する。
向上させることができる強誘電体メモリを提供する。 【解決手段】 Ａｌを添加したＰｂ（Ｚｒ、Ｔｉ）Ｏ3
層からなるキャパシタ絶縁層６と、このＰｂ（Ｚｒ、Ｔ
ｉ）Ｏ3層の上面及び下面の少なくともいずれか一方の
上に積層されたＰｂＴｉＯ3層からなるバッファ層５と
を有する。
Description
【０００１】
【発明の属する技術分野】本発明は不揮発性半導体装置
に好適な強誘電体メモリに関し、特に、リーク電流が低
く疲労特性が向上した強誘電体メモリに関する。
に好適な強誘電体メモリに関し、特に、リーク電流が低
く疲労特性が向上した強誘電体メモリに関する。
【０００２】
【従来の技術】従来、強誘電体メモリ（ＦｅＲＡＭ（Fe
rroelectric Random Access Memory））中に強誘電
体膜に使用される強誘電体材料として鉛系酸化物強誘電
体材料及びビスマス層状構造強誘電体材料が使用されて
いる。前者の鉛系酸化物強誘電体材料の例としては、ペ
ブロスカイト型結晶構造を有するＰＺＴ（Ｐｂ（Ｚｒ、
Ｔｉ）Ｏ3）系強誘電体材料が挙げられる。このＰＺＴ
系強誘電体材料は、自発分極は大きいが疲労特性が低い
という性質を有する。また、ＰＺＴ系強誘電体材料にＬ
ａ、Ｎｂ又はＢｉ等の陽イオンを添加すると、自発分極
及び比誘電率が変化すると共に、リーク電流が低減され
るという効果が得られることが公知である。一方、後者
のビスマス層状構造強誘電体材料の例としては、ＳＢＴ
（ＳｒＢｉ 2Ｔａ2Ｏ9）が挙げられる。ＳＢＴは、疲労
特性は良好であるが自発分極は小さいという性質を有す
る。
rroelectric Random Access Memory））中に強誘電
体膜に使用される強誘電体材料として鉛系酸化物強誘電
体材料及びビスマス層状構造強誘電体材料が使用されて
いる。前者の鉛系酸化物強誘電体材料の例としては、ペ
ブロスカイト型結晶構造を有するＰＺＴ（Ｐｂ（Ｚｒ、
Ｔｉ）Ｏ3）系強誘電体材料が挙げられる。このＰＺＴ
系強誘電体材料は、自発分極は大きいが疲労特性が低い
という性質を有する。また、ＰＺＴ系強誘電体材料にＬ
ａ、Ｎｂ又はＢｉ等の陽イオンを添加すると、自発分極
及び比誘電率が変化すると共に、リーク電流が低減され
るという効果が得られることが公知である。一方、後者
のビスマス層状構造強誘電体材料の例としては、ＳＢＴ
（ＳｒＢｉ 2Ｔａ2Ｏ9）が挙げられる。ＳＢＴは、疲労
特性は良好であるが自発分極は小さいという性質を有す
る。
【０００３】強誘電体材料の疲労特性は、分極反転を多
数繰り返したときの自発分極の劣化を示すものである。
数繰り返したときの自発分極の劣化を示すものである。
【０００４】近時、ＰＺＴ系強誘電体材料からなる絶縁
膜をキャパシタ絶縁膜として使用したときのキャパシタ
電極の改良により疲労を軽減する方法が検討されてい
る。一般的にキャパシタ電極にはＰｔ電極又はＴｉ電極
等が使用されるが、ＲｕＯ2電極及びＩｒＯ2電極がＰＺ
Ｔ系強誘電体膜の疲労特性を改善することができるとい
う点で注目されている。
膜をキャパシタ絶縁膜として使用したときのキャパシタ
電極の改良により疲労を軽減する方法が検討されてい
る。一般的にキャパシタ電極にはＰｔ電極又はＴｉ電極
等が使用されるが、ＲｕＯ2電極及びＩｒＯ2電極がＰＺ
Ｔ系強誘電体膜の疲労特性を改善することができるとい
う点で注目されている。
【０００５】また、ＰＺＴ系強誘電体材料からなる絶縁
膜をキャパシタ絶縁膜として使用したときのキャパシタ
絶縁膜の改良により疲労を軽減する方法が検討されてい
る。例えば、ＰＺＴ系強誘電体材料にＬｉを添加してＰ
ＺＴ系強誘電体膜の疲労特性を改善したものが提案され
ている。
膜をキャパシタ絶縁膜として使用したときのキャパシタ
絶縁膜の改良により疲労を軽減する方法が検討されてい
る。例えば、ＰＺＴ系強誘電体材料にＬｉを添加してＰ
ＺＴ系強誘電体膜の疲労特性を改善したものが提案され
ている。
【０００６】更には、ＰＺＴ系強誘電体材料からなる絶
縁膜をキャパシタ絶縁膜として使用したときにキャパシ
タ電極とキャパシタ絶縁膜の間にバッファ層を設けるこ
とによりリーク電流を小さくすると共に、耐疲労特性を
改善する方法が検討されている。例えば、バッファ層と
してＰｂＴｉＯ3又は（Ｂａ、Ｓｒ）ＴｉＯ3等が用いら
れており、リーク電流の発生及び耐疲労特性が改善され
ている。
縁膜をキャパシタ絶縁膜として使用したときにキャパシ
タ電極とキャパシタ絶縁膜の間にバッファ層を設けるこ
とによりリーク電流を小さくすると共に、耐疲労特性を
改善する方法が検討されている。例えば、バッファ層と
してＰｂＴｉＯ3又は（Ｂａ、Ｓｒ）ＴｉＯ3等が用いら
れており、リーク電流の発生及び耐疲労特性が改善され
ている。
【０００７】
【発明が解決しようとする課題】しかしながら、前述の
強誘電体メモリでは、粒界からのリーク電流が大きく、
疲労特性を著しく向上させることができないという問題
点がある。
強誘電体メモリでは、粒界からのリーク電流が大きく、
疲労特性を著しく向上させることができないという問題
点がある。
【０００８】本発明はかかる問題点に鑑みてなされたも
のであって、リーク電流を低くすると共に、耐疲労特性
を向上させることができる強誘電体メモリを提供するこ
とを目的とする。
のであって、リーク電流を低くすると共に、耐疲労特性
を向上させることができる強誘電体メモリを提供するこ
とを目的とする。
【０００９】
【課題を解決するための手段】本発明に係る強誘電体メ
モリは、Ａｌを添加したＰｂ（Ｚｒ、Ｔｉ）Ｏ3層から
なるキャパシタ絶縁層と、このＰｂ（Ｚｒ、Ｔｉ）Ｏ3
層の上面及び下面の少なくともいずれか一方の上に積層
されたＰｂＴｉＯ3層からなるバッファ層とを有するこ
とを特徴とする。
モリは、Ａｌを添加したＰｂ（Ｚｒ、Ｔｉ）Ｏ3層から
なるキャパシタ絶縁層と、このＰｂ（Ｚｒ、Ｔｉ）Ｏ3
層の上面及び下面の少なくともいずれか一方の上に積層
されたＰｂＴｉＯ3層からなるバッファ層とを有するこ
とを特徴とする。
【００１０】この誘電体メモリにおいて、前記ＰｂＴｉ
Ｏ3層は、Ａｌを添加したものとすることができる。
Ｏ3層は、Ａｌを添加したものとすることができる。
【００１１】また、前記キャパシタ絶縁層は、Ｐｂ
x（Ｚｒ(1-y)Ｔｉy）(1-Z)ＡｌZの組成を有し、ｘの値
は０．９乃至１．２、ｙの値は０．３乃至０．７、ｚの
値は０．００５乃至０．３であることが好ましい。この
場合に、前記バッファ層は、Ｐｂ αＴｉ(1- β )ＡｌβＯ
3の組成を有し、αの値は０．８乃至１．２、βの値は
０．１５以下とすることが好ましい。
x（Ｚｒ(1-y)Ｔｉy）(1-Z)ＡｌZの組成を有し、ｘの値
は０．９乃至１．２、ｙの値は０．３乃至０．７、ｚの
値は０．００５乃至０．３であることが好ましい。この
場合に、前記バッファ層は、Ｐｂ αＴｉ(1- β )ＡｌβＯ
3の組成を有し、αの値は０．８乃至１．２、βの値は
０．１５以下とすることが好ましい。
【００１２】更にまた、前記キャパシタ絶縁層の膜厚が
５０乃至５００ｎｍであること及び前記バッファ層の膜
厚が０．５乃至３０ｎｍであることが好ましい。
５０乃至５００ｎｍであること及び前記バッファ層の膜
厚が０．５乃至３０ｎｍであることが好ましい。
【００１３】本発明においては、Ａｌを含んでいるの
で、結晶粒径が小さくなりリーク電流を低くでき、耐疲
労特性も向上させることができる。
で、結晶粒径が小さくなりリーク電流を低くでき、耐疲
労特性も向上させることができる。
【００１４】
【発明の実施の形態】本願発明者等が前記課題を解決す
べく、鋭意実験研究を重ねた結果、Ｐｂ（Ｚｒ、Ｔｉ）
Ｏ3（以下、ＰＺＴとも言う。）及びＡｌを含有する組
成を有するＰＺＴ強誘電体材料の上下いずれか一方にＰ
ｂＴｉＯ3（以下、ＰＴＯとも言う。）、好ましくはＰ
ＴＯにＡｌを添加した組成を有するバッファ層を設ける
ことにより、リーク電流を低くでき、耐疲労特性が向上
させることができることを見出した。
べく、鋭意実験研究を重ねた結果、Ｐｂ（Ｚｒ、Ｔｉ）
Ｏ3（以下、ＰＺＴとも言う。）及びＡｌを含有する組
成を有するＰＺＴ強誘電体材料の上下いずれか一方にＰ
ｂＴｉＯ3（以下、ＰＴＯとも言う。）、好ましくはＰ
ＴＯにＡｌを添加した組成を有するバッファ層を設ける
ことにより、リーク電流を低くでき、耐疲労特性が向上
させることができることを見出した。
【００１５】以下、添付の図面を参照して本発明を具体
化した実施例について説明する。図１（ａ）乃至（ｄ）
は、本実施例に係る強誘電体メモリを示す断面図であ
る。
化した実施例について説明する。図１（ａ）乃至（ｄ）
は、本実施例に係る強誘電体メモリを示す断面図であ
る。
【００１６】図１（ａ）に示す本実施例においては、シ
リコン基板１上にＳｉＯ2膜からなる層間絶縁層２が設
けられ、その上にＴｉ膜からなる第１導電膜３、Ｐｔ膜
からなる第２導電膜４が形成されている。更に、第２導
電膜４の上に、ＰｂＺｒ0.47Ｔｉ0.43Ａｌ0.1からなる
キャパシタ絶縁層６ｂ、ＰｂＴｉＡｌＯ3からなるバッ
ファ層５ａ及びＰｔ膜からなる上部導電膜７が順次形成
されて強誘電体メモリは構成されている。
リコン基板１上にＳｉＯ2膜からなる層間絶縁層２が設
けられ、その上にＴｉ膜からなる第１導電膜３、Ｐｔ膜
からなる第２導電膜４が形成されている。更に、第２導
電膜４の上に、ＰｂＺｒ0.47Ｔｉ0.43Ａｌ0.1からなる
キャパシタ絶縁層６ｂ、ＰｂＴｉＡｌＯ3からなるバッ
ファ層５ａ及びＰｔ膜からなる上部導電膜７が順次形成
されて強誘電体メモリは構成されている。
【００１７】図１（ｂ）に示す本実施例においては、シ
リコン基板１上にＳｉＯ2膜からなる層間絶縁層２が設
けられ、その上にＴｉ膜からなる第１導電膜３、Ｐｔ膜
からなる第２導電膜４が形成されている。更に、第２導
電膜４の上に、ＰｂＴｉＡｌＯ3からなるバッファ層５
ａ、ＰｂＺｒ0.47Ｔｉ0.43Ａｌ0.1からなるキャパシタ
絶縁層６ｂ及びＰｔ膜からなる上部導電膜７が順次形成
されて強誘電体メモリは構成されている。
リコン基板１上にＳｉＯ2膜からなる層間絶縁層２が設
けられ、その上にＴｉ膜からなる第１導電膜３、Ｐｔ膜
からなる第２導電膜４が形成されている。更に、第２導
電膜４の上に、ＰｂＴｉＡｌＯ3からなるバッファ層５
ａ、ＰｂＺｒ0.47Ｔｉ0.43Ａｌ0.1からなるキャパシタ
絶縁層６ｂ及びＰｔ膜からなる上部導電膜７が順次形成
されて強誘電体メモリは構成されている。
【００１８】図１（ｃ）に示す本実施例においては、シ
リコン基板１上にＳｉＯ2膜からなる層間絶縁層２が設
けられ、その上にＴｉ膜からなる第１導電膜３、Ｐｔ膜
からなる第２導電膜４が形成されている。更に、第２導
電膜４の上に、ＰｂＴｉＡｌＯ3からなるバッファ層５
ａ、ＰｂＺｒ0.47Ｔｉ0.43Ａｌ0.1からなるキャパシタ
絶縁層６ｂ、ＰｂＴｉＡｌＯ3からなるバッファ層５ａ
及びＰｔ膜からなる上部導電膜７が順次形成されて強誘
電体メモリは構成されている。
リコン基板１上にＳｉＯ2膜からなる層間絶縁層２が設
けられ、その上にＴｉ膜からなる第１導電膜３、Ｐｔ膜
からなる第２導電膜４が形成されている。更に、第２導
電膜４の上に、ＰｂＴｉＡｌＯ3からなるバッファ層５
ａ、ＰｂＺｒ0.47Ｔｉ0.43Ａｌ0.1からなるキャパシタ
絶縁層６ｂ、ＰｂＴｉＡｌＯ3からなるバッファ層５ａ
及びＰｔ膜からなる上部導電膜７が順次形成されて強誘
電体メモリは構成されている。
【００１９】図１（ｄ）に示す本実施例においては、シ
リコン基板１上にＳｉＯ2膜からなる層間絶縁層２が設
けられ、その上にＴｉ膜からなる第１導電膜３、Ｐｔ膜
からなる第２導電膜４が形成されている。更に、第２導
電膜４の上に、ＰｂＴｉＯ3からなるバッファ層５ｂが
形成され、ＰｂＺｒ0.47Ｔｉ0.43Ａｌ0.1からなるキャ
パシタ絶縁層６ｂ、ＰｂＴｉＯ3からなるバッファ層５
ｂ及びＰｔ膜からなる上部導電膜７が順次形成されて強
誘電体メモリは構成されている。
リコン基板１上にＳｉＯ2膜からなる層間絶縁層２が設
けられ、その上にＴｉ膜からなる第１導電膜３、Ｐｔ膜
からなる第２導電膜４が形成されている。更に、第２導
電膜４の上に、ＰｂＴｉＯ3からなるバッファ層５ｂが
形成され、ＰｂＺｒ0.47Ｔｉ0.43Ａｌ0.1からなるキャ
パシタ絶縁層６ｂ、ＰｂＴｉＯ3からなるバッファ層５
ｂ及びＰｔ膜からなる上部導電膜７が順次形成されて強
誘電体メモリは構成されている。
【００２０】これらの実施例においては、Ａｌを添加し
た組成を有するＰＺＴ強誘電体材料からなるキャパシタ
絶縁層の上下いずれか一方にＰｂＴｉＯ3（以下、ＰＴ
Ｏとも言う。）、好ましくはＰＴＯにＡｌを添加した組
成を有するバッファ層を設けているので、リーク電流を
低くでき、耐疲労特性が向上させることができる。
た組成を有するＰＺＴ強誘電体材料からなるキャパシタ
絶縁層の上下いずれか一方にＰｂＴｉＯ3（以下、ＰＴ
Ｏとも言う。）、好ましくはＰＴＯにＡｌを添加した組
成を有するバッファ層を設けているので、リーク電流を
低くでき、耐疲労特性が向上させることができる。
【００２１】次に、上述のような組成を有するキャパシ
タ絶縁層及びバッファ層を備えた本発明の実施例に係る
強誘電体メモリの製造する方法について説明する。図２
（ａ）乃至（ｄ）は本発明の実施例に係る強誘電体メモ
リを製造する方法を工程順に示す断面図である。
タ絶縁層及びバッファ層を備えた本発明の実施例に係る
強誘電体メモリの製造する方法について説明する。図２
（ａ）乃至（ｄ）は本発明の実施例に係る強誘電体メモ
リを製造する方法を工程順に示す断面図である。
【００２２】図２（ａ）に示すように、従来の方法と同
様の方法により、例えば、６インチのシリコン基板１の
表面又は表面上に膜厚４５０ｎｍのＳｉＯ2膜を層間絶
縁膜２として形成し、層間絶縁膜２の全面上に第１導電
膜３として、膜厚が２０ｎｍのＴｉ膜、更に、第２導電
膜４として膜厚が２００ｎｍのＰｔ膜を形成する。前述
の組成を有するキャパシタ絶縁層６及びバッファ層５の
具体的な形成方法については後述する。
様の方法により、例えば、６インチのシリコン基板１の
表面又は表面上に膜厚４５０ｎｍのＳｉＯ2膜を層間絶
縁膜２として形成し、層間絶縁膜２の全面上に第１導電
膜３として、膜厚が２０ｎｍのＴｉ膜、更に、第２導電
膜４として膜厚が２００ｎｍのＰｔ膜を形成する。前述
の組成を有するキャパシタ絶縁層６及びバッファ層５の
具体的な形成方法については後述する。
【００２３】なお、上記のメモリの第１導電膜３として
膜厚が２０ｎｍのＴｉ膜，第２導電膜４として膜厚が２
００ｎｍのＰｔ膜としたが、これに限定されるものでは
なく、Ｔｉ膜の膜厚は５乃至５０ｎｍ、Ｐｔ膜の膜厚は
５０乃至５００ｎｍであることが望ましい。好ましく
は、Ｔｉ膜の膜厚は５乃至２０ｎｍであり、Ｐｔ膜の膜
厚は１００乃至３００ｎｍである。
膜厚が２０ｎｍのＴｉ膜，第２導電膜４として膜厚が２
００ｎｍのＰｔ膜としたが、これに限定されるものでは
なく、Ｔｉ膜の膜厚は５乃至５０ｎｍ、Ｐｔ膜の膜厚は
５０乃至５００ｎｍであることが望ましい。好ましく
は、Ｔｉ膜の膜厚は５乃至２０ｎｍであり、Ｐｔ膜の膜
厚は１００乃至３００ｎｍである。
【００２４】次に、キャパシタ絶縁層６及びバッファ層
５の形成方法について具体的に説明する。キャパシタ絶
縁層６及びバッファ層５は種々の方法により形成するこ
とが可能であるが、ここではその一例として、ゾルゲル
液を使用する形成方法を示す。
５の形成方法について具体的に説明する。キャパシタ絶
縁層６及びバッファ層５は種々の方法により形成するこ
とが可能であるが、ここではその一例として、ゾルゲル
液を使用する形成方法を示す。
【００２５】はじめに、キャパシタ絶縁層６の形成方法
について説明する。先ず、２酢酸鉛・３水和物を溶媒で
あるメタキシエタノールに入れた後、８０℃で３０乃至
６０分間加熱攪拌することにより、２酢酸鉛・３水和物
を溶解させる。
について説明する。先ず、２酢酸鉛・３水和物を溶媒で
あるメタキシエタノールに入れた後、８０℃で３０乃至
６０分間加熱攪拌することにより、２酢酸鉛・３水和物
を溶解させる。
【００２６】次に、溶液を反応器に移し、１２４℃で１
２時間の加熱攪拌により脱水を行う。
２時間の加熱攪拌により脱水を行う。
【００２７】次いで、反応系の温度を６０℃まで降温し
た後、テトライソプロポキシジルコニウムとテトライソ
プロキシタン及びアルミニウムエキサイドを反応系に加
え、１２４℃で６時間の加熱攪拌を行う。
た後、テトライソプロポキシジルコニウムとテトライソ
プロキシタン及びアルミニウムエキサイドを反応系に加
え、１２４℃で６時間の加熱攪拌を行う。
【００２８】そして、攪拌終了後に溶液に溶媒を更に加
えて全量を１モル／リットルとする。これにより、アル
ミニウムを含有するキャパシタ絶縁層６のＰＺＴゾルゲ
ル液が作成される。コーティング使用時には上記ゾルゲ
ル液を０．３モル／リットルにして使用する。
えて全量を１モル／リットルとする。これにより、アル
ミニウムを含有するキャパシタ絶縁層６のＰＺＴゾルゲ
ル液が作成される。コーティング使用時には上記ゾルゲ
ル液を０．３モル／リットルにして使用する。
【００２９】なお、全ての加熱攪拌は窒素気流下で行わ
れる。
れる。
【００３０】次に、バッファ層５の作成方法について説
明する。上述のキャパシタ絶縁層６の作成方法とは、反
応系に加える物質がテトライソプロキシタンとアルミニ
ウムエキサイドを加えることが異なるだけで、その他は
キャパシタ絶縁層６の作成方法と同一であり、その説明
は省略する。
明する。上述のキャパシタ絶縁層６の作成方法とは、反
応系に加える物質がテトライソプロキシタンとアルミニ
ウムエキサイドを加えることが異なるだけで、その他は
キャパシタ絶縁層６の作成方法と同一であり、その説明
は省略する。
【００３１】上述のバッファ層５の作成方法により、ア
ルミニウムを含有するバッファ層５のＰＴＯゾルゲル液
が作成される。コーティング使用時には上記ＰＴＯゾル
ゲル液を０．０１モル／リットルにして使用する。
ルミニウムを含有するバッファ層５のＰＴＯゾルゲル液
が作成される。コーティング使用時には上記ＰＴＯゾル
ゲル液を０．０１モル／リットルにして使用する。
【００３２】次に、図２（ｂ）に示すように上述のよう
に作成されたアルミニウムを含むＰＴＯゾルゲル液に所
定量のメトキシエタノールを室温で加えて、０．０１モ
ル／リットルの濃度にして第２導電膜４の上に３０００
ｒｐｍの回転数で３０秒間スピンコーティングする。そ
して、４００℃で１０分間プリベークする。これにより
バッファ層５が形成される。
に作成されたアルミニウムを含むＰＴＯゾルゲル液に所
定量のメトキシエタノールを室温で加えて、０．０１モ
ル／リットルの濃度にして第２導電膜４の上に３０００
ｒｐｍの回転数で３０秒間スピンコーティングする。そ
して、４００℃で１０分間プリベークする。これにより
バッファ層５が形成される。
【００３３】次いで、図２（ｃ）に示すように上述のよ
うに作成されたアルミニウムを含むＰＺＴゾルゲル液に
所定量のメトキシエタノールを室温で加えて、０．３モ
ル／リットルの濃度にしてバッファ層５の上に３０００
ｒｐｍの回転数で３０秒間スピンコーティングする。そ
して、４００℃で１０分間プリベークする。以降、スピ
ンコーティング及びプリベークを４回繰り返す。これに
よりキャパシタ絶縁層６が形成される。
うに作成されたアルミニウムを含むＰＺＴゾルゲル液に
所定量のメトキシエタノールを室温で加えて、０．３モ
ル／リットルの濃度にしてバッファ層５の上に３０００
ｒｐｍの回転数で３０秒間スピンコーティングする。そ
して、４００℃で１０分間プリベークする。以降、スピ
ンコーティング及びプリベークを４回繰り返す。これに
よりキャパシタ絶縁層６が形成される。
【００３４】次いで、酸素雰囲気の７００℃のオーブン
中で１時間のアニールを行う。又は、酸素雰囲気の７０
０℃の赤外線イメージ炉（ＲＴＡ）中で１分間のアニー
ルを行う。これにより、アモルファス状の膜が結晶化
し、それぞれキャパシタ絶縁層６、バッファ層５が形成
される。なお、上述のようにキャパシタ絶縁層６、バッ
ファ層５の形成方法はゾルゲル液を使用する方法に限定
されるものではなく、スパッタリング法又はＣＶＤ法等
によっても形成可能である。
中で１時間のアニールを行う。又は、酸素雰囲気の７０
０℃の赤外線イメージ炉（ＲＴＡ）中で１分間のアニー
ルを行う。これにより、アモルファス状の膜が結晶化
し、それぞれキャパシタ絶縁層６、バッファ層５が形成
される。なお、上述のようにキャパシタ絶縁層６、バッ
ファ層５の形成方法はゾルゲル液を使用する方法に限定
されるものではなく、スパッタリング法又はＣＶＤ法等
によっても形成可能である。
【００３５】更に、図２（ｄ）に示すように形成された
キャパシタ絶縁層６の上に上部導電膜７としてＰｔ膜を
スパッタリングにより膜厚２００ｎｍ形成する。
キャパシタ絶縁層６の上に上部導電膜７としてＰｔ膜を
スパッタリングにより膜厚２００ｎｍ形成する。
【００３６】上述の形成方法においては、キャパシタ絶
縁層６を２００ｎｍ形成したが、キャパシタ絶縁層６の
膜厚はこれに限定されるのものではなく、５０乃至５０
０ｎｍであることが望ましい。好ましくは、膜厚は１０
０乃至３００ｎｍである。
縁層６を２００ｎｍ形成したが、キャパシタ絶縁層６の
膜厚はこれに限定されるのものではなく、５０乃至５０
０ｎｍであることが望ましい。好ましくは、膜厚は１０
０乃至３００ｎｍである。
【００３７】キャパシタ絶縁層６の膜厚が５０ｎｍ未満
であると、均一な膜を得ることが困難となり、リーク電
流が増大することがある。一方、キャパシタ絶縁層６の
膜厚が５００ｎｍを超えると、分極反転に必要な電圧が
高くなり、駆動電圧が不足することがある。従って、キ
ャパシタ絶縁膜の膜厚は５０乃至５００ｎｍであること
が望ましい。
であると、均一な膜を得ることが困難となり、リーク電
流が増大することがある。一方、キャパシタ絶縁層６の
膜厚が５００ｎｍを超えると、分極反転に必要な電圧が
高くなり、駆動電圧が不足することがある。従って、キ
ャパシタ絶縁膜の膜厚は５０乃至５００ｎｍであること
が望ましい。
【００３８】上述の形成方法において、バッファ層５を
膜厚０．５ｎｍに形成したが、バッファ層５の膜厚はこ
れに限定されるのものではなく、０．５乃至３０ｎｍで
あることが望ましい。好ましくは、膜厚は２乃至２０ｎ
ｍである。
膜厚０．５ｎｍに形成したが、バッファ層５の膜厚はこ
れに限定されるのものではなく、０．５乃至３０ｎｍで
あることが望ましい。好ましくは、膜厚は２乃至２０ｎ
ｍである。
【００３９】次に、他の本実施例について説明する。他
の本実施例においては、実施例とは、第１導電膜３のＴ
ｉ膜の上に形成される第２導電膜４と上部導電部７がＩ
ｒＯ 2及びＩｒであること以外は、同一であり、その説
明は省略する。
の本実施例においては、実施例とは、第１導電膜３のＴ
ｉ膜の上に形成される第２導電膜４と上部導電部７がＩ
ｒＯ 2及びＩｒであること以外は、同一であり、その説
明は省略する。
【００４０】本実施例において、ＩｒＯ2の膜厚は１０
乃至２００ｎｍであることが望ましく、２０乃至１００
ｎｍであることが好ましい。また、Ｉｒの膜厚は５０乃
至３００ｎｍであることが望ましく、１００乃至２５０
ｎｍであることが好ましい。
乃至２００ｎｍであることが望ましく、２０乃至１００
ｎｍであることが好ましい。また、Ｉｒの膜厚は５０乃
至３００ｎｍであることが望ましく、１００乃至２５０
ｎｍであることが好ましい。
【００４１】また、本実施例の上部導電膜７としては、
Ｉｒ及びＩｒとその上にＩｒＯ2を形成したものでもよ
い。
Ｉｒ及びＩｒとその上にＩｒＯ2を形成したものでもよ
い。
【００４２】いずれの実施例においても、バッファ層５
をキャパシタ絶縁層６の下部に設ける構成としたが、こ
れに限定されるものではなく、バッファ層５をキャパシ
タ絶縁層６の上部に設ける構成にしてもよく、更には、
キャパシタ絶縁層５の上下部にバッファ層５を設ける構
成としてもよい。
をキャパシタ絶縁層６の下部に設ける構成としたが、こ
れに限定されるものではなく、バッファ層５をキャパシ
タ絶縁層６の上部に設ける構成にしてもよく、更には、
キャパシタ絶縁層５の上下部にバッファ層５を設ける構
成としてもよい。
【００４３】
【実施例】以下、本発明の実施例について、図１（ａ）
乃至（ｄ）に示す実施例の構造の強誘電体及び図３
（ａ）乃至（ｄ）に示す比較例の強誘電体を作成し、両
者を比較して具体的に説明する。
乃至（ｄ）に示す実施例の構造の強誘電体及び図３
（ａ）乃至（ｄ）に示す比較例の強誘電体を作成し、両
者を比較して具体的に説明する。
【００４４】図１（ａ）は、シリコン基板１上に層間絶
縁膜２として、膜厚５００ｎｍのＳｉＯ2膜を形成し、
その上に第１導電膜３として膜厚１５ｎｍのＴｉ膜、第
２導電膜４として膜厚２００ｎｍのＰｔ膜を形成する。
第２導電膜４の上に膜厚が２００ｎｍのＰｂＺｒ0.47Ｔ
ｉ0.43Ａｌ0.1の組成のキャパシタ絶縁層６ａを形成
し、その上にバッファ層５ａとして、膜厚５ｎｍのＰｂ
ＴｉＡｌＯ3を形成し、バッファ層５ａの上に上部導電
膜７として膜厚２００ｎｍのＰｔ膜を形成した。
縁膜２として、膜厚５００ｎｍのＳｉＯ2膜を形成し、
その上に第１導電膜３として膜厚１５ｎｍのＴｉ膜、第
２導電膜４として膜厚２００ｎｍのＰｔ膜を形成する。
第２導電膜４の上に膜厚が２００ｎｍのＰｂＺｒ0.47Ｔ
ｉ0.43Ａｌ0.1の組成のキャパシタ絶縁層６ａを形成
し、その上にバッファ層５ａとして、膜厚５ｎｍのＰｂ
ＴｉＡｌＯ3を形成し、バッファ層５ａの上に上部導電
膜７として膜厚２００ｎｍのＰｔ膜を形成した。
【００４５】図１（ｂ）は、シリコン基板１上に層間絶
縁膜２として、膜厚５００ｎｍのＳｉＯ2膜を形成し、
その上に第１導電膜３として膜厚１５ｎｍのＴｉ膜、第
２導電膜４として膜厚２００ｎｍのＰｔ膜を形成する。
第２導電膜４の上にバッファ層５ａとして、膜厚５ｎｍ
のＰｂＴｉＡｌＯ3を形成し、バッファ層５ａの上に膜
厚２００ｎｍのＰｂＺｒ0.47Ｔｉ0.43Ａｌ0.1の組成の
キャパシタ絶縁層６ａを形成し、キャパシタ絶縁層６ａ
の上に上部導電膜７として膜厚２００ｎｍのＰｔ膜を形
成した。
縁膜２として、膜厚５００ｎｍのＳｉＯ2膜を形成し、
その上に第１導電膜３として膜厚１５ｎｍのＴｉ膜、第
２導電膜４として膜厚２００ｎｍのＰｔ膜を形成する。
第２導電膜４の上にバッファ層５ａとして、膜厚５ｎｍ
のＰｂＴｉＡｌＯ3を形成し、バッファ層５ａの上に膜
厚２００ｎｍのＰｂＺｒ0.47Ｔｉ0.43Ａｌ0.1の組成の
キャパシタ絶縁層６ａを形成し、キャパシタ絶縁層６ａ
の上に上部導電膜７として膜厚２００ｎｍのＰｔ膜を形
成した。
【００４６】図１（ｃ）は、シリコン基板１上に層間絶
縁膜２として、膜厚５００ｎｍのＳｉＯ2膜を形成し、
その上に第１導電膜３として膜厚１５ｎｍのＴｉ膜、第
２導電膜４として膜厚２００ｎｍのＰｔ膜を形成する。
第２導電膜４の上にバッファ層５ａとして、膜厚５ｎｍ
のＰｂＴｉＡｌＯ3を形成し、バッファ層５ａの上に膜
厚２００ｎｍのＰｂＺｒ0.47Ｔｉ0.43Ａｌ0.1の組成の
キャパシタ絶縁層６ａを形成し、その上にバッファ層５
ａとして、膜厚５ｎｍのＰｂＴｉＡｌＯ3を形成し、バ
ッファ層５ａの上に上部導電膜７として膜厚２００ｎｍ
のＰｔ膜を形成した。
縁膜２として、膜厚５００ｎｍのＳｉＯ2膜を形成し、
その上に第１導電膜３として膜厚１５ｎｍのＴｉ膜、第
２導電膜４として膜厚２００ｎｍのＰｔ膜を形成する。
第２導電膜４の上にバッファ層５ａとして、膜厚５ｎｍ
のＰｂＴｉＡｌＯ3を形成し、バッファ層５ａの上に膜
厚２００ｎｍのＰｂＺｒ0.47Ｔｉ0.43Ａｌ0.1の組成の
キャパシタ絶縁層６ａを形成し、その上にバッファ層５
ａとして、膜厚５ｎｍのＰｂＴｉＡｌＯ3を形成し、バ
ッファ層５ａの上に上部導電膜７として膜厚２００ｎｍ
のＰｔ膜を形成した。
【００４７】図１（ｄ）は、シリコン基板１上に層間絶
縁膜２として、膜厚５００ｎｍのＳｉＯ2膜を形成し、
その上に第１導電膜３として膜厚１５ｎｍのＴｉ膜、第
２導電膜４として膜厚２００ｎｍのＰｔ膜を形成する。
第２導電膜４の上にバッファ層５ａとして、膜厚５ｎｍ
のＰｂＴｉＯ3を形成し、バッファ層５ｂの上に膜厚２
００ｎｍのＰｂＺｒ0.47Ｔｉ0.43Ａｌ0.1の組成のキャ
パシタ絶縁層６ａを形成し、キャパシタ電極の上に膜厚
２００ｎｍのを形成し、その上にバッファ層５ａとし
て、膜厚５ｎｍのＰｂＴｉＯ3を形成し、バッファ層５
ｂの上に上部導電膜７として膜厚２００ｎｍのＰｔ膜を
形成した。
縁膜２として、膜厚５００ｎｍのＳｉＯ2膜を形成し、
その上に第１導電膜３として膜厚１５ｎｍのＴｉ膜、第
２導電膜４として膜厚２００ｎｍのＰｔ膜を形成する。
第２導電膜４の上にバッファ層５ａとして、膜厚５ｎｍ
のＰｂＴｉＯ3を形成し、バッファ層５ｂの上に膜厚２
００ｎｍのＰｂＺｒ0.47Ｔｉ0.43Ａｌ0.1の組成のキャ
パシタ絶縁層６ａを形成し、キャパシタ電極の上に膜厚
２００ｎｍのを形成し、その上にバッファ層５ａとし
て、膜厚５ｎｍのＰｂＴｉＯ3を形成し、バッファ層５
ｂの上に上部導電膜７として膜厚２００ｎｍのＰｔ膜を
形成した。
【００４８】図３（ａ）は、シリコン基板１上に層間絶
縁膜２として、膜厚５００ｎｍのＳｉＯ2膜を形成し、
その上に第１導電膜３として膜厚１５ｎｍのＴｉ膜、第
２導電膜４として膜厚２００ｎｍのＰｔ膜を形成する。
第２導電膜４の上に膜厚２００ｎｍのＰｂＺｒ0.47Ｔｉ
0.43Ａｌ0.1の組成のキャパシタ絶縁層６ａを形成し、
その上に上部導電膜７として膜厚２００ｎｍのＰｔ膜を
形成した。
縁膜２として、膜厚５００ｎｍのＳｉＯ2膜を形成し、
その上に第１導電膜３として膜厚１５ｎｍのＴｉ膜、第
２導電膜４として膜厚２００ｎｍのＰｔ膜を形成する。
第２導電膜４の上に膜厚２００ｎｍのＰｂＺｒ0.47Ｔｉ
0.43Ａｌ0.1の組成のキャパシタ絶縁層６ａを形成し、
その上に上部導電膜７として膜厚２００ｎｍのＰｔ膜を
形成した。
【００４９】図３（ｂ）は、シリコン基板１上に層間絶
縁膜２として、膜厚５００ｎｍのＳｉＯ2膜を形成し、
その上に第１導電膜３として膜厚１５ｎｍのＴｉ膜、第
２導電膜４として膜厚２００ｎｍのＰｔ膜を形成する。
第２導電膜４の上に膜厚２００ｎｍのＰｂＺｒ0.52Ｔｉ
0.48のキャパシタ絶縁層６ｂを形成し、キャパシタ絶縁
層６ｂの上に上部導電膜７として膜厚２００ｎｍのＰｔ
膜を形成した。
縁膜２として、膜厚５００ｎｍのＳｉＯ2膜を形成し、
その上に第１導電膜３として膜厚１５ｎｍのＴｉ膜、第
２導電膜４として膜厚２００ｎｍのＰｔ膜を形成する。
第２導電膜４の上に膜厚２００ｎｍのＰｂＺｒ0.52Ｔｉ
0.48のキャパシタ絶縁層６ｂを形成し、キャパシタ絶縁
層６ｂの上に上部導電膜７として膜厚２００ｎｍのＰｔ
膜を形成した。
【００５０】図３（ｃ）は、シリコン基板１上に層間絶
縁膜２として、膜厚５００ｎｍのＳｉＯ2膜を形成し、
その上に第１導電膜３として膜厚１５ｎｍのＴｉ膜、第
２導電膜４として膜厚２００ｎｍのＰｔ膜を形成する。
第２導電膜４の上にバッファ層５ａとして、膜厚５ｎｍ
のＰｂＴｉＡｌＯ3を形成し、バッファ層５ａの上に膜
厚２００ｎｍのＰｂＺｒ0.52Ｔｉ0.48のキャパシタ絶縁
層６ｂを形成し、その上にバッファ層５ａとして、膜厚
５ｎｍのＰｂＴｉＡｌＯ3を形成し、バッファ層５ａの
上に上部導電膜７として膜厚２００ｎｍのＰｔ膜を形成
した。
縁膜２として、膜厚５００ｎｍのＳｉＯ2膜を形成し、
その上に第１導電膜３として膜厚１５ｎｍのＴｉ膜、第
２導電膜４として膜厚２００ｎｍのＰｔ膜を形成する。
第２導電膜４の上にバッファ層５ａとして、膜厚５ｎｍ
のＰｂＴｉＡｌＯ3を形成し、バッファ層５ａの上に膜
厚２００ｎｍのＰｂＺｒ0.52Ｔｉ0.48のキャパシタ絶縁
層６ｂを形成し、その上にバッファ層５ａとして、膜厚
５ｎｍのＰｂＴｉＡｌＯ3を形成し、バッファ層５ａの
上に上部導電膜７として膜厚２００ｎｍのＰｔ膜を形成
した。
【００５１】図３（ｄ）は、シリコン基板１上に層間絶
縁膜２として、膜厚５００ｎｍのＳｉＯ2膜を形成し、
その上に第１導電膜３として膜厚１５ｎｍのＴｉ膜、第
２導電膜４として膜厚２００ｎｍのＰｔ膜を形成する。
第２導電膜４の上にバッファ層５ｂとして、膜厚５ｎｍ
のＰｂＴｉＯ3を形成し、バッファ層５ｂの上に膜厚２
００ｎｍのＰｂＺｒ0.52Ｔｉ0.48組成のキャパシタ絶縁
層６ｂを形成し、その上にバッファ層５ｂとして、膜厚
５ｎｍのＰｂＴｉＯ3を形成し、バッファ層５ｂの上に
上部導電膜７として膜厚２００ｎｍのＰｔ膜を形成し
た。
縁膜２として、膜厚５００ｎｍのＳｉＯ2膜を形成し、
その上に第１導電膜３として膜厚１５ｎｍのＴｉ膜、第
２導電膜４として膜厚２００ｎｍのＰｔ膜を形成する。
第２導電膜４の上にバッファ層５ｂとして、膜厚５ｎｍ
のＰｂＴｉＯ3を形成し、バッファ層５ｂの上に膜厚２
００ｎｍのＰｂＺｒ0.52Ｔｉ0.48組成のキャパシタ絶縁
層６ｂを形成し、その上にバッファ層５ｂとして、膜厚
５ｎｍのＰｂＴｉＯ3を形成し、バッファ層５ｂの上に
上部導電膜７として膜厚２００ｎｍのＰｔ膜を形成し
た。
【００５２】第１実施例 上述の実施例（ａ）乃至（ｄ）及び比較例（ａ）乃至
（ｄ）を酸素雰囲気の７００℃の赤外線イメージ炉（Ｒ
ＴＡ）中で１分間のアニール処理して得られた実施例１
乃至実施例４と比較例１０乃至１３の残留分極値Ｐｒ、
リーク電流、耐疲労特性を測定した。残留分極値Ｐｒの
測定においては、±５Ｖの電圧を印加した。リーク電流
の測定においては、５Ｖの電圧を印加したときのリーク
電流を測定した。耐疲労特性の測定においては、±５Ｖ
の電圧を２５ｋＨｚの周波数で印加したとき、初期値Ｐ
ｒ0に対する残留分極値Ｐｒが初期値Ｐｒ0の半分になっ
たときのサイクル数Ｃを測定した。その結果を表１に示
す。
（ｄ）を酸素雰囲気の７００℃の赤外線イメージ炉（Ｒ
ＴＡ）中で１分間のアニール処理して得られた実施例１
乃至実施例４と比較例１０乃至１３の残留分極値Ｐｒ、
リーク電流、耐疲労特性を測定した。残留分極値Ｐｒの
測定においては、±５Ｖの電圧を印加した。リーク電流
の測定においては、５Ｖの電圧を印加したときのリーク
電流を測定した。耐疲労特性の測定においては、±５Ｖ
の電圧を２５ｋＨｚの周波数で印加したとき、初期値Ｐ
ｒ0に対する残留分極値Ｐｒが初期値Ｐｒ0の半分になっ
たときのサイクル数Ｃを測定した。その結果を表１に示
す。
【００５３】
【表１】
【００５４】キャパシタ絶縁層としてＰｂＺｒ0.47Ｔｉ
0.43Ａｌ0.1を用いた比較例１０は残留分極値Ｐｒ、耐
疲労特性に関しては良好であるが、リーク電流が高い。
残留分極値Ｐｒ、リーク電流、耐疲労特性ともに良好な
結果が得られているのは、実施例１乃至４だけである。
0.43Ａｌ0.1を用いた比較例１０は残留分極値Ｐｒ、耐
疲労特性に関しては良好であるが、リーク電流が高い。
残留分極値Ｐｒ、リーク電流、耐疲労特性ともに良好な
結果が得られているのは、実施例１乃至４だけである。
【００５５】
【発明の効果】以上詳述したように、本発明によれば、
Ｐｂx（Ｚｒ(1-y)Ｔｉy）(1-Z)ＡｌZの組成を有するキ
ャパシタ絶縁層に少なくとも上下いずれか一方にＰｂＴ
ｉＯ3、あるいはＰＴＯにＡｌを添加した組成を有する
にバッファ層を設けることにより、リーク電流を低くで
き、疲労特性も向上させることができる。
Ｐｂx（Ｚｒ(1-y)Ｔｉy）(1-Z)ＡｌZの組成を有するキ
ャパシタ絶縁層に少なくとも上下いずれか一方にＰｂＴ
ｉＯ3、あるいはＰＴＯにＡｌを添加した組成を有する
にバッファ層を設けることにより、リーク電流を低くで
き、疲労特性も向上させることができる。
【図１】（ａ）乃至（ｄ）は、実施例の強誘電体メモリ
の断面図である。
の断面図である。
【図２】（ａ）乃至（ｄ）は本発明の実施例に係る強誘
電体メモリを製造する方法を工程順に示す断面図であ
る。
電体メモリを製造する方法を工程順に示す断面図であ
る。
【図３】 （ａ）乃至（ｄ）は、比較例の強誘電体メモ
リの断面図である。
リの断面図である。
【符号の説明】 １；シリコン基板、 ２；層間絶縁層、 ３；第１導電
膜、 ４；第２導電膜、 ５、５ａ、５ｂ；バッファ
層、 ６、６ａ、６ｂ；キャパシタ絶縁層、 ７；上部
導電膜
膜、 ４；第２導電膜、 ５、５ａ、５ｂ；バッファ
層、 ６、６ａ、６ｂ；キャパシタ絶縁層、 ７；上部
導電膜
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/822 Ｈ０１Ｌ 29/78 ３７１ 27/10 ４５１ 21/8247 29/788 29/792 (72)発明者 坪井 秀樹 静岡県浜松市中沢町10番１号 ヤマハ株式 会社内 (72)発明者 岡田 升宏 静岡県浜松市中沢町10番１号 ヤマハ株式 会社内 (72)発明者 真田 徳雄 宮城県宮城郡七ヶ浜町汐見台五丁目１−19 (72)発明者 飯島 高志 宮城県仙台市宮城野区東仙台四丁目17−３ −501 Ｆターム(参考） 4G031 AA11 AA12 AA29 AA32 BA09 CA03 CA08 5F001 AA17 AE50 AF07 AF25 5F038 AC15 DF05 EZ01 5F083 FR01 GA06 GA21 JA15 JA17 JA36 JA38 JA39 JA42 JA45 5G303 AA10 AB20 BA03 BA06 CA01 CB01 CB25 CB35 CB39
Claims (6)
- 【請求項１】 Ａｌを添加したＰｂ（Ｚｒ、Ｔｉ）Ｏ3
層からなるキャパシタ絶縁層と、このＰｂ（Ｚｒ、Ｔ
ｉ）Ｏ3層の上面及び下面の少なくともいずれか一方の
上に積層されたＰｂＴｉＯ3層からなるバッファ層とを
有することを特徴とする強誘電体メモリ。 - 【請求項２】 前記ＰｂＴｉＯ3層は、Ａｌを添加した
ものであることを特徴とする請求項１に記載の強誘電体
メモリ。 - 【請求項３】 前記キャパシタ絶縁層は、Ｐｂx（Ｚｒ
(1-y)Ｔｉy）(1-Z)ＡｌZの組成を有し、ｘの値は０．９
乃至１．２、ｙの値は０．３乃至０．７、ｚの値は０．
００５乃至０．３であることを特徴とする請求項１又は
２に記載の強誘電体メモリ。 - 【請求項４】 前記バッファ層は、ＰｂαＴｉ(1- β )Ａ
ｌβＯ3の組成を有し、αの値は０．８乃至１．２、β
の値は０．１５以下であることを特徴とする請求項１又
は２に記載の強誘電体メモリ。 - 【請求項５】 前記キャパシタ絶縁層の膜厚が５０乃至
５００ｎｍであることを特徴とする１乃至４のいずれか
１項に記載の強誘電体メモリ。 - 【請求項６】 バッファ層の膜厚が０．５乃至３０ｎｍ
であることを特徴とする１乃至５のいずれか１項に記載
の強誘電体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28456698A JP4074894B2 (ja) | 1998-10-06 | 1998-10-06 | 強誘電体メモリ及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28456698A JP4074894B2 (ja) | 1998-10-06 | 1998-10-06 | 強誘電体メモリ及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000114484A true JP2000114484A (ja) | 2000-04-21 |
| JP4074894B2 JP4074894B2 (ja) | 2008-04-16 |
Family
ID=17680131
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28456698A Expired - Lifetime JP4074894B2 (ja) | 1998-10-06 | 1998-10-06 | 強誘電体メモリ及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4074894B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003045987A (ja) * | 2001-08-02 | 2003-02-14 | Taiyo Yuden Co Ltd | 誘電体積層薄膜及びそれを利用した電子部品 |
| WO2004038733A1 (ja) * | 2002-10-24 | 2004-05-06 | Seiko Epson Corporation | 強誘電体膜、強誘電体キャパシタ、強誘電体メモリ、圧電素子、半導体素子、強誘電体膜の製造方法、及び強誘電体キャパシタの製造方法 |
| US7179704B2 (en) | 2003-12-05 | 2007-02-20 | Samsung Electronics Co., Ltd. | Methods of forming capacitors with high dielectric layers and capacitors so formed |
| CN1329927C (zh) * | 2002-10-24 | 2007-08-01 | 精工爱普生株式会社 | 强电介质膜、强电介质存储器 |
-
1998
- 1998-10-06 JP JP28456698A patent/JP4074894B2/ja not_active Expired - Lifetime
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003045987A (ja) * | 2001-08-02 | 2003-02-14 | Taiyo Yuden Co Ltd | 誘電体積層薄膜及びそれを利用した電子部品 |
| WO2004038733A1 (ja) * | 2002-10-24 | 2004-05-06 | Seiko Epson Corporation | 強誘電体膜、強誘電体キャパシタ、強誘電体メモリ、圧電素子、半導体素子、強誘電体膜の製造方法、及び強誘電体キャパシタの製造方法 |
| CN1329927C (zh) * | 2002-10-24 | 2007-08-01 | 精工爱普生株式会社 | 强电介质膜、强电介质存储器 |
| US7255941B2 (en) | 2002-10-24 | 2007-08-14 | Seiko Epson Corporation | Ferroelectric film, ferroelectric capacitor, ferroelectric memory, piezoelectric element, semiconductor element, method of manufacturing ferroelectric film, and method of manufacturing ferroelectric capacitor |
| KR100813348B1 (ko) * | 2002-10-24 | 2008-03-12 | 세이코 엡슨 가부시키가이샤 | 강유전체 캐패시터, 강유전체 메모리 장치, 압전 소자,압전 액츄에이터, 액체 분사 헤드의 제조 방법 |
| US7371473B2 (en) | 2002-10-24 | 2008-05-13 | Seiko Epson Corporation | Ferroelectric film, ferroelectric capacitor, ferroelectric memory, piezoelectric element, semiconductor element, method of manufacturing ferroelectric film, and method of manufacturing ferroelectric capacitor |
| US7179704B2 (en) | 2003-12-05 | 2007-02-20 | Samsung Electronics Co., Ltd. | Methods of forming capacitors with high dielectric layers and capacitors so formed |
Also Published As
| Publication number | Publication date |
|---|---|
| JP4074894B2 (ja) | 2008-04-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3319994B2 (ja) | 半導体記憶素子 | |
| JP3929513B2 (ja) | 誘電体キャパシタおよびその製造方法 | |
| JP3188179B2 (ja) | 強誘電体薄膜素子の製造方法及び強誘電体メモリ素子の製造方法 | |
| JP4299959B2 (ja) | 半導体装置の製造方法 | |
| JP4051567B2 (ja) | 強誘電体メモリ装置 | |
| JP4164701B2 (ja) | 強誘電体キャパシタ、強誘電体キャパシタの製造方法、強誘電体メモリおよび強誘電体メモリの製造方法 | |
| US6727156B2 (en) | Semiconductor device including ferroelectric capacitor and method of manufacturing the same | |
| JP2000114484A (ja) | 強誘電体メモリ | |
| JP4823895B2 (ja) | 半導体装置及びその製造方法 | |
| JPH09129827A (ja) | 強誘電体キャパシタ | |
| JP2000044239A (ja) | 強誘電体メモリ | |
| JP3924928B2 (ja) | 強誘電体材料及び強誘電体メモリ | |
| JP3363091B2 (ja) | 誘電体メモリの製造方法 | |
| JP4265042B2 (ja) | キャパシタ | |
| JP3937033B2 (ja) | 強誘電体材料、その製造方法及び強誘電体メモリ | |
| JP3294214B2 (ja) | 薄膜キャパシタ | |
| JP2006319358A (ja) | 強誘電体キャパシタおよびその製造方法 | |
| JP2000286396A (ja) | 強誘電体メモリ及び強誘電体メモリの製造方法 | |
| JP3427795B2 (ja) | 薄膜の製造方法及びそれを用いた薄膜キャパシタの製造方法 | |
| JP3764650B2 (ja) | 強誘電体キャパシタとその製造方法およびその強誘電体キャパシタを備えた半導体装置 | |
| JP2000031411A (ja) | 強誘電体薄膜の製造方法 | |
| JP3718943B2 (ja) | 強誘電体膜の形成方法 | |
| JP2003324099A (ja) | 誘電体膜の形成方法 | |
| JP2001048645A (ja) | 強誘電体薄膜及びその製造方法 | |
| JP2002118236A (ja) | 半導体装置およびその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20041124 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070425 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070501 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070702 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070724 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070903 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070913 |
|
| AA91 | Notification that invitation to amend document was cancelled |
Free format text: JAPANESE INTERMEDIATE CODE: A971091 Effective date: 20071102 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20071116 |
|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20071116 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20071211 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20071226 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110208 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110208 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120208 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120208 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130208 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130208 Year of fee payment: 5 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313117 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| EXPY | Cancellation because of completion of term |