JP2000101869A - クランプ回路 - Google Patents
クランプ回路Info
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Abstract
(57)【要約】
【課題】 映像信号のシンクチップをクランプするクラ
ンプ回路に関し、外部からの制御を行うことなく、かつ
信号を歪ませずに信号をクランプすることができるクラ
ンプ回路を提供することを目的とする。 【解決手段】 ノイズなどによりクランプ回路１１０が
動作してクランプがかかり、入力信号レベルが所定レベ
ルより持ち上がったときに、入力信号を放電して、直ぐ
に入力信号レベルに応じたレベルに戻す。
ンプ回路に関し、外部からの制御を行うことなく、かつ
信号を歪ませずに信号をクランプすることができるクラ
ンプ回路を提供することを目的とする。 【解決手段】 ノイズなどによりクランプ回路１１０が
動作してクランプがかかり、入力信号レベルが所定レベ
ルより持ち上がったときに、入力信号を放電して、直ぐ
に入力信号レベルに応じたレベルに戻す。
Description
【０００１】
【発明の属する技術分野】本発明はクランプ回路に係
り、特に、映像信号のシンクチップをクランプするクラ
ンプ回路に関する。
り、特に、映像信号のシンクチップをクランプするクラ
ンプ回路に関する。
【０００２】
【従来の技術】複合映像信号から映像を復元するために
は映像信号に含まれる同期信号を分離し、同期信号に応
じて映像信号の同期を取る必要がある。同期信号は、ペ
デスタルレベル以下のレベルである。複合映像信号から
同期信号を分離するには、ペデスタルレベル以下の所定
のスレッショルドレベルと比較されて検出される。
は映像信号に含まれる同期信号を分離し、同期信号に応
じて映像信号の同期を取る必要がある。同期信号は、ペ
デスタルレベル以下のレベルである。複合映像信号から
同期信号を分離するには、ペデスタルレベル以下の所定
のスレッショルドレベルと比較されて検出される。
【０００３】図３は従来のシンクチップクランプ回路の
一例の回路構成図を示す。複合同期信号Ｓ1 は、カップ
リングコンデンサＣ1 及び抵抗Ｒ1 から構成される入力
回路１に供給される。入力回路１は、複合映像信号Ｓ１
から直流成分を除去して、複合映像信号Ｓ１をシンクチ
ップクランプ回路２に交流的に結合する。入力回路１で
直流成分を除去された複合映像信号Ｓ１’は、シンクチ
ップクランプ回路２を介してバッファアンプ４に供給さ
れる。
一例の回路構成図を示す。複合同期信号Ｓ1 は、カップ
リングコンデンサＣ1 及び抵抗Ｒ1 から構成される入力
回路１に供給される。入力回路１は、複合映像信号Ｓ１
から直流成分を除去して、複合映像信号Ｓ１をシンクチ
ップクランプ回路２に交流的に結合する。入力回路１で
直流成分を除去された複合映像信号Ｓ１’は、シンクチ
ップクランプ回路２を介してバッファアンプ４に供給さ
れる。
【０００４】シンクチップクランプ回路２は、定電圧源
３及びＮＰＮトランジスタＱ１から構成される。トラン
ジスタＱ１は、エミッタが入力回路１とバッファアンプ
４との接続点に接続され、コレクタが電源電圧Ｖccに接
続され、ベースに定電圧源３の出力定電圧Ｖ1 が印加さ
れる。トランジスタＱ１は、シンクチップ期間以外では
信号レベルが大きく、エミッタ電位が上昇するのでオフ
する。このため、クランプ動作は停止される。
３及びＮＰＮトランジスタＱ１から構成される。トラン
ジスタＱ１は、エミッタが入力回路１とバッファアンプ
４との接続点に接続され、コレクタが電源電圧Ｖccに接
続され、ベースに定電圧源３の出力定電圧Ｖ1 が印加さ
れる。トランジスタＱ１は、シンクチップ期間以外では
信号レベルが大きく、エミッタ電位が上昇するのでオフ
する。このため、クランプ動作は停止される。
【０００５】また、トランジスタＱ１は、シンクチップ
期間では信号レベルが低下し、エミッタ電位がオン電位
まで低下するのでオフする。トランジスタＱ１がオンす
ると、入力回路１とバッファアンプ４との接続点の電位
が（Ｖ１−ＶBE）に固定され、シンクチップレベルが
（Ｖ１−ＶBE）に固定される。図４は従来のシンクチッ
プクランプ回路の一例の動作波形図を示す。
期間では信号レベルが低下し、エミッタ電位がオン電位
まで低下するのでオフする。トランジスタＱ１がオンす
ると、入力回路１とバッファアンプ４との接続点の電位
が（Ｖ１−ＶBE）に固定され、シンクチップレベルが
（Ｖ１−ＶBE）に固定される。図４は従来のシンクチッ
プクランプ回路の一例の動作波形図を示す。
【０００６】図４において、Ｔ１はシンクチップ期間、
Ｔ２は映像期間を示す。図４において、シンクチップ期
間Ｔ１でトランジスタＱ１がオンし、シンクチップレベ
ルを（Ｖ１−ＶBE）に固定する。また、映像期間Ｔ２で
はトランジスタＱ１はオフし、入力回路１から供給され
た映像信号をそのままバッファアンプ４に供給する。こ
のとき、映像期間Ｔ２では、トランジスタＱ１がオフす
るため、内部回路での放電電流ｉ2 が大きいと、映像期
間Ｔ２でカップリングコンデンサＣ１の充電電圧が低下
してしまい、映像信号を歪ませてしまう。この歪みは垂
直同期区間のサグとして顕著に現れる。このため、この
ようなシンクチップ回路を使用する場合には、内部回路
の放電電流ｉ2 が極力小さくなるように設定している。
Ｔ２は映像期間を示す。図４において、シンクチップ期
間Ｔ１でトランジスタＱ１がオンし、シンクチップレベ
ルを（Ｖ１−ＶBE）に固定する。また、映像期間Ｔ２で
はトランジスタＱ１はオフし、入力回路１から供給され
た映像信号をそのままバッファアンプ４に供給する。こ
のとき、映像期間Ｔ２では、トランジスタＱ１がオフす
るため、内部回路での放電電流ｉ2 が大きいと、映像期
間Ｔ２でカップリングコンデンサＣ１の充電電圧が低下
してしまい、映像信号を歪ませてしまう。この歪みは垂
直同期区間のサグとして顕著に現れる。このため、この
ようなシンクチップ回路を使用する場合には、内部回路
の放電電流ｉ2 が極力小さくなるように設定している。
【０００７】また、図３に示すシンクチップクランプ回
路１では、信号源Ｓ１にチューナによる選局時のノイズ
やピンジャック接続時のノイズなどによりシンクチップ
レベル以下のノイズが入力されると、ノイズレベルでク
ランプがかかり、バッファアンプ４の出力端子電圧を上
昇させるので、映像信号の上端がつぶれるなどの減少が
生じる。
路１では、信号源Ｓ１にチューナによる選局時のノイズ
やピンジャック接続時のノイズなどによりシンクチップ
レベル以下のノイズが入力されると、ノイズレベルでク
ランプがかかり、バッファアンプ４の出力端子電圧を上
昇させるので、映像信号の上端がつぶれるなどの減少が
生じる。
【０００８】なお、バッファアンプ４の出力端子電圧が
持ち上がると、内部回路の放電電流ｉ2 により規定電圧
に戻るが、上述のように放電電流ｉ2 は極力小さくなる
ように設定されているので、規定電圧に収束するまでに
時間がかかる。収束するまでの時間ｔは、ノイズによる
バッファアンプ４の出力端子電圧の持ち上がり電圧をｖ
error とすると、 ｔ＝Ｃ1 ＊ｖerror ／ｉ2 ・・・（１） となる。
持ち上がると、内部回路の放電電流ｉ2 により規定電圧
に戻るが、上述のように放電電流ｉ2 は極力小さくなる
ように設定されているので、規定電圧に収束するまでに
時間がかかる。収束するまでの時間ｔは、ノイズによる
バッファアンプ４の出力端子電圧の持ち上がり電圧をｖ
error とすると、 ｔ＝Ｃ1 ＊ｖerror ／ｉ2 ・・・（１） となる。
【０００９】すなわち、式（１）から放電電流ｉ2 が小
さくなると、収束するまでの時間が大きくなることが分
かる。この収束時間ｔを小さくできるクランプ方式を用
いたクランプ回路としてペデスタルクランプ回路があ
る。図５は従来のペデスタルクランプ回路の一例の回路
構成図を示す。同図中、図３と同一構成部分には同一符
号を付し、その説明は省略する。
さくなると、収束するまでの時間が大きくなることが分
かる。この収束時間ｔを小さくできるクランプ方式を用
いたクランプ回路としてペデスタルクランプ回路があ
る。図５は従来のペデスタルクランプ回路の一例の回路
構成図を示す。同図中、図３と同一構成部分には同一符
号を付し、その説明は省略する。
【００１０】ペデスタルクランプ回路１１は、定電圧源
１２、定電流源１３，１４、ＰＮＰトランジスタＱ２，
Ｑ３、ＮＰＮトランジスタＱ４〜Ｑ６、スイッチ１５，
１６から構成される。ペデスタルクランプ回路１１は、
定電圧源１２、定電流源１３，１４、トランジスタＱ
２，Ｑ３，Ｑ５，Ｑ６により差動増幅回路を構成し、定
電圧源１２の出力電圧Ｖ２と入力回路１とバッファアン
プ４との接続点Ｐ１との電位差を検出し、入力回路１と
バッファアンプ４との接続点Ｐ１の電圧が所定電圧にク
ランプされるようにトランジスタＱ４を制御する。
１２、定電流源１３，１４、ＰＮＰトランジスタＱ２，
Ｑ３、ＮＰＮトランジスタＱ４〜Ｑ６、スイッチ１５，
１６から構成される。ペデスタルクランプ回路１１は、
定電圧源１２、定電流源１３，１４、トランジスタＱ
２，Ｑ３，Ｑ５，Ｑ６により差動増幅回路を構成し、定
電圧源１２の出力電圧Ｖ２と入力回路１とバッファアン
プ４との接続点Ｐ１との電位差を検出し、入力回路１と
バッファアンプ４との接続点Ｐ１の電圧が所定電圧にク
ランプされるようにトランジスタＱ４を制御する。
【００１１】このとき、定電流源１３，１４は、スイッ
チ１５，１６を介して接続され、電流源１３，１４の接
続をオン／オフできる構成とされている。スイッチ１
５，１６は、クランプタイミングパルスにより所定のク
ランプタイミングでのみオンして、差動増幅回路が動作
し、入力回路１とバッファアンプ４との接続点Ｐ１の電
圧が所定電圧にクランプされる。よって、クランプタイ
ミングパルスが必要であるとともに、クランプタイミン
グパルスを入力するための入力端子が必要となる。
チ１５，１６を介して接続され、電流源１３，１４の接
続をオン／オフできる構成とされている。スイッチ１
５，１６は、クランプタイミングパルスにより所定のク
ランプタイミングでのみオンして、差動増幅回路が動作
し、入力回路１とバッファアンプ４との接続点Ｐ１の電
圧が所定電圧にクランプされる。よって、クランプタイ
ミングパルスが必要であるとともに、クランプタイミン
グパルスを入力するための入力端子が必要となる。
【００１２】
【発明が解決しようとする課題】しかるに、従来の図３
に示すクランプ回路では、内部放電電流ｉ2 を小さくし
ないと、映像信号に歪みを発生させ、逆に、内部放電電
流ｉ2 を小さくすると、ノイズなどによりクランプがか
かったときに、規定の電圧に戻るまでに時間がかかり、
映像信号を歪ませてしまうなどの問題点があった。
に示すクランプ回路では、内部放電電流ｉ2 を小さくし
ないと、映像信号に歪みを発生させ、逆に、内部放電電
流ｉ2 を小さくすると、ノイズなどによりクランプがか
かったときに、規定の電圧に戻るまでに時間がかかり、
映像信号を歪ませてしまうなどの問題点があった。
【００１３】また、従来の図５に示すクランプ回路で
は、クランプタイミングパルスによりクランプ動作を制
御する必要があるので、クランプパルスを生成し、入力
する必要があり、構成が複雑になる等の問題点があっ
た。本発明は上記の点に鑑みてなされたもので、外部か
らの制御を行うことなく、かつ信号を歪ませずに信号を
クランプすることができるクランプ回路を提供すること
を目的とする。
は、クランプタイミングパルスによりクランプ動作を制
御する必要があるので、クランプパルスを生成し、入力
する必要があり、構成が複雑になる等の問題点があっ
た。本発明は上記の点に鑑みてなされたもので、外部か
らの制御を行うことなく、かつ信号を歪ませずに信号を
クランプすることができるクランプ回路を提供すること
を目的とする。
【００１４】
【課題を解決するための手段】本発明は、ノイズなどの
影響によりクランプすべき期間でないときに、入力信号
が第１のレベルになり、クランプがかかり、入力信号レ
ベルが持ち上がり、第２のレベルになると、入力信号を
放電手段により放電する。本発明のよれば、放電手段に
よりノイズなどの影響によりクランプすべき期間でない
ときに、クランプがかかり、入力信号レベルが持ち上が
った場合でも、入力信号が放電され、直ぐに入力信号に
応じたレベルに復帰することができる。
影響によりクランプすべき期間でないときに、入力信号
が第１のレベルになり、クランプがかかり、入力信号レ
ベルが持ち上がり、第２のレベルになると、入力信号を
放電手段により放電する。本発明のよれば、放電手段に
よりノイズなどの影響によりクランプすべき期間でない
ときに、クランプがかかり、入力信号レベルが持ち上が
った場合でも、入力信号が放電され、直ぐに入力信号に
応じたレベルに復帰することができる。
【００１５】また、本発明は、入力信号が放電した後、
第３のレベルになったときに、放電を解除する、すなわ
ち、放電制御にヒステリシスを設ける。本発明によれ
ば、放電のオン・オフにヒステリシスを設けることによ
り、放電をすばやく行え、直ぐに入力信号に応じたレベ
ルに戻すことができる。さらに、本発明は、クランプレ
ベルの付近に設定する。
第３のレベルになったときに、放電を解除する、すなわ
ち、放電制御にヒステリシスを設ける。本発明によれ
ば、放電のオン・オフにヒステリシスを設けることによ
り、放電をすばやく行え、直ぐに入力信号に応じたレベ
ルに戻すことができる。さらに、本発明は、クランプレ
ベルの付近に設定する。
【００１６】本発明のよれば、通常信号に戻ったときに
素早い応答が可能となる。
素早い応答が可能となる。
【００１７】
【発明の実施の形態】図１は本発明の一実施例の回路構
成図を示す。同図中、図３と同一構成部分には同一符号
を付し、その説明は省略する。本実施例のシンクチップ
クランプ回路１００は、クランプ回路部１１０及び放電
回路１２０から構成される。
成図を示す。同図中、図３と同一構成部分には同一符号
を付し、その説明は省略する。本実施例のシンクチップ
クランプ回路１００は、クランプ回路部１１０及び放電
回路１２０から構成される。
【００１８】クランプ回路部１１０は、図３に示すシン
クチップクランプ回路２と同一の構成であり、定電圧源
３は定電圧Ｖ１を発生し、トランジスタＱ１のベースに
供給する。トランジスタＱ１はコレクタが電源電圧Ｖcc
に接続され、エミッタが入力回路１とバッファアンプ４
との接続点に接続される。トランジスタＱ１は、シンク
チップ期間以外では信号レベルが大きく、エミッタ電位
が上昇するのでオフする。このため、クランプ動作は停
止される。
クチップクランプ回路２と同一の構成であり、定電圧源
３は定電圧Ｖ１を発生し、トランジスタＱ１のベースに
供給する。トランジスタＱ１はコレクタが電源電圧Ｖcc
に接続され、エミッタが入力回路１とバッファアンプ４
との接続点に接続される。トランジスタＱ１は、シンク
チップ期間以外では信号レベルが大きく、エミッタ電位
が上昇するのでオフする。このため、クランプ動作は停
止される。
【００１９】また、トランジスタＱ１は、シンクチップ
期間では信号レベルが低下し、エミッタ電位がオン電位
まで低下するのでオフする。トランジスタＱ１がオンす
ると、入力回路１とバッファアンプ４との接続点の電位
が（Ｖ１−ＶBE）に固定され、シンクチップレベルが
（Ｖ１−ＶBE）に固定される。また、放電回路１２０
は、ＮＰＮトランジスタＱ７，Ｑ８、抵抗Ｒ２〜Ｒ６、
コンパレータ１２１から構成される。
期間では信号レベルが低下し、エミッタ電位がオン電位
まで低下するのでオフする。トランジスタＱ１がオンす
ると、入力回路１とバッファアンプ４との接続点の電位
が（Ｖ１−ＶBE）に固定され、シンクチップレベルが
（Ｖ１−ＶBE）に固定される。また、放電回路１２０
は、ＮＰＮトランジスタＱ７，Ｑ８、抵抗Ｒ２〜Ｒ６、
コンパレータ１２１から構成される。
【００２０】トランジスタＱ７は、コレクタが入力回路
１とバッファアンプ４との接続点に接続され、エミッタ
が接地され、ベースが抵抗Ｒ５を介してコンパレータ１
２１の出力端子に接続される。トランジスタＱ７はコン
パレータ１２１の出力信号に応じてスイッチングされ、
入力回路１とバッファアンプ４との接続点から電流を放
電する。
１とバッファアンプ４との接続点に接続され、エミッタ
が接地され、ベースが抵抗Ｒ５を介してコンパレータ１
２１の出力端子に接続される。トランジスタＱ７はコン
パレータ１２１の出力信号に応じてスイッチングされ、
入力回路１とバッファアンプ４との接続点から電流を放
電する。
【００２１】コンパレータ１２１は、非反転入力端子が
入力回路１とバッファアンプ４との接続点に接続され、
反転端子が抵抗Ｒ２と抵抗Ｒ３との接続点に接続され
る。抵抗Ｒ２，Ｒ３，Ｒ４は直列に電源電圧Ｖccと接地
との間に接続され、電源電圧Ｖccを分圧する。コンパレ
ータ１２１は、入力回路１とバッファアンプ４との接続
点の電位と抵抗Ｒ２と抵抗Ｒ３との接続点の電位とを比
較し、入力回路１とバッファアンプ４との接続点の電位
が抵抗Ｒ２と抵抗Ｒ３との接続点の電位より小さいとき
には出力をローレベルとし、トランジスタＱ７をオフす
る。また、コンパレータ１２１は、入力回路１とバッフ
ァアンプ４との接続点の電位が抵抗Ｒ２と抵抗Ｒ３との
接続点の電位より大きくなると、オンし、トランジスタ
Ｑ７をオンし、入力回路１とバッファアンプ４との接続
点から電流を放電する。
入力回路１とバッファアンプ４との接続点に接続され、
反転端子が抵抗Ｒ２と抵抗Ｒ３との接続点に接続され
る。抵抗Ｒ２，Ｒ３，Ｒ４は直列に電源電圧Ｖccと接地
との間に接続され、電源電圧Ｖccを分圧する。コンパレ
ータ１２１は、入力回路１とバッファアンプ４との接続
点の電位と抵抗Ｒ２と抵抗Ｒ３との接続点の電位とを比
較し、入力回路１とバッファアンプ４との接続点の電位
が抵抗Ｒ２と抵抗Ｒ３との接続点の電位より小さいとき
には出力をローレベルとし、トランジスタＱ７をオフす
る。また、コンパレータ１２１は、入力回路１とバッフ
ァアンプ４との接続点の電位が抵抗Ｒ２と抵抗Ｒ３との
接続点の電位より大きくなると、オンし、トランジスタ
Ｑ７をオンし、入力回路１とバッファアンプ４との接続
点から電流を放電する。
【００２２】また、コンパレータ１２１の出力信号は、
抵抗Ｒ６を介してトランジスタＱ８のベースに供給され
ている。トランジスタＱ８はコレクタが抵抗Ｒ３と抵抗
Ｒ４との接続点に接続され、エミッタは接地される。ト
ランジスタＱ８は、コンパレータ１２１の出力信号がハ
イレベルになるとオンし、抵抗Ｒ３と抵抗Ｒ４との接続
点の電位を低下させ、コンパレータ１２１の反転入力端
子を低下させ、コンパレータ１２１の出力にヒステリシ
スを持たせる。
抵抗Ｒ６を介してトランジスタＱ８のベースに供給され
ている。トランジスタＱ８はコレクタが抵抗Ｒ３と抵抗
Ｒ４との接続点に接続され、エミッタは接地される。ト
ランジスタＱ８は、コンパレータ１２１の出力信号がハ
イレベルになるとオンし、抵抗Ｒ３と抵抗Ｒ４との接続
点の電位を低下させ、コンパレータ１２１の反転入力端
子を低下させ、コンパレータ１２１の出力にヒステリシ
スを持たせる。
【００２３】なお、トランジスタＱ８がオフのときの抵
抗Ｒ２と抵抗Ｒ３との接続点の電位Ｖ３は、 Ｖ３＝｛（Ｒ３＋Ｒ４）／（Ｒ２＋Ｒ３＋Ｒ４）｝＊Ｖcc ・・・（２） で決まる。また、トランジスタＱ８がオンしたときの抵
抗Ｒ２と抵抗Ｒ３との接続点の電位Ｖ４は、トランジス
タＱ８のコレクタ−エミッタ間の抵抗を略０とすると、 Ｖ４＝｛（Ｒ３／（Ｒ２＋Ｒ３）｝＊Ｖcc ・・・（３） で決まる。
抗Ｒ２と抵抗Ｒ３との接続点の電位Ｖ３は、 Ｖ３＝｛（Ｒ３＋Ｒ４）／（Ｒ２＋Ｒ３＋Ｒ４）｝＊Ｖcc ・・・（２） で決まる。また、トランジスタＱ８がオンしたときの抵
抗Ｒ２と抵抗Ｒ３との接続点の電位Ｖ４は、トランジス
タＱ８のコレクタ−エミッタ間の抵抗を略０とすると、 Ｖ４＝｛（Ｒ３／（Ｒ２＋Ｒ３）｝＊Ｖcc ・・・（３） で決まる。
【００２４】このとき、抵抗Ｒ２と抵抗Ｒ３との接続点
の電位Ｖ３は、抵抗Ｒ２〜Ｒ４はトランジスタＱ８がオ
フのときには通常動作点で入力される信号振幅以上とな
るように設定する。また、式（３）のトランジスタＱ８
がオンしたときの抵抗Ｒ２と抵抗Ｒ３との接続点の電位
Ｖ４を通常の動作点（Ｖ１−ＶBE）に所定値αをプラス
したレベル｛（Ｖ１−ＶBE）＋α｝に設定する。
の電位Ｖ３は、抵抗Ｒ２〜Ｒ４はトランジスタＱ８がオ
フのときには通常動作点で入力される信号振幅以上とな
るように設定する。また、式（３）のトランジスタＱ８
がオンしたときの抵抗Ｒ２と抵抗Ｒ３との接続点の電位
Ｖ４を通常の動作点（Ｖ１−ＶBE）に所定値αをプラス
したレベル｛（Ｖ１−ＶBE）＋α｝に設定する。
【００２５】また、ノイズなどが乗らない正常な信号が
入力されている状態では、コンパレータ１２１の出力信
号はローレベルとなるので、トランジスタＱ７はオフ
し、クランプ回路１１０により通常のクランプ動作が行
われる。図２は本発明の一実施例の動作波形図を示す。
スレッショルド電圧Ｖ３，Ｖ４は、図２に示すように設
定する。
入力されている状態では、コンパレータ１２１の出力信
号はローレベルとなるので、トランジスタＱ７はオフ
し、クランプ回路１１０により通常のクランプ動作が行
われる。図２は本発明の一実施例の動作波形図を示す。
スレッショルド電圧Ｖ３，Ｖ４は、図２に示すように設
定する。
【００２６】時刻ｔ１でノイズ等により端子電圧が持ち
上がり、スレッショルド電圧Ｖ３を越えると、コンパレ
ータ１２１の出力がハイレベルとなり、トランジスタＱ
７がオンする。トランジスタＱ７がオンすることによ
り、入力回路１とバッファアンプ４との接続点が放電さ
れる。また、コンパレータ１２１の出力がハイレベルと
なることによりトランジスタＱ８がオンし、スレッショ
ルド電圧がＶ４となる。
上がり、スレッショルド電圧Ｖ３を越えると、コンパレ
ータ１２１の出力がハイレベルとなり、トランジスタＱ
７がオンする。トランジスタＱ７がオンすることによ
り、入力回路１とバッファアンプ４との接続点が放電さ
れる。また、コンパレータ１２１の出力がハイレベルと
なることによりトランジスタＱ８がオンし、スレッショ
ルド電圧がＶ４となる。
【００２７】スレッショルド電圧がＶ４となることによ
り、放電を速く行え、通常信号レベルに速く戻すことが
できる。また、スレッショルド電圧Ｖ４を通常の動作点
（Ｖ１−ＶBE）に所定値αをプラスしたレベル｛（Ｖ１
−ＶBE）＋α｝に設定することにより、通常信号に戻っ
たときに素早い応答が可能となる。
り、放電を速く行え、通常信号レベルに速く戻すことが
できる。また、スレッショルド電圧Ｖ４を通常の動作点
（Ｖ１−ＶBE）に所定値αをプラスしたレベル｛（Ｖ１
−ＶBE）＋α｝に設定することにより、通常信号に戻っ
たときに素早い応答が可能となる。
【００２８】
【発明の効果】上述の如く、本発明のよれば、放電手段
によりノイズなどに影響によりクランプすべき期間でな
いときに、クランプがかかり、入力信号レベルが持ち上
がった場合でも、入力信号が放電され、直ぐに入力信号
に応じたレベルに復帰することができる等の特長を有す
る。
によりノイズなどに影響によりクランプすべき期間でな
いときに、クランプがかかり、入力信号レベルが持ち上
がった場合でも、入力信号が放電され、直ぐに入力信号
に応じたレベルに復帰することができる等の特長を有す
る。
【００２９】また、本発明によれば、放電のオン・オフ
にヒステリシスを設けることにより、放電をすばやく行
え、直ぐに入力信号に応じたレベルに戻すことができる
等の特長を有する。さらに、本発明のよれば、通常信号
に戻ったときに素早い応答が可能となる等の特長を有す
る。
にヒステリシスを設けることにより、放電をすばやく行
え、直ぐに入力信号に応じたレベルに戻すことができる
等の特長を有する。さらに、本発明のよれば、通常信号
に戻ったときに素早い応答が可能となる等の特長を有す
る。
【図１】本発明の一実施例の回路構成図である。
【図２】本発明の一実施例の動作波形図である。
【図３】従来のシンクチップクランプ回路の一例の回路
構成図である。
構成図である。
【図４】従来のシンクチップクランプ回路の一例の動作
波形図である。
波形図である。
【図５】従来のペデスタルクランプ回路の一例の回路構
成図である。
成図である。
１ 入力回路 ３ 定電圧源 ４ バッファアンプ １００ シンクチップクランプ回路 １１０ クランプ回路部 １２０ 放電回路部 １２１ コンパレータ Ｑ１，Ｑ７，Ｑ８ ＮＰＮトランジスタ Ｒ１〜Ｒ８ 抵抗
Claims (3)
- 【請求項１】 入力信号が第１のレベルになったときに
該入力信号を所定のクランプレベルにクランプするクラ
ンプ回路において、 前記入力信号が第２のレベルになったときに、該入力信
号を放電する放電手段を有することを特徴とするクラン
プ回路。 - 【請求項２】 前記放電手段は、前記入力信号が放電し
た後、第３のレベルになったときに、放電を解除するこ
とを特徴とする請求項１記載のクランプ回路。 - 【請求項３】 前記第３のレベルは、前記クランプレベ
ルの付近に設定されたことを特徴とする請求項１又は２
記載のクランプ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10267022A JP2000101869A (ja) | 1998-09-21 | 1998-09-21 | クランプ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10267022A JP2000101869A (ja) | 1998-09-21 | 1998-09-21 | クランプ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000101869A true JP2000101869A (ja) | 2000-04-07 |
Family
ID=17438978
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10267022A Withdrawn JP2000101869A (ja) | 1998-09-21 | 1998-09-21 | クランプ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000101869A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008187482A (ja) * | 2007-01-30 | 2008-08-14 | New Japan Radio Co Ltd | 映像信号入力クランプ回路 |
-
1998
- 1998-09-21 JP JP10267022A patent/JP2000101869A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008187482A (ja) * | 2007-01-30 | 2008-08-14 | New Japan Radio Co Ltd | 映像信号入力クランプ回路 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040107 |
|
| A761 | Written withdrawal of application |
Free format text: JAPANESE INTERMEDIATE CODE: A761 Effective date: 20051101 |