JP2000069061A - 共通線同期式多重伝送方式 - Google Patents
共通線同期式多重伝送方式Info
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- JP2000069061A JP2000069061A JP10238694A JP23869498A JP2000069061A JP 2000069061 A JP2000069061 A JP 2000069061A JP 10238694 A JP10238694 A JP 10238694A JP 23869498 A JP23869498 A JP 23869498A JP 2000069061 A JP2000069061 A JP 2000069061A
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Abstract
(57)【要約】
【課題】端末の接続位置による信号（データ）伝送の遅
延時間の相違を無くして伝送距離の自由性の向上を図
る。 【解決手段】伝送路Ｌ1の両端にそれぞれ接続される制
御装置１および終端器２のうち、伝送路Ｌ1の終端部に
接続される終端器２にシステムクロック発生回路２０を
備え、システムクロック発生回路２０から出力されるマ
スタークロックＳ1およびデータＳ20a、Ｓ60aの同期を
とるフレーム同期信号Ｓ2を制御装置１および伝送路Ｌ1
にバス接続される複数の端末３ａ、３ｂ、・・・３ｎにそ
れぞれ伝送させ、端末がフレーム同期信号Ｓ2を検出し
た時にのみ制御装置１に上りデータＳ60aを送出させる
ことにより、制御装置１からのポーリングを終端器２か
らのマスタークロックＳ1およびフレーム同期信号Ｓ2に
より同期させて時分割でフレーム毎に複数の端末３ａ、
３ｂ、・・・３ｎを操作する。
延時間の相違を無くして伝送距離の自由性の向上を図
る。 【解決手段】伝送路Ｌ1の両端にそれぞれ接続される制
御装置１および終端器２のうち、伝送路Ｌ1の終端部に
接続される終端器２にシステムクロック発生回路２０を
備え、システムクロック発生回路２０から出力されるマ
スタークロックＳ1およびデータＳ20a、Ｓ60aの同期を
とるフレーム同期信号Ｓ2を制御装置１および伝送路Ｌ1
にバス接続される複数の端末３ａ、３ｂ、・・・３ｎにそ
れぞれ伝送させ、端末がフレーム同期信号Ｓ2を検出し
た時にのみ制御装置１に上りデータＳ60aを送出させる
ことにより、制御装置１からのポーリングを終端器２か
らのマスタークロックＳ1およびフレーム同期信号Ｓ2に
より同期させて時分割でフレーム毎に複数の端末３ａ、
３ｂ、・・・３ｎを操作する。
Description
【０００１】
【発明の属する技術分野】本発明は共通線同期式多重伝
送方式に係わり、特に端末の接続位置による遅延時間の
相違を無くすことにより、データの衝突を防止するため
のガードタイム（ガードビット）を最小にして伝送距離
の自由性の向上を図る共通線同期式多重伝送方式に関す
る。
送方式に係わり、特に端末の接続位置による遅延時間の
相違を無くすことにより、データの衝突を防止するため
のガードタイム（ガードビット）を最小にして伝送距離
の自由性の向上を図る共通線同期式多重伝送方式に関す
る。
【０００２】
【従来の技術】従来から、この種の共通線同期式多重伝
送方式として、図４のブロック図に示す構成の共通線同
期式多重伝送装置が提案されている。同図に示す共通線
同期式多重伝送装置は、制御装置１０１と、制御装置１
０１に延線接続される伝送路Ｌ101の終端に接続され伝
送路Ｌ101の特性インピーダンスで終端させる終端器１
０２と、伝送路Ｌ101上の分岐点Ｐ101a、Ｐ101b、・・・Ｐ
101nをそれぞれ介して伝送路Ｌ101にハイインピーダン
スでバス接続される複数の端末１０３ａ、１０３ｂ、・・
・１０３ｎとで構成されている。
送方式として、図４のブロック図に示す構成の共通線同
期式多重伝送装置が提案されている。同図に示す共通線
同期式多重伝送装置は、制御装置１０１と、制御装置１
０１に延線接続される伝送路Ｌ101の終端に接続され伝
送路Ｌ101の特性インピーダンスで終端させる終端器１
０２と、伝送路Ｌ101上の分岐点Ｐ101a、Ｐ101b、・・・Ｐ
101nをそれぞれ介して伝送路Ｌ101にハイインピーダン
スでバス接続される複数の端末１０３ａ、１０３ｂ、・・
・１０３ｎとで構成されている。
【０００３】図５のブロック図に示すように、制御装置
１０１には制御回路（以下、ＣＰＵと称す）１１０と、
データ整形回路１１１と、トランシーバ回路１１２と、
音声交換回路１１３とが備えられている。また、終端器
１０２には終端抵抗Ｒ101、Ｒ102が備えられている。更
に、複数の端末１０３ａ、１０３b、・・・１０３ｎはそれ
ぞれ同様な構成であり、制御回路（以下、ＣＰＵと称
す）１２０と、データ整形回路１２１と、トランシーバ
回路１２２と、音声コーデック回路１２３と、スピーカ
１２４と、マイク１２５と、選局用スイッチ１２６と、
応答用スイッチ１２７と、終話用スイッチ１２８とがそ
れぞれ備えられている。
１０１には制御回路（以下、ＣＰＵと称す）１１０と、
データ整形回路１１１と、トランシーバ回路１１２と、
音声交換回路１１３とが備えられている。また、終端器
１０２には終端抵抗Ｒ101、Ｒ102が備えられている。更
に、複数の端末１０３ａ、１０３b、・・・１０３ｎはそれ
ぞれ同様な構成であり、制御回路（以下、ＣＰＵと称
す）１２０と、データ整形回路１２１と、トランシーバ
回路１２２と、音声コーデック回路１２３と、スピーカ
１２４と、マイク１２５と、選局用スイッチ１２６と、
応答用スイッチ１２７と、終話用スイッチ１２８とがそ
れぞれ備えられている。
【０００４】このように構成された共通線同期式多重伝
送装置が用いられた共通線同期式多重伝送方式におい
て、制御装置１０１のポーリング制御により複数の端末
１０３a、１０３ｂ、・・・１０３ｎを順次動作させるため
には、制御装置１０１のＣＰＵ１１０に予め記憶されて
いたアドレステーブルおよびデータテーブルから順に読
み出されたポーリングアドレスおよび制御データが含有
された下り制御データＳ100a、Ｓ100b、・・・Ｓ100nを順
次サイクリックに出力させる。ここでは、複数の端末１
０３a、１０３ｂ、・・・１０３ｎのうち、端末１０３ａを
動作させるためのポーリングアドレスおよび制御データ
が含有された下り制御データＳ100aが制御装置１０１の
ＣＰＵ１１０から出力された場合の動作について説明す
る。
送装置が用いられた共通線同期式多重伝送方式におい
て、制御装置１０１のポーリング制御により複数の端末
１０３a、１０３ｂ、・・・１０３ｎを順次動作させるため
には、制御装置１０１のＣＰＵ１１０に予め記憶されて
いたアドレステーブルおよびデータテーブルから順に読
み出されたポーリングアドレスおよび制御データが含有
された下り制御データＳ100a、Ｓ100b、・・・Ｓ100nを順
次サイクリックに出力させる。ここでは、複数の端末１
０３a、１０３ｂ、・・・１０３ｎのうち、端末１０３ａを
動作させるためのポーリングアドレスおよび制御データ
が含有された下り制御データＳ100aが制御装置１０１の
ＣＰＵ１１０から出力された場合の動作について説明す
る。
【０００５】この下り制御データＳ100aはデータ整形回
路１１１に入力され、図６のタイミングチャートに示す
マスタークロックＳ110の搬送波でＰＳＫ（Phase Shift
Keying）変調され下りデータの伝送フォーマットにデ
ータ整形された同期フラグＳ200aを先頭にポーリングア
ドレスＳ201a、制御データＳ202a、ＰＣＭ（パルス符号
変調）データＳ203a、Ｓ204aからなる下りデータＳ120a
としてマスタークロックＳ110とともに送出される。こ
のマスタークロックＳ110および下りデータＳ120aはト
ランシーバ回路１１２から伝送路Ｌ101および伝送路Ｌ1
01上の分岐点Ｐ101a、Ｐ101b、・・・Ｐ101nをそれぞれ介
して複数の端末１０３ａ、１０３ｂ、・・・１０３ｎにそ
れぞれ伝送される。
路１１１に入力され、図６のタイミングチャートに示す
マスタークロックＳ110の搬送波でＰＳＫ（Phase Shift
Keying）変調され下りデータの伝送フォーマットにデ
ータ整形された同期フラグＳ200aを先頭にポーリングア
ドレスＳ201a、制御データＳ202a、ＰＣＭ（パルス符号
変調）データＳ203a、Ｓ204aからなる下りデータＳ120a
としてマスタークロックＳ110とともに送出される。こ
のマスタークロックＳ110および下りデータＳ120aはト
ランシーバ回路１１２から伝送路Ｌ101および伝送路Ｌ1
01上の分岐点Ｐ101a、Ｐ101b、・・・Ｐ101nをそれぞれ介
して複数の端末１０３ａ、１０３ｂ、・・・１０３ｎにそ
れぞれ伝送される。
【０００６】このマスタークロックＳ110および下りデ
ータＳ120aが複数の端末１０３ａ、１０３ｂ、・・・１０
３ｎのうち端末１０３ａに入力されたとすると、マスタ
ークロックＳ110および下りデータＳ120aはトランシー
バ回路１２２にて同期フラグＳ200aを基準に受信されデ
ータ整形回路１２１に入力される。データ整形回路１２
１は入力された下りデータＳ120aのポーリングアドレス
Ｓ201aと自局アドレスとを比較参照する。ここでは、比
較参照されたポーリングアドレスＳ201aと自局アドレス
とが一致することから、データ整形回路１２１は下りデ
ータＳ120aから制御データＳ202aを取り出して下り制御
データＳ212aとしてＣＰＵ１２０に出力する。一方、上
述の端末１０３ａ以外の他の端末１０３ｂ、・・・１０３
ｎのデータ整形回路１２１に入力されたマスタークロッ
クＳ110および下りデータＳ120aのうち、下りデータＳ1
20aのポーリングアドレスＳ201aと自局アドレスとは一
致しないことから、他の端末１０３ｂ、・・・１０３ｎの
データ整形回路１２１からＣＰＵ１２０に下り制御デー
タＳ212aは出力されない。
ータＳ120aが複数の端末１０３ａ、１０３ｂ、・・・１０
３ｎのうち端末１０３ａに入力されたとすると、マスタ
ークロックＳ110および下りデータＳ120aはトランシー
バ回路１２２にて同期フラグＳ200aを基準に受信されデ
ータ整形回路１２１に入力される。データ整形回路１２
１は入力された下りデータＳ120aのポーリングアドレス
Ｓ201aと自局アドレスとを比較参照する。ここでは、比
較参照されたポーリングアドレスＳ201aと自局アドレス
とが一致することから、データ整形回路１２１は下りデ
ータＳ120aから制御データＳ202aを取り出して下り制御
データＳ212aとしてＣＰＵ１２０に出力する。一方、上
述の端末１０３ａ以外の他の端末１０３ｂ、・・・１０３
ｎのデータ整形回路１２１に入力されたマスタークロッ
クＳ110および下りデータＳ120aのうち、下りデータＳ1
20aのポーリングアドレスＳ201aと自局アドレスとは一
致しないことから、他の端末１０３ｂ、・・・１０３ｎの
データ整形回路１２１からＣＰＵ１２０に下り制御デー
タＳ212aは出力されない。
【０００７】端末１０３ａのＣＰＵ１２０は、入力され
た下り制御データＳ212aを入力検出するとともに選局用
スイッチ１２６、応答用スイッチ１２７、終話用スイッ
チ１２８のオン／オフの状態を検出したデータを上り制
御データＳ300aとしてデータ整形回路１２１に出力す
る。データ整形回路１２１は入力された上り制御データ
Ｓ300aを図６のタイミングチャートに示すマスタークロ
ックＳ110の搬送波でＰＳＫ変調され上りデータの伝送
フォーマットにデータ整形されたポーリングアドレスＳ
201aを先頭に制御データＳ400a、データの衝突を防止す
るためのガードビットが挿入されたＰＣＭデータＳ203
a、Ｓ204aからなる上りデータＳ310aとして送出する。
この上りデータＳ310aはトランシーバ回路１２２から分
岐点Ｐ101aおよび伝送路Ｌ101を介して制御装置１０１
に伝送される。
た下り制御データＳ212aを入力検出するとともに選局用
スイッチ１２６、応答用スイッチ１２７、終話用スイッ
チ１２８のオン／オフの状態を検出したデータを上り制
御データＳ300aとしてデータ整形回路１２１に出力す
る。データ整形回路１２１は入力された上り制御データ
Ｓ300aを図６のタイミングチャートに示すマスタークロ
ックＳ110の搬送波でＰＳＫ変調され上りデータの伝送
フォーマットにデータ整形されたポーリングアドレスＳ
201aを先頭に制御データＳ400a、データの衝突を防止す
るためのガードビットが挿入されたＰＣＭデータＳ203
a、Ｓ204aからなる上りデータＳ310aとして送出する。
この上りデータＳ310aはトランシーバ回路１２２から分
岐点Ｐ101aおよび伝送路Ｌ101を介して制御装置１０１
に伝送される。
【０００８】制御装置１０１に入力された上りデータＳ
310aはトランシーバ回路１１２にて受信されデータ整形
回路１１１に入力される。データ整形回路１１１は入力
された上りデータＳ310aから制御データＳ400aを取り出
して上り制御データＳ410aとしてＣＰＵ１１０に出力す
る。ＣＰＵ１１０は入力された上り制御データＳ410aを
検出して、そのデータを次ポーリング時における下り制
御データとして出力する。
310aはトランシーバ回路１１２にて受信されデータ整形
回路１１１に入力される。データ整形回路１１１は入力
された上りデータＳ310aから制御データＳ400aを取り出
して上り制御データＳ410aとしてＣＰＵ１１０に出力す
る。ＣＰＵ１１０は入力された上り制御データＳ410aを
検出して、そのデータを次ポーリング時における下り制
御データとして出力する。
【０００９】また、伝送路Ｌ101を介する複数の端末１
０３ａ、１０３ｂ、・・・１０３ｎ間における通話成立時
には、図６のタイミングチャートに示す上述の制御デー
タＳ202a、Ｓ400aの送受とそれにより割り付けられた下
りデータＳ120aおよび上りデータＳ310a中の音声データ
のタイムスロット（ＰＣＭデータＳ203a、Ｓ204a）から
音声データを読み書きさせていた（詳述せず）。
０３ａ、１０３ｂ、・・・１０３ｎ間における通話成立時
には、図６のタイミングチャートに示す上述の制御デー
タＳ202a、Ｓ400aの送受とそれにより割り付けられた下
りデータＳ120aおよび上りデータＳ310a中の音声データ
のタイムスロット（ＰＣＭデータＳ203a、Ｓ204a）から
音声データを読み書きさせていた（詳述せず）。
【００１０】
【発明が解決しようとする課題】しかしながら、従来の
共通線同期式多重伝送方式では、制御装置１０１から伝
送路Ｌ101および伝送路Ｌ101上の分岐点Ｐ101a、Ｐ101
b、・・・Ｐ101nをそれぞれ介して複数の端末１０３ａ、１
０３ｂ、・・・１０３ｎ間におけるデータ（下りデータ、
上りデータ）の伝送距離が伸びると、伝送路による遅延
が往復となり制御装置から近い端末と遠い端末とでは遅
延時間が大幅に異なることから、伝送距離の伸びに比例
してデータの衝突を防止するための図６のタイミングチ
ャートに示すようなガードビットの挿入を増やす必要が
あり、伝送距離の自由度が抑制されるといった難点があ
った。
共通線同期式多重伝送方式では、制御装置１０１から伝
送路Ｌ101および伝送路Ｌ101上の分岐点Ｐ101a、Ｐ101
b、・・・Ｐ101nをそれぞれ介して複数の端末１０３ａ、１
０３ｂ、・・・１０３ｎ間におけるデータ（下りデータ、
上りデータ）の伝送距離が伸びると、伝送路による遅延
が往復となり制御装置から近い端末と遠い端末とでは遅
延時間が大幅に異なることから、伝送距離の伸びに比例
してデータの衝突を防止するための図６のタイミングチ
ャートに示すようなガードビットの挿入を増やす必要が
あり、伝送距離の自由度が抑制されるといった難点があ
った。
【００１１】本発明は上述の難点を解消するためになさ
れたもので、伝送路の終端部に接続される終端器にシス
テムクロック発生回路を備え、システムクロック発生回
路から出力されるマスタークロックおよびデータの同期
をとるフレーム同期信号を制御装置および複数の端末に
それぞれ伝送させ、端末がフレーム同期信号を検出した
時にのみ制御装置に上りデータを送出させることによ
り、フレーム同期信号に対して相対遅延が生じないよう
にした共通線同期式多重伝送方式を提供することを目的
とする。
れたもので、伝送路の終端部に接続される終端器にシス
テムクロック発生回路を備え、システムクロック発生回
路から出力されるマスタークロックおよびデータの同期
をとるフレーム同期信号を制御装置および複数の端末に
それぞれ伝送させ、端末がフレーム同期信号を検出した
時にのみ制御装置に上りデータを送出させることによ
り、フレーム同期信号に対して相対遅延が生じないよう
にした共通線同期式多重伝送方式を提供することを目的
とする。
【００１２】
【課題を解決するための手段】このような目的を達成す
るため、本発明による共通線同期式多重伝送方式は、伝
送路の両端に、制御装置と、終端機能を有する終端器と
をそれぞれ接続し、伝送路に複数の端末をバス接続し、
終端器にマスタークロックとデータの同期をとるフレー
ム同期信号をそれぞれ出力するシステムクロック発生回
路を備え、制御装置からのポーリングを終端器からのマ
スタークロックおよびフレーム同期信号により同期させ
て時分割でフレーム毎に複数の端末を操作するものであ
るこのような共通線同期式多重伝送方式によれば、伝送
路の両端にそれぞれ接続される制御装置および終端器の
うち、伝送路の終端部に接続される終端器からマスター
クロックとデータ（下りデータ、上りデータ）の同期を
とるためのフレーム同期信号を、制御装置と伝送路にバ
ス接続される複数の端末にそれぞれ出力することによ
り、制御装置からポーリング制御のために複数の端末に
伝送される下りデータはマスタークロックの搬送波で周
波数変調されフレーム同期信号により同期がとられて伝
送され、ポーリング端末から制御装置に伝送される上り
データについてもマスタークロックの搬送波で周波数変
調されフレーム同期信号により同期がとられて伝送され
ることから時分割でフレーム毎に複数の端末をポーリン
グ操作できる。よって、端末の接続位置による遅延時間
の相違の影響を受けずに、上りデータに挿入されるデー
タの衝突を防止するためのガードタイム（ガードビッ
ト）を最小にできることから、伝送距離の自由度の向上
が図れる。
るため、本発明による共通線同期式多重伝送方式は、伝
送路の両端に、制御装置と、終端機能を有する終端器と
をそれぞれ接続し、伝送路に複数の端末をバス接続し、
終端器にマスタークロックとデータの同期をとるフレー
ム同期信号をそれぞれ出力するシステムクロック発生回
路を備え、制御装置からのポーリングを終端器からのマ
スタークロックおよびフレーム同期信号により同期させ
て時分割でフレーム毎に複数の端末を操作するものであ
るこのような共通線同期式多重伝送方式によれば、伝送
路の両端にそれぞれ接続される制御装置および終端器の
うち、伝送路の終端部に接続される終端器からマスター
クロックとデータ（下りデータ、上りデータ）の同期を
とるためのフレーム同期信号を、制御装置と伝送路にバ
ス接続される複数の端末にそれぞれ出力することによ
り、制御装置からポーリング制御のために複数の端末に
伝送される下りデータはマスタークロックの搬送波で周
波数変調されフレーム同期信号により同期がとられて伝
送され、ポーリング端末から制御装置に伝送される上り
データについてもマスタークロックの搬送波で周波数変
調されフレーム同期信号により同期がとられて伝送され
ることから時分割でフレーム毎に複数の端末をポーリン
グ操作できる。よって、端末の接続位置による遅延時間
の相違の影響を受けずに、上りデータに挿入されるデー
タの衝突を防止するためのガードタイム（ガードビッ
ト）を最小にできることから、伝送距離の自由度の向上
が図れる。
【００１３】
【発明の実施の形態】以下、本発明による共通線同期式
多重伝送方式を適用した好ましい形態の一実施例につい
て、図面を参照して説明する。図２は本発明による共通
線同期式多重伝送方式の一実施例に用いられた共通線同
期式多重伝送装置の全体構成を示すブロック図であり、
制御装置１と、制御装置１に延線接続される伝送路Ｌ1
の終端に接続され伝送路Ｌ1の特性インピーダンスで終
端させる終端器２と、伝送路Ｌ1上の分岐点Ｐ1a、Ｐ1
b、・・・Ｐ1nをそれぞれ介して伝送路Ｌ1にハイインピー
ダンスでバス接続される複数の端末３ａ、３ｂ、・・・３
ｎとで構成されている。
多重伝送方式を適用した好ましい形態の一実施例につい
て、図面を参照して説明する。図２は本発明による共通
線同期式多重伝送方式の一実施例に用いられた共通線同
期式多重伝送装置の全体構成を示すブロック図であり、
制御装置１と、制御装置１に延線接続される伝送路Ｌ1
の終端に接続され伝送路Ｌ1の特性インピーダンスで終
端させる終端器２と、伝送路Ｌ1上の分岐点Ｐ1a、Ｐ1
b、・・・Ｐ1nをそれぞれ介して伝送路Ｌ1にハイインピー
ダンスでバス接続される複数の端末３ａ、３ｂ、・・・３
ｎとで構成されている。
【００１４】図１のブロック図に示すように、制御装置
１には制御回路（以下、ＣＰＵと称す）１０と、データ
整形回路１１と、トランシーバ回路１２と、音声交換回
路１３とが備えられている。また、終端器２にはシステ
ムクロック発生回路２０と、ＰＳＫ（Phase Shift Keyi
ng）変調回路２１と、トランシーバ回路２２とが備えら
れている。更に、複数の端末３ａ、３ｂ、・・・３ｎはそ
れぞれ同様な構成であり、制御回路（以下、ＣＰＵと称
す）３０と、データ整形回路３１と、トランシーバ回路
３２と、音声コーデック回路３３と、スピーカ３４と、
マイク３５と、選局用スイッチ３６と、応答用スイッチ
３７と、終話用スイッチ３８とがそれぞれ備えられてい
る。
１には制御回路（以下、ＣＰＵと称す）１０と、データ
整形回路１１と、トランシーバ回路１２と、音声交換回
路１３とが備えられている。また、終端器２にはシステ
ムクロック発生回路２０と、ＰＳＫ（Phase Shift Keyi
ng）変調回路２１と、トランシーバ回路２２とが備えら
れている。更に、複数の端末３ａ、３ｂ、・・・３ｎはそ
れぞれ同様な構成であり、制御回路（以下、ＣＰＵと称
す）３０と、データ整形回路３１と、トランシーバ回路
３２と、音声コーデック回路３３と、スピーカ３４と、
マイク３５と、選局用スイッチ３６と、応答用スイッチ
３７と、終話用スイッチ３８とがそれぞれ備えられてい
る。
【００１５】このように構成された共通線同期式多重伝
送装置が用いられた共通線同期式多重伝送方式につい
て、以下、図１（図２）のブロック図および図３のタイ
ミングチャートをそれぞれ参照して説明する。図１のブ
ロック図に示す終端器２のシステムクロック発生回路２
０から出力された図３のタイミングチャートに示すマス
タークロックＳ1および後述する下りデータ、上りデー
タの同期をとるフレーム同期信号Ｓ2は、ＰＳＫ変調回
路２１にてマスタークロックＳ1の搬送波でＰＳＫ（Pha
se Shift Keying）変調され、トランシーバ回路２２を
介して伝送路Ｌ1に送出される。このマスタークロック
Ｓ1およびフレーム同期信号Ｓ2は伝送路Ｌ1を介して制
御回路１と、伝送路Ｌ1上の分岐点Ｐ1a、Ｐ1b、・・・Ｐ1n
をそれぞれ介して複数の端末３ａ、３ｂ、・・・３ｎとに
それぞれ伝送される。また、制御装置１に入力されたマ
スタークロックＳ1およびフレーム同期信号Ｓ2はトラン
シーバ回路１２にて受信されデータ整形回路１１に入力
される。更に、複数の端末３ａ、３ｂ、・・・３ｎにそれ
ぞれ入力されたマスタークロックＳ1およびフレーム同
期信号Ｓ2はトランシーバ回路３２にて受信されデータ
整形回路３１にそれぞれ入力される。
送装置が用いられた共通線同期式多重伝送方式につい
て、以下、図１（図２）のブロック図および図３のタイ
ミングチャートをそれぞれ参照して説明する。図１のブ
ロック図に示す終端器２のシステムクロック発生回路２
０から出力された図３のタイミングチャートに示すマス
タークロックＳ1および後述する下りデータ、上りデー
タの同期をとるフレーム同期信号Ｓ2は、ＰＳＫ変調回
路２１にてマスタークロックＳ1の搬送波でＰＳＫ（Pha
se Shift Keying）変調され、トランシーバ回路２２を
介して伝送路Ｌ1に送出される。このマスタークロック
Ｓ1およびフレーム同期信号Ｓ2は伝送路Ｌ1を介して制
御回路１と、伝送路Ｌ1上の分岐点Ｐ1a、Ｐ1b、・・・Ｐ1n
をそれぞれ介して複数の端末３ａ、３ｂ、・・・３ｎとに
それぞれ伝送される。また、制御装置１に入力されたマ
スタークロックＳ1およびフレーム同期信号Ｓ2はトラン
シーバ回路１２にて受信されデータ整形回路１１に入力
される。更に、複数の端末３ａ、３ｂ、・・・３ｎにそれ
ぞれ入力されたマスタークロックＳ1およびフレーム同
期信号Ｓ2はトランシーバ回路３２にて受信されデータ
整形回路３１にそれぞれ入力される。
【００１６】ここで、制御装置１のポーリング制御によ
り複数の端末３a、３ｂ、・・・３nを順次動作させるため
には、制御装置１のＣＰＵ１０に予め記憶されていたア
ドレステーブルおよびデータテーブルから順に読み出さ
れたポーリングアドレスおよび制御データが含有された
下り制御データＳ10ａ、Ｓ10b、・・・Ｓ10nを順次サイク
リックに出力させる。ここでは、複数の端末３a、３
ｂ、・・・３ｎのうち、端末３ａを動作させるためのポー
リングアドレスおよび制御データが含有された下り制御
データＳ10aが制御装置１のＣＰＵ１０から出力された
場合の動作について説明する。
り複数の端末３a、３ｂ、・・・３nを順次動作させるため
には、制御装置１のＣＰＵ１０に予め記憶されていたア
ドレステーブルおよびデータテーブルから順に読み出さ
れたポーリングアドレスおよび制御データが含有された
下り制御データＳ10ａ、Ｓ10b、・・・Ｓ10nを順次サイク
リックに出力させる。ここでは、複数の端末３a、３
ｂ、・・・３ｎのうち、端末３ａを動作させるためのポー
リングアドレスおよび制御データが含有された下り制御
データＳ10aが制御装置１のＣＰＵ１０から出力された
場合の動作について説明する。
【００１７】この下り制御データＳ10aはデータ整形回
路１１に入力され、図３のタイミングチャートに示すマ
スタークロックＳ1の搬送波でＰＳＫ変調され下りデー
タの伝送フォーマットにデータ整形されたスタートビッ
トＳ30aを先頭にポーリングアドレスＳ31a、制御データ
Ｓ32a、ＰＣＭ（パルス符号変調）データＳ33a、Ｓ34a
からなる下りデータＳ20aとしてフレーム同期信号Ｓ2に
同期させて時分割でフレーム毎に送出される。この下り
データＳ20aはトランシーバ回路１２から伝送路Ｌ1およ
び伝送路Ｌ1上の分岐点Ｐ1a、Ｐ1b、・・・Ｐ1nをそれぞれ
介して複数の端末３ａ、３ｂ、・・・３ｎにそれぞれ伝送
される。
路１１に入力され、図３のタイミングチャートに示すマ
スタークロックＳ1の搬送波でＰＳＫ変調され下りデー
タの伝送フォーマットにデータ整形されたスタートビッ
トＳ30aを先頭にポーリングアドレスＳ31a、制御データ
Ｓ32a、ＰＣＭ（パルス符号変調）データＳ33a、Ｓ34a
からなる下りデータＳ20aとしてフレーム同期信号Ｓ2に
同期させて時分割でフレーム毎に送出される。この下り
データＳ20aはトランシーバ回路１２から伝送路Ｌ1およ
び伝送路Ｌ1上の分岐点Ｐ1a、Ｐ1b、・・・Ｐ1nをそれぞれ
介して複数の端末３ａ、３ｂ、・・・３ｎにそれぞれ伝送
される。
【００１８】この下りデータＳ20aが複数の端末３ａ、
３ｂ、・・・３ｎのうち端末３ａに入力されたとすると、
下りデータＳ20aはトランシーバ回路３２にてスタート
ビットＳ30aを基準に受信されデータ整形回路３１に入
力される。データ整形回路３１は入力された下りデータ
Ｓ20aのポーリングアドレスＳ31aと自局アドレスとを比
較参照する。ここでは、比較参照されたポーリングアド
レスＳ31aと自局アドレスとが一致することから、デー
タ整形回路３１は下りデータＳ20aから制御データＳ32a
を取り出して下り制御データＳ42aとしてＣＰＵ３０に
出力する。一方、上述の端末３ａ以外の他の端末３ｂ、
・・・３ｎのデータ整形回路３１に入力された下りデータ
Ｓ20aのポーリングアドレスＳ31aと自局アドレスとは一
致しないことから、他の端末３ｂ、・・・３ｎのデータ整
形回路３１からＣＰＵ３０に下り制御データＳ42aは出
力されない。
３ｂ、・・・３ｎのうち端末３ａに入力されたとすると、
下りデータＳ20aはトランシーバ回路３２にてスタート
ビットＳ30aを基準に受信されデータ整形回路３１に入
力される。データ整形回路３１は入力された下りデータ
Ｓ20aのポーリングアドレスＳ31aと自局アドレスとを比
較参照する。ここでは、比較参照されたポーリングアド
レスＳ31aと自局アドレスとが一致することから、デー
タ整形回路３１は下りデータＳ20aから制御データＳ32a
を取り出して下り制御データＳ42aとしてＣＰＵ３０に
出力する。一方、上述の端末３ａ以外の他の端末３ｂ、
・・・３ｎのデータ整形回路３１に入力された下りデータ
Ｓ20aのポーリングアドレスＳ31aと自局アドレスとは一
致しないことから、他の端末３ｂ、・・・３ｎのデータ整
形回路３１からＣＰＵ３０に下り制御データＳ42aは出
力されない。
【００１９】端末３ａのＣＰＵ３０は、入力された下り
制御データＳ42aを入力検出するとともに選局用スイッ
チ３６、応答用スイッチ３７、終話用スイッチ３８のオ
ン／オフの状態を検出したデータを上り制御データＳ50
aとしてデータ整形回路３１に出力する。データ整形回
路３１は入力された上り制御データＳ50aを図３のタイ
ミングチャートに示すマスタークロックＳ1の搬送波で
ＰＳＫ変調され上りデータの伝送フォーマットにデータ
整形されたポーリングアドレスＳ31aを先頭に制御デー
タＳ70a、データの衝突を防止するためのガードビット
が挿入されたＰＣＭデータＳ33a、Ｓ34aからなる上りデ
ータＳ60aとしてフレーム同期信号Ｓ2に同期させて送出
する。この上りデータＳ60aはトランシーバ回路３２か
ら分岐点Ｐ1aおよび伝送路Ｌ1を介して制御装置１に伝
送される。
制御データＳ42aを入力検出するとともに選局用スイッ
チ３６、応答用スイッチ３７、終話用スイッチ３８のオ
ン／オフの状態を検出したデータを上り制御データＳ50
aとしてデータ整形回路３１に出力する。データ整形回
路３１は入力された上り制御データＳ50aを図３のタイ
ミングチャートに示すマスタークロックＳ1の搬送波で
ＰＳＫ変調され上りデータの伝送フォーマットにデータ
整形されたポーリングアドレスＳ31aを先頭に制御デー
タＳ70a、データの衝突を防止するためのガードビット
が挿入されたＰＣＭデータＳ33a、Ｓ34aからなる上りデ
ータＳ60aとしてフレーム同期信号Ｓ2に同期させて送出
する。この上りデータＳ60aはトランシーバ回路３２か
ら分岐点Ｐ1aおよび伝送路Ｌ1を介して制御装置１に伝
送される。
【００２０】制御装置１に入力された上りデータＳ60a
はトランシーバ回路１２にて受信されデータ整形回路１
１に入力される。データ整形回路１１は入力された上り
データＳ60aから制御データＳ70aを取り出して上り制御
データＳ80aとしてＣＰＵ１０に出力する。ＣＰＵ１０
は入力された上り制御データＳ80aを検出して、そのデ
ータを次ポーリング時における下り制御データとして出
力する。よって、制御装置１は終端器２から出力される
マスタークロックＳ1およびフレーム同期信号Ｓ2により
同期させて複数の端末３ａ、３ｂ、・・・３ｎを時分割で
フレーム毎に操作（ポーリング操作）することができ
る。
はトランシーバ回路１２にて受信されデータ整形回路１
１に入力される。データ整形回路１１は入力された上り
データＳ60aから制御データＳ70aを取り出して上り制御
データＳ80aとしてＣＰＵ１０に出力する。ＣＰＵ１０
は入力された上り制御データＳ80aを検出して、そのデ
ータを次ポーリング時における下り制御データとして出
力する。よって、制御装置１は終端器２から出力される
マスタークロックＳ1およびフレーム同期信号Ｓ2により
同期させて複数の端末３ａ、３ｂ、・・・３ｎを時分割で
フレーム毎に操作（ポーリング操作）することができ
る。
【００２１】また、伝送路Ｌ1を介する複数の端末３
ａ、３ｂ、・・・３ｎ間における通話成立時には、図３の
タイミングチャートに示す上述の制御データＳ32a、Ｓ7
0aの送受とそれにより割り付けられた下りデータＳ20a
および上りデータＳ60a中の音声データのタイムスロッ
ト（ＰＣＭデータＳ33a、Ｓ34a）からマスタークロック
Ｓ1およびフレーム同期信号Ｓ2のタイミングで読み書き
することができる（詳述せず）。
ａ、３ｂ、・・・３ｎ間における通話成立時には、図３の
タイミングチャートに示す上述の制御データＳ32a、Ｓ7
0aの送受とそれにより割り付けられた下りデータＳ20a
および上りデータＳ60a中の音声データのタイムスロッ
ト（ＰＣＭデータＳ33a、Ｓ34a）からマスタークロック
Ｓ1およびフレーム同期信号Ｓ2のタイミングで読み書き
することができる（詳述せず）。
【００２２】
【発明の効果】以上の説明から明らかなように、本発明
の共通線同期式多重伝送方式によれば、伝送路の終端部
に接続される終端器からマスタークロックとデータ（下
りデータ、上りデータ）の同期をとるフレーム同期信号
をそれぞれ出力するように構成したので、伝送路にバス
接続される端末の接続位置による信号（データ）伝送の
遅延時間の相違を無くし、上りデータに挿入されるデー
タの衝突を防止するためのガードタイム（ガードビッ
ト）を最小にできることから、伝送距離の自由度の向上
が図れる。また、デジタルの信号（データ）を周波数分
割多重して伝送させたことから配線の省線化も図れる。
の共通線同期式多重伝送方式によれば、伝送路の終端部
に接続される終端器からマスタークロックとデータ（下
りデータ、上りデータ）の同期をとるフレーム同期信号
をそれぞれ出力するように構成したので、伝送路にバス
接続される端末の接続位置による信号（データ）伝送の
遅延時間の相違を無くし、上りデータに挿入されるデー
タの衝突を防止するためのガードタイム（ガードビッ
ト）を最小にできることから、伝送距離の自由度の向上
が図れる。また、デジタルの信号（データ）を周波数分
割多重して伝送させたことから配線の省線化も図れる。
【図１】本発明による共通線同期式多重伝送方式の一実
施例に用いられた共通線同期式多重伝送装置の具体的な
構成を示すブロック図。
施例に用いられた共通線同期式多重伝送装置の具体的な
構成を示すブロック図。
【図２】図１の共通線同期式多重伝送装置の全体構成を
示すブロック図。
示すブロック図。
【図３】本発明の一実施例で送受信された信号（下りデ
ータ、マスタークロック、フレーム同期信号、上りデー
タ）を示すタイミングチャート。
ータ、マスタークロック、フレーム同期信号、上りデー
タ）を示すタイミングチャート。
【図４】従来の共通線同期式多重伝送方式に用いられた
共通線同期式多重伝送装置の全体構成を示すブロック
図。
共通線同期式多重伝送装置の全体構成を示すブロック
図。
【図５】図４の共通線同期式多重伝送装置の具体的な構
成を示すブロック図。
成を示すブロック図。
【図６】従来例で送受信された信号（マスタークロッ
ク、下りデータ、上りデータ）を示すタイミングチャー
ト。
ク、下りデータ、上りデータ）を示すタイミングチャー
ト。
１・・・・・制御装置 ２・・・・・終端器 ３ａ、３ｂ、・・・３ｎ ・・・・・複数の端末 ２０・・・・・システムクロック発生回路 Ｌ1・・・・・伝送路 Ｓ1・・・・・マスタークロック Ｓ2・・・・・フレーム同期信号 Ｓ20a、Ｓ60a・・・・・データ（下りデータ、上りデータ）
Claims (1)
- 【請求項１】伝送路（Ｌ1）の両端に、制御装置（１）
と、終端機能を有する終端器（２）とをそれぞれ接続
し、 前記伝送路に複数の端末（３a、３b、・・・３ｎ）をバス
接続し、 前記終端器にマスタークロック（Ｓ1）とデータ（Ｓ20
a、Ｓ60a）の同期をとるフレーム同期信号（Ｓ2）をそ
れぞれ出力するシステムクロック発生回路（２０）を備
え、 前記制御装置からのポーリングを前記終端器からの前記
マスタークロックおよび前記フレーム同期信号により同
期させて時分割でフレーム毎に前記複数の端末を操作す
ることを特徴とする共通線同期式多重伝送方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23869498A JP3706256B2 (ja) | 1998-08-25 | 1998-08-25 | 共通線同期式多重伝送方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23869498A JP3706256B2 (ja) | 1998-08-25 | 1998-08-25 | 共通線同期式多重伝送方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000069061A true JP2000069061A (ja) | 2000-03-03 |
| JP3706256B2 JP3706256B2 (ja) | 2005-10-12 |
Family
ID=17033918
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23869498A Expired - Fee Related JP3706256B2 (ja) | 1998-08-25 | 1998-08-25 | 共通線同期式多重伝送方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3706256B2 (ja) |
-
1998
- 1998-08-25 JP JP23869498A patent/JP3706256B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP3706256B2 (ja) | 2005-10-12 |
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Legal Events
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|---|---|---|---|
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|
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