JP2000068459A - 半導体集積回路のトリミング方法およびトリミングを行う半導体集積回路 - Google Patents

Abstract

(57)【要約】 【課題】 ツェナーザップ方式のトリミングを行う際の
精度を高め、信頼性を改善する。 【解決手段】 半導体集積回路２１の負荷回路３４への
出力電流Ｉｏは、ツェナーザップ方式のトリミングで、
所定値に調整される。抵抗４１，４２，４３にそれぞれ
並列に接続されるツェナーダイオード５１，５２，５３
を、接触バッド６１，６２，６３，６４にテストプロー
ブ１１，１２，１３，１４の針先を接触させて、選択的
に短絡させることによって、出力電流Ｉｏの調整を行う
ことができる。テストプローブ１１，１２，１３，１４
の針先の接触抵抗ｒ１，ｒ２，ｒ３，ｒ４が大きいとき
は、トリミングの前後の特性の計測値の差が大きくな
り、ウエハテストの結果は不良と判断する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路を
ウエハプロセスを経て製造した後、電気的特性を調整す
るための半導体集積回路のトリミング方法、およびトリ
ミングを行う半導体集積回路に関する。

【０００２】

【従来の技術】半導体集積回路（以下、「ＩＣ」と略称
することもある）では、多くの半導体回路素子を１枚の
半導体ウエハ上に同時に形成しているけれども、ウエハ
プロセスだけでは所望の電気的特性が得られない場合が
ある。各種リニアＩＣ、レギュレータ用ＩＣ、赤外線デ
ータ通信用ＩＣあるいはリモコン用ＩＣなどでは、ウエ
ハプロセスの後のウエハテスト工程で、半導体集積回路
としての電気的特性を調整するトリミングが行われてい
る。一般的なトリミング方法としては、たとえば特開平
５−２３２１５１に示されているようなツェナーダイオ
ードのザップによる方法と、メタル配線を溶断あるいは
レーザーカットによる方法とが行われている。ツェナー
ザップ方式と呼ばれるツェナーダイオードのザップによ
る方法は、特開平５−２６５５８４などにも開示されて
おり、レーザーカット方式よりも簡単な設備でかつ迅速
なトリミングが可能となる。

【０００３】図７は、ウエハテスト工程でツェナーザッ
プ方式のトリミングを行う対象となる回路の一例を示
す。この回路は、ＰＮＰトランジスタＱ１およびＱ２で
カレントミラー回路を構成し、負荷回路Ａに出力電流Ｉ
ｏを供給する。ＰＮＰトランジスタＱ１のエミッタには
抵抗値が２ｋΩの抵抗Ｒが接続される。ＰＮＰトランジ
スタＱ２のエミッタには、抵抗値が１ｋΩ、２ｋΩ、４
ｋΩの抵抗Ｒ１，Ｒ２，Ｒ３が直列に接続される。ＰＮ
ＰトランジスタＱ１，Ｑ２のベースは共通に接続され、
さらにＰＮＰトランジスタＱ１のコレクタに接続され
る。ＰＮＰトランジスタＱ２のコレクタからは、出力電
流Ｉｏが負荷Ａに供給される。抵抗Ｒ１，Ｒ２，Ｒ３に
は、並列にザップ用のツェナーダイオードＺ１，Ｚ２，
Ｚ３がそれぞれ接続される。抵抗Ｒ１とツェナーダイオ
ードＺ１のカソード側との接続点には、テストプローブ
用の接触パッドＰ１が設けられる。抵抗Ｒ１およびＲ２
の接続点で、かつツェナーダイオードＺ１のアノード側
とツェナーダイオードＺ２のカソード側との共通接続点
には、テストプローブ用の接触パッドＰ２が接続され
る。抵抗Ｒ２と抵抗Ｒ３の接続点で、かつツェナーダイ
オードＺ２のアノード側とツェナーダイオードＺ３のカ
ソード側との共通接続点には、テストプローブの接続用
の接触パッドＰ３が接続される。抵抗Ｒ３とＰＮＰトラ
ンジスタＱ２のエミッタとの接続点には、さらにツェナ
ーダイオードＺ３のアノード側が共通に接続され、さら
にテストプローブの接続用の接触パッドＰ４も接続され
る。

【０００４】接触パッドＰ１，Ｐ２，Ｐ３，Ｐ４には、
接触抵抗ｒ１，ｒ２，ｒ３，ｒ４でテストプローブの針
先がそれぞれ接触する。各テストプローブは、試験装置
Ｔ内のスイッチＳＷ１，ＳＷ２，ＳＷ３に接続される。
スイッチＳＷ１，ＳＷ２，ＳＷ３は、ツェナーダイオー
ドＺ１，Ｚ２，Ｚ３にそれぞれ並列に接続される。

【０００５】ツェナーザップ方式のトリミングでは、ス
イッチＳＷ１，ＳＷ２，ＳＷ３のＯＮとＯＦＦとの組合
せに対して、所望の出力電流Ｉｏが得られるか否かを判
断し、所望のＩｏが得られるスイッチＳＷ１，ＳＷ２，
ＳＷ３のＯＮ／ＯＦＦの組合せに従ってツェナーダイオ
ードＺ１，Ｚ２，Ｚ３を個別的に短絡させるザップ処理
を行う。ツェナーダイオードＺ１，Ｚ２，Ｚ３は、カソ
ード・アノード間の逆方向電圧がツェナー電圧より小さ
い範囲で電気的な抵抗値が高く、スイッチＳＷ１，ＳＷ
２，ＳＷ３のＯＦＦ状態に相当する。ザップ用のツェナ
ーダイオードＺ１，Ｚ２，Ｚ３に大電流を流すと、ツェ
ナーダイオードＺ１，Ｚ２，Ｚ３の抵抗値を数Ωに下げ
ることができ、抵抗Ｒ１，Ｒ２，Ｒ３の両端間を短絡に
近いＳＷ１，ＳＷ２，ＳＷ３のＯＮ状態にすることがで
きる。ただし、１回ザップ処理を行った後では、ツェナ
ーダイオードＺ１，Ｚ２，Ｚ３の抵抗値が元に戻らなく
なるので、実際にツェナーダイオードＺ１，Ｚ２，Ｚ３
のザップ処理を行う前に、スイッチＳＷ１，ＳＷ２，Ｓ
Ｗ３のＯＮ／ＯＦＦの組合せで最適な出力電流Ｉｏが得
られる状態を求めておき、実際にツェナーダイオードＺ
１，Ｚ２，Ｚ３を選択的に短絡させて、スイッチＳＷ
１，ＳＷ２，ＳＷ３によって得られた状態を再現させ
る。

【０００６】

【発明が解決しようとする課題】図７に示すようなツェ
ナーダイオードＺ１，Ｚ２，Ｚ３を短絡させる際には、
テストプローブと接触パッドとを通じて数１００ｍＡ以
上の大電流を流す必要がある。このため、テストプロー
ブの接触抵抗ｒ１，ｒ２，ｒ３，ｒ４が大きいと、テス
トプローブの針先に大電流が集中してテストプローブの
針先が損傷劣化する問題がある。また、トリミングを行
う前に、抵抗Ｒ１，Ｒ２，Ｒ３のうちのどの抵抗をトリ
ミングするかを、試験装置Ｔ内のスイッチＳＷ１，ＳＷ
２，ＳＷ３のＯＮ／ＯＦＦを組合せて、出力電流Ｉｏが
最も適切な値になるように選択するけれども、接触抵抗
ｒ１，ｒ２，ｒ３，ｒ４の値が大きくなると、正しく選
択することができない問題も生じる。さらに、トリミン
グを行った後のツェナーダイオードＺ１，Ｚ２，Ｚ３の
残留抵抗は数Ωとなるけれども、トリミングする際にテ
ストプローブ針の接触抵抗ｒ１，ｒ２，ｒ３，ｒ４が大
きいと、ツェナーダイオードＺ１，Ｚ２，Ｚ３に充分な
電流を流すことができないので、ツェナーダイオードＺ
１，Ｚ２，Ｚ３の残留抵抗もさらに大きくなる。ツェナ
ーダイオードＺ１，Ｚ２，Ｚ３の残留抵抗が大きいとき
には、半導体集積回路として使用中の経年変化での残留
抵抗の増加も大きくなり、出力電流Ｉｏが変化するとい
う信頼性上の問題も生じる。さらに、トリミングを行う
際にはツェナーダイオードＺ１，Ｚ２，Ｚ３に数１００
ｍＡと大きな電流を流すので、ＩＣ内の他の素子に対し
て、誤動作の原因となる悪影響を与える恐れもある。

【０００７】本発明の目的は、ツェナーザップ方式のト
リミングを行って、電気的特性に優れた半導体集積回路
を確実に得ることができる半導体集積回路のトリミング
方法およびトリミングを行う半導体集積回路を提供する
ことである。

【０００８】

【課題を解決するための手段】本発明は、半導体集積回
路内に、回路素子に並列にツェナーダイオードを接続し
ておき、ツェナーダイオードの両端にテストプローブを
接続して、ツェナーダイオードを電気的に短絡させるト
リミングのためのテストを行い、テスト結果に従ってツ
ェナーザップ方式のトリミングを行うウエハテストでの
半導体集積回路のトリミング方法において、テストプロ
ーブを接続した状態での接触抵抗の影響を、テスト時の
半導体集積回路の電気的特性と、トリミング後の該半導
体集積回路の電気的特性とを測定して比較し、測定値の
差が予め設定される基準値以上となるとき、トリミング
が正常に行われないと判定し、テスト結果を不良とする
ことを特徴とする半導体集積回路のトリミング方法であ
る。

【０００９】本発明に従えば、半導体集積回路のウエハ
テストとして、ツェナーザップ方式のトリミングを行う
ツェナーダイオードの両端に接続するテストプローブの
接触抵抗の影響を、半導体集積回路の電気的特性として
計測しておく。トリミング後に得られる電気的特性の測
定値を電気的特性の計測値と比較し、差が予め設定され
る基準値以上となるとき、トリミングが正常に行われな
いと判定してテスト結果を不良とする。テストプローブ
の接触抵抗が大きくなると、測定値と特性の計測値との
差が大きくなるので、テストプローブの接触抵抗の増大
を容易に判別し、テストプローブの接触抵抗が大きいこ
とによるトリミングの不具合を除去することができる。

【００１０】さらに本発明は、半導体集積回路内に、回
路素子に並列にツェナーダイオードを接続しておき、ツ
ェナーダイオードの両端にテストプローブを接続して、
ツェナーダイオードを電気的に短絡させるトリミングの
ためのテストを行い、テスト結果に従ってツェナーザッ
プ方式のトリミングを行うウエハテストでの半導体集積
回路のトリミング方法において、テストプローブで、半
導体集積回路内の予め定める複数の回路素子の特性を計
測し、各プローブについての計測値の比を、該回路素子
の特性値の比と比較し、計測値の比と特性値の比との差
が予め設定される基準値以上となるとき、トリミングが
正常に行われないと判定し、テスト結果を不良とするこ
とを特徴とする半導体集積回路のトリミング方法であ
る。

【００１１】本発明に従えば、半導体集積回路内の予め
定める複数の回路素子の特性をテストプローブを用いて
計測し、各プローブについての計測値の比を、回路素子
の特性値の比と比較して、計測値の比と特性値の比との
差が予め設定される基準値以上となると、トリミングが
正常に行われていないと判定する。プローブの接触抵抗
が小さければ、計測値の比と特性値の比とは殆ど等しく
なり、大きな差は生じない。差が大きいときには、接触
抵抗が大きくなっていると判断することができ、テスト
プローブの接触抵抗が大きいことによるトリミングの不
具合を除去することができる。

【００１２】また本発明は、前記回路素子を、予めメタ
ル配線で短絡させておき、短絡状態でテストプローブの
前記測定を行い、測定後に該メタル配線を除去すること
を特徴とする。

【００１３】本発明に従えば、テストプローブの接触抵
抗の測定を、回路素子をメタル配線で短絡させた状態で
行うので、回路素子に比較して接触抵抗の方が小さくて
も、高精度で接触抵抗の評価を行うことができる。

【００１４】また本発明で前記半導体集積回路は、一度
トリミングを行った後で、再度トリミングを行うことが
可能なように構成され、一度トリミングを行った後の電
気的特性が不良と判断されるときに、再度トリミングを
行うことを特徴とする。

【００１５】本発明に従えば、半導体集積回路は、一度
トリミングを行った後で再度トリミングを行うことが可
能なように構成され、一度トリミングを行った後の電気
的特性が不良のときに再度トリミングを行うので、半導
体集積回路としての電気的特性のバラツキを小さくする
ことができる。

【００１６】さらに本発明は、電気的特性の調整のため
に、ツェナーザップ方式のトリミングを行う半導体集積
回路において、トリミングの対象となる回路素子が、複
数の回路素子の並列接続で構成されることを特徴とする
トリミングを行う半導体集積回路である。

【００１７】本発明に従えば、ツェナーザップ方式のト
リミングを行う対象となる回路素子が、複数の回路素子
の並列接続で構成されるので、ツェナーダイオードに大
きな電流を流して短絡させる際に、回路素子への影響を
低減し、大電流による損傷を防止することができる。

【００１８】さらに本発明は、電気的特性の調整のため
に、ツェナーザップ方式のトリミングを行う半導体集積
回路において、トリミングの対象となる回路素子に対し
て、直列に接続され、メタル配線によって短絡される再
トリミング用回路素子を備えることを特徴とするトリミ
ングを行う半導体集積回路である。

【００１９】本発明に従えば、トリミングの対象となる
回路素子に対して、メタル配線によって短絡される再ト
リミング用回路素子が直列に接続されているので、一度
のトリミングを行って回路素子をツェナーダイオードで
短絡させても、メタル配線を除去すれば、再トリミング
用回路素子を有効に接続して、一度目のトリミングで短
絡状態になる再度のトリミングで、改めて挿入すること
ができる。

【００２０】さらに本発明は、電気的特性の調整のため
に、ツェナーザップ方式のトリミングを行う半導体集積
回路において、トリミングの対象となる回路素子に対し
て、並列に接続され、ザップ用ツェナーダイオードが直
列に接続される再トリミング用回路素子を備えることを
特徴とするトリミングを行う半導体集積回路である。

【００２１】本発明に従えば、トリミングの対象となる
回路素子に対して、ザップ用ツェナーダイオードが直列
に接続される再トリミング用回路素子が並列に接続され
ているのでザップ用ツェナーダイオードを短絡させれ
ば、再トリミング用回路素子を有効に挿入して、半導体
集積回路としての再トリミングによる電気的特性の調整
を行うことができる。

【００２２】

【発明の実施の形態】図１は、本発明の実施の一形態で
ウエハテストを行う状態を示す。試験装置１０は、複数
のテストプローブ１１，１２，１３，１４，１５，１６
で、半導体ウエハ２０の半導体集積回路２１に対するウ
エハテストを行うことができる。試験装置１０内には、
ウエハテストを自動的に行うために制御を行う制御回路
２２、およびトリミングを行うための電流を供給する電
源２３も含まれる。半導体集積回路２１内には、ＰＮＰ
トランジスタ３１，３２によるカレントミラー回路が構
成され、ＰＮＰトランジスタ３１，３２のベースおよび
ＰＮＰトランジスタ３１のコレクタは共通接続されてい
る。ＰＮＰトランジスタ３１のエミッタと正電源Ｖｃｃ
との間には、抵抗値Ｒ＝２ｋΩの抵抗３３が接続され
る。ＰＮＰトランジスタ３２のコレクタと接地ＧＮＤと
の間には負荷回路３４が接続される。ＰＮＰトランジス
タ３２のエミッタと正電源Ｖｃｃとの間には、抵抗値Ｒ
１＝１ｋΩ，Ｒ２＝２ｋΩ，Ｒ３＝４ｋΩの抵抗４１，
４２，４３が直列に接続される。各抵抗４１，４２，４
３には、ザップ用のツェナーダイオード５１，５２，５
３がそれぞれ並列に接続される。半導体集積回路２１に
は、正電源Ｖｃｃ接続用に接触パッド６０が設けられ、
さらにツェナーダイオード５１，５２，５３の両端に接
続される接触パッド６１，６２，６３，６４が設けら
れ、接地ＧＮＤ側の接続パッド７０も設けられる。試験
装置１０と半導体集積回路２１の接触パッド６１，６
２，６３，６４との間は、複数のテストプローブ１１，
１２，１３，１４で電気的に接続される。半導体集積回
路２１を動作させるための電力供給は、試験装置１０と
半導体集積回路２１の接続パッド６０，７０との間を、
テストプローブ１５，１６でそれぞれ接続して行われ
る。

【００２３】試験装置１０による半導体集積回路２１の
トリミングは、負荷３４に所定の出力電流Ｉｏを供給す
るために行われる。

【００２４】出力電流Ｉｏは、カレントミラー回路を構
成する一方のＰＮＰトランジスタ３１のコレクタ電流Ｉ
1 や、ＰＮＰトランジスタ３１，３２間の特性のバラツ
キなどによって変化する。この変化を補って、所望の出
力電流Ｉｏを得るため、カレントミラー回路の他方のＰ
ＮＰトランジスタ３２のエミッタと正電源Ｖccとの間の
抵抗４１，４２，４３を組合わせて合成する。実際にツ
ェナーダイオード５１，５２，５３を短絡させる前に、
試験装置１０内のスイッチ７１，７２，７３のＯＮ／Ｏ
ＦＦの組合わせを変えて、出力電流Ｉｏの変化を計測
し、最適な計測値が得られるＯＮ／ＯＦＦの組合わせに
相当する状態となるように、ツェナーダイオード５１，
５２，５３を選択的に短絡させて、トリミングを行う。
スイッチ７１，７２，７３は、たとえばリレーを用いて
形成され、制御回路２２から駆動して、接点のＯＮ／Ｏ
ＦＦ切換えが可能である。

【００２５】図２は、図１の実施形態で、半導体集積回
路２１を製造する全体的な製造工程を示す。ステップａ
１から製造を開始し、ステップａ２では半導体ウエハと
し２０を製造するウエハプロセスを行う。ステップａ３
では、テストプローブ１１，１２，１３，１４と接触パ
ッド６１，６２，６３，６４とを接触させる。スイッチ
７１，７２，７３をＯＮ／ＯＦＦの全ての組合わせで開
閉し、負荷回路３４の出力電流Ｉｏなどの電気的特性の
計測値が最も理想的な値となるように、トリミングする
ツェナーダイオード５１，５２，５３の組合わせを選
ぶ。次にステップａ４で、選ばれたツェナーダイオード
５１，５２，５３を選択的に短絡させるトリミングを行
う。このとき、テストプローブ１１，１２，１３，１４
の接触バッド６１，６２，６３，６４への接触抵抗ｒ
１，ｒ２，ｒ３，ｒ４が大きいほど、トリミングする前
とトリミングした後とにおける電気的特性の計測値の差
は大きくなる。この計測値の差をテストすることによっ
て、テストプローブ１１，１２，１３，１４の針先の接
触抵抗が大きいことによるトリミングの不具合を除去す
ることができる。

【００２６】ステップａ５では、テストプローブ１１，
１２，１３，１４の針先を接触パッド６１，６２，６
３，６４から離し、半導体集積回路２１についてステッ
プａ３と同一の電気的特性を計測する。ステップａ６で
は、ステップａ３でのトリミング前の電気的特性の計測
値と、ステップａ５でのトリミング後の電気的特性の計
測値との差が、予め設定される基準値よりも小さいか否
かを判定する。差が小さければ、ステップａ７で、１つ
の半導体集積回路２１についてのトリミング工程は終了
し、半導体ウエハ２０上の他の半導体集積回路２１につ
いてのトリミング工程に移る。ステップａ６で、計測値
の差が基準値以上あると判定されるときは、トリミング
が正常に行われていないと判定し、テストを不良判定と
する。

【００２７】なお、ステップａ５で行うトリミング後の
電気的特性の計測以降は、ウエハテストの工程ではな
く、各半導体集積回路２１を半導体ウエハ２０から切離
した後で行うこともできる。最終的な製品により近い状
態で、信頼性のある計測を行うことができるからであ
る。また、計測する電気的特性としては、カレントミラ
ー回路から負荷回路３４に供給される出力電流Ｉｏばか
りではなく、バンドパスフィルタの中心周波数や定電圧
レギュレータの基準電圧等、半導体集積回路２１の構成
に応じて、種々のものを対象とすることができる。

【００２８】本実施形態のテスト方法では、トリミング
した後でテストプローブ１１，１２，１３，１４の良否
を判定するため、テストプローブ１１，１２，１３，１
４の針先の接触抵抗が大きい場合、テストプローブ１
１，１２，１３，１４の針先を損傷する可能性が大き
い。すなわち、テスト方法としての原理上、テストプロ
ーブ１１，１２，１３，１４の針先の接触抵抗不良が発
生したときには、必ずトリミング不良品が発生すること
になる。

【００２９】図１の半導体集積回路２１では、抵抗３
１，３２，３３の抵抗値の比が、Ｒ１：Ｒ２：Ｒ３＝
１：２：４となっている。この比率のバラツキを、半導
体集積回路２１の同一のチップ内では極めて小さくしう
ることが知られている。図１で、半導体集積回路２１内
のトリミングの対象となる抵抗をテストプローブを用い
て測定する場合、たとえば抵抗３１と抵抗３２との計測
値は、（Ｒ１＋ｒ１＋ｒ２）と（Ｒ２＋ｒ２＋ｒ３）と
なる。この２つの計測値の比（Ｒ２＋ｒ２＋ｒ３）／
（Ｒ１＋ｒ１＋ｒ２）は、接触抵抗が大きいほど、Ｒ２
／Ｒ１≒２からずれてくる。この比が、予め定められる
基準値以上であれば接触抵抗が大きいと判定し、トリミ
ングする前に不良判定を行って、テストブローブ１１，
１２，１３，１４の針先の損傷を防ぎ、トリミング不良
品の発生を防止することができる。

【００３０】また、トリミングで選択する全ての組合わ
せについて抵抗計測値の比をテストすることによって、
１つの組合わせではテストプローブ１１，１２，１３，
１４の針先の接触抵抗が半導体集積回路２１内の抵抗比
と同じ比で大きくなることがあっても、他の組合わせで
についての抵抗比の比較で、テストプローブ１１，１
２，１３，１４の針先の接触抵抗が大きい不良を、確実
に検出することができる。

【００３１】図３は、本発明の実施の他の形態として、
抵抗測定における測定精度の向上を図ることができる半
導体集積回路８０の部分的な構成を示す。本実施形態
で、図１の実施形態に対応する部分には、同一の参照符
を付して、重複する説明を省略する。本実施形態のザッ
プ用のツェナーダイオード５１，５２，５３には、並列
に、短絡用のメタル配線８１，８２，８３によるパター
ンが設けられている。メタル配線８１，８２，８３の電
気的抵抗値は、抵抗４１，４２，４３の抵抗値Ｒ１，Ｒ
２，Ｒ３に比較して充分に小さく、直接テストプローブ
１１，１２，１３，１４の針先の接触抵抗を測定するこ
とができる。

【００３２】図１の構成では、テストプローブ１１，１
２，１３，１４の針先の接触抵抗ｒ１，ｒ２，ｒ３，ｒ
４を計測しようとすると、抵抗４１，４２，４３の抵抗
値Ｒ１，Ｒ２，Ｒ３，Ｒ４を含めて計測しなければなら
ない。接触抵抗ｒ１，ｒ２，ｒ３，ｒ４は大きくなって
も、約数オーム程度であり、数ｋΩの抵抗値Ｒ１，Ｒ
２，Ｒ３に比較すれば未だ充分に小さい。抵抗の計測
は、計測器を抵抗値Ｒ１，Ｒ２，Ｒ３測定用の測定レン
ジに切換えて行う必要があり、小さい抵抗ｒ１，ｒ２，
ｒ３，ｒ４の変化による寄与分を充分な精度で計測する
ことはできない。本実施形態では、直接テストプローブ
１１，１２，１３，１４の針先の接触抵抗ｒ１，ｒ２，
ｒ３，ｒ４を計測することができるので、信頼性の高い
確実な判定を行うことができる。

【００３３】図４は、図３の実施形態で図１と同様な半
導体集回路２１を製造する全体的な工程を示す。ステッ
プｂ１からステップｂ２までは、図２のステップａ１か
らステップａ２までの各ステップと基本的には同等であ
る。ステップｂ３では、テストプローブ１１，１２，１
３，１４の針先の接触抵抗ｒ１，ｒ２，ｒ３，ｒ４を計
測する。計測値は、接触抵抗ｒ１，ｒ２，ｒ３，ｒ４の
うちの２つの組合わせの和となる。メタル配線８１，８
２，８３の抵抗値がテストプローブ１１，１２，１３，
１４の針先の接触抵抗ｒ１，ｒ２，ｒ３，ｒ４に比較し
て充分に小さいので、抵抗４１，４２，４３の抵抗値Ｒ
１，Ｒ２，Ｒ３の測定レンジとは関係なく、接触抵抗ｒ
１，ｒ２，ｒ３，ｒ４に適合した測定レンジで、精度良
く計測を行うことができる。

【００３４】ステップｂ４では、接触抵抗の計測値を予
め設定される基準値と比較し、接触抵抗が基準値より小
さければ、ステップｂ５で接触バッド６１，６２，６
３，６４間を短絡しているメタル配線８１，８２，８３
を溶断させて切離す。溶断は、レーザを用いたり、大電
流を流したりして行うことができる。次に、ステップｂ
６で、ツェナーザップ方式のトリミングを行い、ステッ
プｂ７で１つの半導体集積回路８０についてのウエハテ
ストの工程を終了する。ステップｂ４で、計測値が基準
値以上となるときは、ステップｂ８でテスト結果不良と
判定する。

【００３５】以上説明した実施形態では、ザップ用のツ
ェナーダイオード５１，５２，５３は３つ設けられ、組
合わされる抵抗４１，４２，４３も３つ設けられ、接触
バッド６１，６２，６３，６４は４つ設けられている。
同様な構成で、一般に、１以上の数ｎ組のツェナーダイ
オードおよび回路素子と、ｎ＋１の接触パッドを設けれ
ば、他の数の場合も、同様なザップ方式のトリミングを
おこなうことができる。また、トリミングの対象となる
電子回路素子は、抵抗４２，４３，４４ばかりではな
く、コンデンサなどであってもよい。さらに、トリミン
グによる特性調整の対象となる回路は、カレントミラー
回路ばかりではなく、他の種類の回路でも同様に、本発
明を適用することができる。

【００３６】図５は、本発明の実施のさらに他の形態と
して、ツェナーザップ方式によるトリミングに好適な半
導体集積回路の部分的な構成を示す。図５（ａ）は、一
般的なツェナーザップ方式の構成を示し、図５（ｂ）
は、本実施形態の構成を示す。ツェナーザップ方式によ
るツェナーダイオード５０の短絡時には、電源９０から
接触バッド９１，９２を介して、数１００ｍＡに達する
大電流ｉz を流す必要がある。このとき、ツェナーダイ
オード５０のカソードとアノードとの間には、ツェナー
電圧以上の電圧が印加され、半導体集積回路内の他の素
子にも大きな電流が流れる。たとえば、図５（ａ）に示
すように、ツェナーダイオード５０に並列に接続され、
トリミングによる選択の対象になる抵抗１００にも電流
ｉR が流れる。抵抗１００は半導体集積回路として形成
されており、短時間でも大電流が流れると、発熱などに
よって、抵抗値が変化してしまうなどの悪影響を受ける
おそれがある。

【００３７】図５（ｂ）に示すように、本実施形態で
は、トリミングの対象になる抵抗を複数の抵抗１０１，
１０２，…，１０ｎの並列接続で構成する。ここで、ｎ
は２以上の整数である。トリミング時に、各並列抵抗１
０１，１０２，…，１０ｎに流れる電流ｉ1 ，ｉ2 ，
…，ｉn は、図５（ａ）のｉR に比べて減少し、悪影響
を低減することができる。トリミング時に、抵抗値が変
化してしまうと、電気的特性を向上させるトリミング
で、かえって電気的特性を低下させてしまうおそれもあ
る。本実施形態では、トリミング時の悪影響を低減し、
トリミングによって確実に電気的特性の向上を図ること
ができる。

【００３８】図６は、本発明の実施のさらに他の形態と
して、ツェナーザップ方式によるトリミングに好適な半
導体集積回路の部分的な構成を示す。図６（ａ）は、一
般的なツェナーザップ方式の構成を示し、図６（ｂ）
は、本実施形態の構成を示す。図６（ａ）に示すよう
に、接触バッド９１，９２，９３間に抵抗１１１，１１
２およびツェナーダイオード１２１，１２１を設けて、
抵抗１１１，１１２をツェナーザップ方式のトリミング
によって１回だけ選択することができる。

【００３９】たとえば、ツェナーダイオード１２１，１
２２を短絡させないで、ウエハプロセスで製造したまま
にしておくと、接触パッド９１，９３間の抵抗値は、抵
抗１１１，１１２の直列抵抗としての抵抗値Ｒ＋２Ｒ＝
３Ｒとなる。ツェナーダイオード１２１，１２２の一方
のみを短絡させると、接触パッド９１，９３間の抵抗値
は、２ＲまたはＲとなる。ツェナーダイオード１２１，
１２２の両方を短絡させると、接触パッド９１，９３間
の抵抗値は接触抵抗によるもののみとなり、殆ど０とな
る。すなわち、０，Ｒ，２Ｒ，３Ｒのいずれかの抵抗値
を得ることができる。接触バッド９１，９２，９３に対
するテストプローブの針先の接触抵抗が定常的に大きな
バラツキを有しているような場合や、トリミング前の計
測精度が低いためにトリミング後の特性バラツキが大き
いような場合、１回だけのトリミングでは充分な電気的
特性を得ることができない。

【００４０】図６（ｂ）に示すように、本実施形態で
は、一旦トリミングを行った後でも、再トリミングを行
って、電気的特性の向上を図ることができる。本実施形
態では、図６（ａ）に示すような抵抗値がＲ，２Ｒの抵
抗１１１，１１２とザップ用ツェナーダイオード１２
１、１２２との並列回路に、直列に抵抗値がＲ／２であ
る抵抗１１３を接続している。また、抵抗１１１，１１
２には、抵抗１１４，１１５とツェナーダイオード１２
３，１２４との直列回路がそれぞれ並列に接続されてい
る。抵抗１１４，１１５の抵抗値は、それぞれＲ，６Ｒ
である。また、抵抗１１３には並列にメタル配線１３０
が設けられている。

【００４１】ウエハプロセスで製造されたままの状態で
は、抵抗１１３の両端間はメタル配線１３０で短絡さ
れ、ツェナーダイオード１２３，１２４は短絡されてい
ないので、接続パッド９１，９２，９３に関する図６
（ｂ）の電気的特性は、図６（ａ）と同様であり、トリ
ミングに関しても同様に行うことができる。

【００４２】一旦トリミングを行って、特性評価を行
い、テスト基準から外れると判断される場合は、メタル
配線１３０を溶断させる。接触バッド９４と接触バッド
９１との間の短絡状態が解除され、接触バッド９４と他
の接触バッド９１，９２，９３との間でＲ／２の抵抗値
を増加させることができる。

【００４３】また、１回目のトリミングで、ツェナーダ
イオード１２１を短絡させないで残しておいた場合、接
触パッド９１，９５を用いてツェナーダイオード１２３
を短絡させれば、接触バッド９１，９２間の抵抗値を、
抵抗１１１のみによるＲから、抵抗１１１，１１４の並
列接続によるＲ／２となるように、Ｒ／２だけ減少させ
ることができる。

【００４４】また、１回目のトリミングで、ツェナーダ
イオード１２２を短絡させないで残しておいた場合、接
触パッド９２，９５を用いてツェナーダイオード１２４
を短絡させれば、接触バッド９２，９３間の抵抗値を、
抵抗１１２のみによる２Ｒから、抵抗１１２，１１５の
並列接続による３Ｒ／２となるように、Ｒ／２だけ減少
させることができる。

【００４５】本実施形態では、１回目のトリミングで抵
抗値がＲずつ変えられ、再トリミングでＲ／２ずつさら
に抵抗値を増減することができる。本実施例の考え方
は、他の抵抗値の組合わせにも同様に適用することがで
きる。このように、再トリミング可能な回路部分を、半
導体集積回路内に形成しておくことによって、テストプ
ローブの針先の接触パッドへの接触抵抗の増加などに起
因する特性バラツキを、調整によって低減することがで
きる。

【００４６】以上説明した各実施形態によれば、次のよ
うな効果が得られる。 （ｉ）ツェナーザップトリミングを行うウエハテストの
工程で、テストプローブの針先の劣化やトリミング精度
の低下を低減することができる。 （ii）テストプローブの針先の接触抵抗値の評価に、高
い測定精度を必要としないため、テストに要するコスト
を低減することができる。 (iii)ツェナーザップ方式のトリミングの際に流す大電
流による他の回路素子へのダメージを低減し、信頼性の
低下を抑制することができる。 （iv）トリミング後の特性のバラツキを低減することが
できる。

【００４７】

【発明の効果】以上のように本発明によれば、テストプ
ローブ接触抵抗の影響を、半導体集積回路としてのトリ
ミング後の電気的特性を計測して、計測値のずれの大き
さから接触抵抗が大きくなっているか否かを判断するの
で、テストプローブの接触抵抗の増大の程度を容易に判
断し、接触抵抗増大の影響による不具合を回避すること
ができる。

【００４８】さらに本発明によれば、半導体集積回路内
の回路素子の特性をテストプローブを用いて計測し、計
測値の比と特性値の比との差に基づいてテストプローブ
の接触抵抗を評価するので、実際にトリミングを行わな
いでもテストプローブの良否を判断することができる。

【００４９】また本発明によれば、回路素子をメタル配
線で短絡させておくことによって、テストプローブの接
触抵抗の評価を精度よく行うことができる。

【００５０】また本発明によれば、一度トリミングを行
った後の半導体集積回路の電気的特性が好ましくなくて
も、再トリミングによって電気的特性を向上させること
ができる。

【００５１】さらに本発明によれば、ツェナーザップ方
式のトリミングの対象となる回路素子を、複数の回路素
子を並列接続して構成するので、ツェナーダイオードに
大電流を流して短絡させる際の回路素子への影響を分散
して抑え、信頼性の高い調整を行うことができる。

【００５２】さらに本発明によれば、一度ツェナーザッ
プ方式のトリミングを行った後、メタル配線を除去して
再トリミングを行うことができるので一度のトリミング
で電気的特性が得られなくても、再トリミングで電気的
特性を向上させ、信頼性の高い半導体集積回路を得るこ
とができる。

【００５３】さらに本発明によれば、ツェナーザップ方
式でトリミングを行った回路素子にはさらにツェナーザ
ップ方式でトリミングを行うことができる回路素子が付
加されているので、一度のトリミングで半導体集積回路
としての電気的特性が不充分であっても、再トリミング
で電気的特性を向上させ、信頼性の高い半導体集積回路
を得ることができる。

【図面の簡単な説明】

【図１】本発明の実施の一形態としての半導体ウエハ２
０でツェナーザップ方式のトリミングを行う状態を簡略
化して示す電気回路図である。

【図２】図１の実施形態で、半導体集積回路２１を製造
する概略的な工程を示すフローチャートである。

【図３】本発明の実施の他の形態としての半導体集積回
路８０で、テストプローブの針先の接触抵抗評価のため
のメタル配線が施されている状態を簡略化して示す部分
的な電気回路図である。

【図４】図２の実施形態で、半導体集積回路８０を製造
する概略的な工程を示すフローチャートである。

【図５】本発明の実施のさらに他の形態によるツェナー
ザップ方式のトリミングの対象となる回路構成を、従来
のツェナーザップ方式のトリミングの対象となる回路構
成と比較して示す部分的な電気回路図である。

【図６】本発明の実施のさらに他の形態によるツェナー
ザップ方式のトリミングの対象となる回路構成を、従来
のツェナーザップ方式のトリミングの対象となる回路構
成と比較して示す部分的な電気回路図である。

【図７】従来からの半導体ウエハでツェナーザップ方式
のトリミングを行う状態を簡略化して示す電気回路図で
ある。

【符号の説明】

１０ 試験装置 １１，１２，１３，１４，１５，１６ テストプローブ ２０ 半導体ウエハ ２１，８０ 半導体集積回路 ２２ 制御回路 ２３，９０ 電源 ３３，４１，４２，４３，１００，１０１，１０２，
…，１０ｎ，１１１，１１２，１１３，１１４，１１５
抵抗 ３４ 負荷回路 ５０，５１，５２，５３，１２１，１２２，１２３，１
２４ ツェナーダイオード ６０，６１，６２，６３，６４，７０，９１，９２，９
３，９４，９５ 接触パッド ７１，７２，７３ スイッチ ８，８２，８３，１３０ メタル配線

───────────────────────────────────────────────────── フロントページの続き (72)発明者 和里田 浩久 大阪府大阪市阿倍野区長池町22番22号 シ ャープ株式会社内 Ｆターム(参考） 5F038 AR30 AV02 AV04 AV15 BB07 BE05 DT02 DT04 DT08 DT15 EZ01 EZ20 5H420 NA17 NA31 NB18 NB22 NB23 NB24 NB37

Claims (7)

【特許請求の範囲】
1. 【請求項１】 半導体集積回路内に、回路素子に並列に
   ツェナーダイオードを接続しておき、ツェナーダイオー
   ドの両端にテストプローブを接続して、ツェナーダイオ
   ードを電気的に短絡させるトリミングのためのテストを
   行い、テスト結果に従ってツェナーザップ方式のトリミ
   ングを行うウエハテストでの半導体集積回路のトリミン
   グ方法において、 テストプローブを接続した状態での接触抵抗の影響を、
   テスト時の半導体集積回路の電気的特性と、トリミング
   後の該半導体集積回路の電気的特性とを測定して比較
   し、 測定値の差が予め設定される基準値以上となるとき、ト
   リミングが正常に行われないと判定し、テスト結果を不
   良とすることを特徴とする半導体集積回路のトリミング
   方法。
2. 【請求項２】 半導体集積回路内に、回路素子に並列に
   ツェナーダイオードを接続しておき、ツェナーダイオー
   ドの両端にテストプローブを接続して、ツェナーダイオ
   ードを電気的に短絡させるトリミングのためのテストを
   行い、テスト結果に従ってツェナーザップ方式のトリミ
   ングを行うウエハテストでの半導体集積回路のトリミン
   グ方法において、 テストプローブで、半導体集積回路内の予め定める複数
   の回路素子の特性を計測し、各プローブについての計測
   値の比を、該回路素子の特性値の比と比較し、 計測値の比と特性値の比との差が予め設定される基準値
   以上となるとき、トリミングが正常に行われないと判定
   し、テスト結果を不良とすることを特徴とする半導体集
   積回路のトリミング方法。
3. 【請求項３】 前記回路素子を、予めメタル配線で短絡
   させておき、 短絡状態でテストプローブの前記測定を行い、測定後に
   該メタル配線を除去することを特徴とする請求項１また
   は２記載の半導体集積回路のトリミング方法。
4. 【請求項４】 前記半導体集積回路は、一度トリミング
   を行った後で、再度トリミングを行うことが可能なよう
   に構成され、 一度トリミングを行った後の電気的特性が不良と判断さ
   れるときに、再度トリミングを行うことを特徴とする請
   求項１〜３のいずれかに記載の半導体集積回路のトリミ
   ング方法。
5. 【請求項５】 電気的特性の調整のために、ツェナーザ
   ップ方式のトリミングを行う半導体集積回路において、 トリミングの対象となる回路素子が、複数の回路素子の
   並列接続で構成されることを特徴とするトリミングを行
   う半導体集積回路。
6. 【請求項６】 電気的特性の調整のために、ツェナーザ
   ップ方式のトリミングを行う半導体集積回路において、 トリミングの対象となる回路素子に対して、直列に接続
   され、メタル配線によって短絡される再トリミング用回
   路素子を備えることを特徴とするトリミングを行う半導
   体集積回路。
7. 【請求項７】 電気的特性の調整のために、ツェナーザ
   ップ方式のトリミングを行う半導体集積回路において、 トリミングの対象となる回路素子に対して、並列に接続
   され、ザップ用ツェナーダイオードが直列に接続される
   再トリミング用回路素子を備えることを特徴とするトリ
   ミングを行う半導体集積回路。