JP2000058542A - シリコン材料上に誘電体材料を形成するための方法及びシリコン基板上に形成されるキャパシタンスを低減する方法及びキャパシタに結合されたトランジスタを有するｄｒａｍセル - Google Patents
シリコン材料上に誘電体材料を形成するための方法及びシリコン基板上に形成されるキャパシタンスを低減する方法及びキャパシタに結合されたトランジスタを有するｄｒａｍセルInfo
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Abstract
(57)【要約】
【課題】 シリコン材料上に誘電体材料を形成するため
の方法及びシリコン基板上に形成されるキャパシタのキ
ャパシタンスを低減するための方法及びキャパシタに結
合されたトランジスタを有するＤＲＡＭセルを提供する
ことである。 【解決手段】 上記課題は、シリコン材料上に誘電体材
料を形成するための方法は、二酸化シリコンの誘電体層
をシリコンの表面に形成するステップと、この表面を水
素によって処理するステップを有するシリコンと二酸化
シリコンとの間の誘電率を低減するステップとを有する
ことによって解決され、シリコン基板上に形成されるキ
ャパシタンスを低減する方法は、表面の部分に水素原子
を注入してこの表面の部分の誘電率を増大させ、誘電体
材料の有効厚さを増大させてこれによりキャパシタンス
を低減するステップを有することによって解決される。
の方法及びシリコン基板上に形成されるキャパシタのキ
ャパシタンスを低減するための方法及びキャパシタに結
合されたトランジスタを有するＤＲＡＭセルを提供する
ことである。 【解決手段】 上記課題は、シリコン材料上に誘電体材
料を形成するための方法は、二酸化シリコンの誘電体層
をシリコンの表面に形成するステップと、この表面を水
素によって処理するステップを有するシリコンと二酸化
シリコンとの間の誘電率を低減するステップとを有する
ことによって解決され、シリコン基板上に形成されるキ
ャパシタンスを低減する方法は、表面の部分に水素原子
を注入してこの表面の部分の誘電率を増大させ、誘電体
材料の有効厚さを増大させてこれによりキャパシタンス
を低減するステップを有することによって解決される。
Description
【０００１】
【発明の属する技術分野】本発明は、シリコン材料上に
誘電体材料を形成するための方法及びシリコン基板上に
形成されるキャパシタンスを低減する方法及びキャパシ
タに結合されたトランジスタを有するＤＲＡＭセルに関
する。言い換えれば、本発明は、半導体、とりわけ低キ
ャパシタンス誘電性絶縁を提供する半導体で使用される
材料に関する。
誘電体材料を形成するための方法及びシリコン基板上に
形成されるキャパシタンスを低減する方法及びキャパシ
タに結合されたトランジスタを有するＤＲＡＭセルに関
する。言い換えれば、本発明は、半導体、とりわけ低キ
ャパシタンス誘電性絶縁を提供する半導体で使用される
材料に関する。
【０００２】
【従来の技術】従来技術で周知のように、半導体デバイ
スは広い適用範囲を有する。これらの適用の多くは、ア
クティブデバイス官の絶縁、ダイナミックランダムアク
セスメモリ（ＤＲＡＭ）で使用されるタイプのキャパシ
タの導電プレート間の絶縁、及び例えば導電材料の層の
間の絶縁を提供するために誘電体の使用を必要とする。
典型的な絶縁材料は二酸化シリコン及び窒化シリコンで
ある。二酸化シリコンは大抵の場合例えば電気的にデバ
イスを絶縁するために使用される。誘電体材料の比較的
薄い層によって比較的高いキャパシタンスを得るために
は、窒化シリコンが大抵の場合使用される。というの
も、この窒化シリコンは二酸化シリコンよりも高い誘電
率を有するからである。例えば、ある種のＤＲＡＭで使
用されるトレンチキャパシタにおいて、トレンチはシリ
コン基板に形成され、次いでこのトレンチの壁が水素に
さらされ、このトレンチの壁をプリクリーン又はスムー
ス化する。そしてこれによりプリクリーンされたトレン
チ壁上に均一にデポジットされた（例えば熱的に又はＬ
ＰＣＶＤデポジットされた）窒化シリコンを得る。水素
プリクリーンは大抵の場合７００℃〜９５０℃の温度及
びsingle wafer Rapid Thermal Chemical Vapor Deposi
tion(ＲＴＣＶＤ)のために１００トールで又はバッチ式
ファーネス（batch furnaces）のために１〜２０トール
で実施される。注意すべきは、自然二酸化シリコンの１
つ又は２つの単一層（つまり、大抵の場合存在するクリ
ーンルーム酸化物のために形成される１ナノメートルよ
り薄い二酸化シリコン層）は窒化シリコン層のデポジシ
ョンの前にトレンチのシリコン壁面上に形成されうるこ
とである。水素クリーニングステップの間に、自然二酸
化シリコンの厚さは低減され、これによりより窒素のリ
ッチな層を形成することが可能になり、これによりトレ
ンチキャパシタのキャパシタンスが増大される。上述の
ように、二酸化シリコンはゲート酸化物のために少なく
とも２〜５ナノメートルの厚さを有する絶縁材料として
使用される。しかし、水素プリクリーンは使用されな
い。というのも、これは注入されたデバイス領域を砒
素、リン、ホウ素のようなドーパントと水素との相互作
用によって劣化させるからである。
スは広い適用範囲を有する。これらの適用の多くは、ア
クティブデバイス官の絶縁、ダイナミックランダムアク
セスメモリ（ＤＲＡＭ）で使用されるタイプのキャパシ
タの導電プレート間の絶縁、及び例えば導電材料の層の
間の絶縁を提供するために誘電体の使用を必要とする。
典型的な絶縁材料は二酸化シリコン及び窒化シリコンで
ある。二酸化シリコンは大抵の場合例えば電気的にデバ
イスを絶縁するために使用される。誘電体材料の比較的
薄い層によって比較的高いキャパシタンスを得るために
は、窒化シリコンが大抵の場合使用される。というの
も、この窒化シリコンは二酸化シリコンよりも高い誘電
率を有するからである。例えば、ある種のＤＲＡＭで使
用されるトレンチキャパシタにおいて、トレンチはシリ
コン基板に形成され、次いでこのトレンチの壁が水素に
さらされ、このトレンチの壁をプリクリーン又はスムー
ス化する。そしてこれによりプリクリーンされたトレン
チ壁上に均一にデポジットされた（例えば熱的に又はＬ
ＰＣＶＤデポジットされた）窒化シリコンを得る。水素
プリクリーンは大抵の場合７００℃〜９５０℃の温度及
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ファーネス（batch furnaces）のために１〜２０トール
で実施される。注意すべきは、自然二酸化シリコンの１
つ又は２つの単一層（つまり、大抵の場合存在するクリ
ーンルーム酸化物のために形成される１ナノメートルよ
り薄い二酸化シリコン層）は窒化シリコン層のデポジシ
ョンの前にトレンチのシリコン壁面上に形成されうるこ
とである。水素クリーニングステップの間に、自然二酸
化シリコンの厚さは低減され、これによりより窒素のリ
ッチな層を形成することが可能になり、これによりトレ
ンチキャパシタのキャパシタンスが増大される。上述の
ように、二酸化シリコンはゲート酸化物のために少なく
とも２〜５ナノメートルの厚さを有する絶縁材料として
使用される。しかし、水素プリクリーンは使用されな
い。というのも、これは注入されたデバイス領域を砒
素、リン、ホウ素のようなドーパントと水素との相互作
用によって劣化させるからである。
【０００３】
【発明が解決しようとする課題】本発明の課題は、シリ
コン材料上に誘電体材料を形成するための方法及びシリ
コン基板上に形成されるキャパシタのキャパシタンスを
低減するための方法及びキャパシタに結合されたトラン
ジスタを有するＤＲＡＭセルを提供することである。
コン材料上に誘電体材料を形成するための方法及びシリ
コン基板上に形成されるキャパシタのキャパシタンスを
低減するための方法及びキャパシタに結合されたトラン
ジスタを有するＤＲＡＭセルを提供することである。
【０００４】
【課題を解決するための手段】上記課題は、シリコン材
料上に誘電体材料を形成するための方法は、二酸化シリ
コンの誘電体層をシリコンの表面に形成するステップ
と、この表面を水素によって処理するステップを有する
シリコンと二酸化シリコンとの間の誘電率を低減するス
テップとを有することによって解決され、シリコン基板
上に形成されるキャパシタンスを低減する方法は、表面
の部分に水素原子を注入してこの表面の部分の誘電率を
増大させ、誘電体材料の有効厚さを増大させてこれによ
りキャパシタンスを低減するステップを有することによ
って解決され、キャパシタに結合されたトランジスタを
有するＤＲＡＭセルは、シリコン基板を有し、このシリ
コン基板は、（ａ）トランジスタを有し、このトランジ
スタは、基板の上部に配置された第１のタイプの伝導性
を有するソース及びドレイン領域を有し、このソース及
びドレイン領域は基板のウェルに配置されており、この
ウェルは第１の伝導タイプとは反対の伝導タイプを有
し、（ｂ）キャパシタを有し、このキャパシタは、
（i）基板に配置されるトレンチを有し、（ii）このト
レンチの中間部壁及び下部壁に配置される第１の誘電体
層を有し、（iii）この第１の誘電体層上のトレンチに
配置される第１の導電材料を有し、この第１の導電材料
の上部部分は、ソース及びドレイン領域のうちの一方と
トレンチの第１の導電材料の上部部分との間の基板に配
置されるノード領域を介してソース及びドレイン領域の
うちの一方に電気的に接続されており、第１の導電材料
はキャパシタの第１の電極を提供し、（iv）トレンチの
下部部分の周りの基板に配置される第２の導電材料を有
し、この第２の導電材料は第１の伝導タイプを有し、第
２の導電材料は第１の誘電体材料の下部部分によって第
１の導電材料から誘電的に分離されており、第２の導電
材料はキャパシタの第２の電極を提供し、（ｃ）第２の
誘電体材料を有し、この第２の誘電体材料は、第２の導
電材料からトレンチのノード領域を誘電的に絶縁するた
めに第１の誘電体領域の中間部分の周りの基板に配置さ
れ、さらに、（ｄ）水素パッシベーション層を有し、こ
の水素パッシベーション層は第２の誘電体材料の部分の
周りのトレンチの中間部分に配置されていることによっ
て解決される。
料上に誘電体材料を形成するための方法は、二酸化シリ
コンの誘電体層をシリコンの表面に形成するステップ
と、この表面を水素によって処理するステップを有する
シリコンと二酸化シリコンとの間の誘電率を低減するス
テップとを有することによって解決され、シリコン基板
上に形成されるキャパシタンスを低減する方法は、表面
の部分に水素原子を注入してこの表面の部分の誘電率を
増大させ、誘電体材料の有効厚さを増大させてこれによ
りキャパシタンスを低減するステップを有することによ
って解決され、キャパシタに結合されたトランジスタを
有するＤＲＡＭセルは、シリコン基板を有し、このシリ
コン基板は、（ａ）トランジスタを有し、このトランジ
スタは、基板の上部に配置された第１のタイプの伝導性
を有するソース及びドレイン領域を有し、このソース及
びドレイン領域は基板のウェルに配置されており、この
ウェルは第１の伝導タイプとは反対の伝導タイプを有
し、（ｂ）キャパシタを有し、このキャパシタは、
（i）基板に配置されるトレンチを有し、（ii）このト
レンチの中間部壁及び下部壁に配置される第１の誘電体
層を有し、（iii）この第１の誘電体層上のトレンチに
配置される第１の導電材料を有し、この第１の導電材料
の上部部分は、ソース及びドレイン領域のうちの一方と
トレンチの第１の導電材料の上部部分との間の基板に配
置されるノード領域を介してソース及びドレイン領域の
うちの一方に電気的に接続されており、第１の導電材料
はキャパシタの第１の電極を提供し、（iv）トレンチの
下部部分の周りの基板に配置される第２の導電材料を有
し、この第２の導電材料は第１の伝導タイプを有し、第
２の導電材料は第１の誘電体材料の下部部分によって第
１の導電材料から誘電的に分離されており、第２の導電
材料はキャパシタの第２の電極を提供し、（ｃ）第２の
誘電体材料を有し、この第２の誘電体材料は、第２の導
電材料からトレンチのノード領域を誘電的に絶縁するた
めに第１の誘電体領域の中間部分の周りの基板に配置さ
れ、さらに、（ｄ）水素パッシベーション層を有し、こ
の水素パッシベーション層は第２の誘電体材料の部分の
周りのトレンチの中間部分に配置されていることによっ
て解決される。
【０００５】
【発明の実施の形態】本発明によれば、シリコン基板上
に形成されるキャパシタのキャパシタンスを低減する方
法が提供される。このキャパシタはこのキャパシタの誘
電体としてシリコン基板の表面上に二酸化シリコン層を
有する。この方法は、水素原子をこの表面の部分に注入
してこの表面の部分の誘電率を増大させ、この誘電体の
有効厚さを増大させ、これによりこのキャパシタのキャ
パシタンスを低減する。
に形成されるキャパシタのキャパシタンスを低減する方
法が提供される。このキャパシタはこのキャパシタの誘
電体としてシリコン基板の表面上に二酸化シリコン層を
有する。この方法は、水素原子をこの表面の部分に注入
してこの表面の部分の誘電率を増大させ、この誘電体の
有効厚さを増大させ、これによりこのキャパシタのキャ
パシタンスを低減する。
【０００６】本発明によれば、この方法は２ナノメート
ルより大きい厚さを有する二酸化シリコン層を形成する
ステップを有する。
ルより大きい厚さを有する二酸化シリコン層を形成する
ステップを有する。
【０００７】本発明によれば、水素を注入するステップ
は、９５０℃から１１００℃の温度及び１０００トール
より大きい圧力で水素においてベーキングするステップ
を有する。
は、９５０℃から１１００℃の温度及び１０００トール
より大きい圧力で水素においてベーキングするステップ
を有する。
【０００８】本発明によれば、水素を注入するステップ
は、少なくとも立方センチメートル当たり１０17原子の
濃度又はこれより大きい濃度で表面に水素原子を形成す
るステップを有する。
は、少なくとも立方センチメートル当たり１０17原子の
濃度又はこれより大きい濃度で表面に水素原子を形成す
るステップを有する。
【０００９】本発明によれば、キャパシタに結合された
トランジスタを有するＤＲＡＭセルが提供される。この
セルは、シリコン基板を有し、このシリコン基板は、基
板に配置されたトランジスタ及びキャパシタを有する。
このトランジスタは、基板の上部に配置された第１のタ
イプの伝導性を有するソース及びドレイン領域を有す
る。このソース及びドレイン領域は基板のウェルに配置
されている。このウェルは第１の伝導タイプとは反対の
伝導タイプを有する。キャパシタは、トレンチキャパシ
タであり、このトレンチの中間部壁及び下部壁に配置さ
れる第１の誘電体層を有する。第１の導電材料は、この
第１の誘電体層の上のトレンチに配置される。この第１
の導電材料の上部部分は、ソース及びドレイン領域のう
ちの一方とトレンチの第１の導電材料の上部部分との間
の基板に配置されるノード領域を介してこのソース及び
ドレイン領域のうちの一方に電気的に接続されている。
この第１の導電材料はキャパシタの第１の電極を提供す
る。第２の導電材料は第１の伝導タイプを有し、さらに
第１の誘電体材料の下部部分によって第１の導電材料か
ら誘電的に分離されており、キャパシタの第２の電極を
提供する。第２の誘電体材料は、第２の導電材料からト
レンチのノード領域を誘電的に絶縁するために第１の誘
電体領域の中間部分の周りに配置されている。水素パッ
シベーション層は第２の誘電体材料の部分の周りの基板
の中間部分に配置されている。
トランジスタを有するＤＲＡＭセルが提供される。この
セルは、シリコン基板を有し、このシリコン基板は、基
板に配置されたトランジスタ及びキャパシタを有する。
このトランジスタは、基板の上部に配置された第１のタ
イプの伝導性を有するソース及びドレイン領域を有す
る。このソース及びドレイン領域は基板のウェルに配置
されている。このウェルは第１の伝導タイプとは反対の
伝導タイプを有する。キャパシタは、トレンチキャパシ
タであり、このトレンチの中間部壁及び下部壁に配置さ
れる第１の誘電体層を有する。第１の導電材料は、この
第１の誘電体層の上のトレンチに配置される。この第１
の導電材料の上部部分は、ソース及びドレイン領域のう
ちの一方とトレンチの第１の導電材料の上部部分との間
の基板に配置されるノード領域を介してこのソース及び
ドレイン領域のうちの一方に電気的に接続されている。
この第１の導電材料はキャパシタの第１の電極を提供す
る。第２の導電材料は第１の伝導タイプを有し、さらに
第１の誘電体材料の下部部分によって第１の導電材料か
ら誘電的に分離されており、キャパシタの第２の電極を
提供する。第２の誘電体材料は、第２の導電材料からト
レンチのノード領域を誘電的に絶縁するために第１の誘
電体領域の中間部分の周りに配置されている。水素パッ
シベーション層は第２の誘電体材料の部分の周りの基板
の中間部分に配置されている。
【００１０】
【実施例】本発明の実施例を図面に基づいて詳しく説明
する。
する。
【００１１】図１〜図５を参照すると、半導体ボディ１
０が示されている。ここで、この実施例ではこの半導体
ボディ１０は、ドーピング濃度１０16/ｃｍ3を有するホ
ウ素ドーパント（すなわち、ｐタイプ伝導性）を有する
シリコンである。二酸化シリコンの層１１は、図２に示
されているように、半導体ボディ１０の上部表面１２
（図１）上にほぼ２００Ａの厚さで熱酸化によって形成
される。ここには図示されていないが下に反射防止膜を
有するフォトレジスト層１３は、二酸化シリコン層１１
の上にデポジットされており、従来のフォトリソグラフ
ィを使用してパターン化されて図２に示されているよう
にこのフォトレジスト層１３内に形成された円形アパー
チャ１７を有する。次いでこの構造に対して反応性イオ
ンエッチング（ＲＩＥ）を実施し、アパーチャ１７によ
って露光される二酸化シリコン層１１の部分を除去す
る。フォトレジスト層１３及び反射防止膜は取り除かれ
る。ここには図示されていない犠牲二酸化シリコン層が
半導体ボディの表面１２の露光された部分の上に熱的に
成長される。ここには図示されていないこの熱的に成長
された犠牲二酸化シリコンは次いで除去され、ＲＩＥか
らのこの表面へのダメージを除去する。より詳細に言え
ば、シリコンボディ１０の上部表面１２（図３）は次い
でこの場合フッ化水素酸１：水２００の割合の希フッ化
水素酸によって６０秒間プリクリーニングされ、この表
面１２から自然二酸化シリコンを除去する。
０が示されている。ここで、この実施例ではこの半導体
ボディ１０は、ドーピング濃度１０16/ｃｍ3を有するホ
ウ素ドーパント（すなわち、ｐタイプ伝導性）を有する
シリコンである。二酸化シリコンの層１１は、図２に示
されているように、半導体ボディ１０の上部表面１２
（図１）上にほぼ２００Ａの厚さで熱酸化によって形成
される。ここには図示されていないが下に反射防止膜を
有するフォトレジスト層１３は、二酸化シリコン層１１
の上にデポジットされており、従来のフォトリソグラフ
ィを使用してパターン化されて図２に示されているよう
にこのフォトレジスト層１３内に形成された円形アパー
チャ１７を有する。次いでこの構造に対して反応性イオ
ンエッチング（ＲＩＥ）を実施し、アパーチャ１７によ
って露光される二酸化シリコン層１１の部分を除去す
る。フォトレジスト層１３及び反射防止膜は取り除かれ
る。ここには図示されていない犠牲二酸化シリコン層が
半導体ボディの表面１２の露光された部分の上に熱的に
成長される。ここには図示されていないこの熱的に成長
された犠牲二酸化シリコンは次いで除去され、ＲＩＥか
らのこの表面へのダメージを除去する。より詳細に言え
ば、シリコンボディ１０の上部表面１２（図３）は次い
でこの場合フッ化水素酸１：水２００の割合の希フッ化
水素酸によって６０秒間プリクリーニングされ、この表
面１２から自然二酸化シリコンを除去する。
【００１２】次に、二酸化シリコン誘電体層１６（図
４）が急速熱酸化（ＲＴＯ）を使用してシリコンボディ
１０の表面上に熱的に成長される。より詳細に言えば、
この二酸化シリコン層１６は、毎分５スタンダードリッ
トルのフローレートの酸素を使用して４８秒間１０５０
℃で成長される。このプロセスにより約６.１ナノメー
トルの厚さの二酸化シリコン層１６がシリコンボディ１
０の表面１２の上に生成する。
４）が急速熱酸化（ＲＴＯ）を使用してシリコンボディ
１０の表面上に熱的に成長される。より詳細に言えば、
この二酸化シリコン層１６は、毎分５スタンダードリッ
トルのフローレートの酸素を使用して４８秒間１０５０
℃で成長される。このプロセスにより約６.１ナノメー
トルの厚さの二酸化シリコン層１６がシリコンボディ１
０の表面１２の上に生成する。
【００１３】ボディ１０は次いで水素含有ファーネスの
中に置かれ、この水素含有ファーネスの中で１分間９５
０℃の温度、１００トールの圧力、そして毎分１０スタ
ンダードリットルの水素ガスフローレートでベーキング
される。これらの条件は８００℃から１２００℃の温度
範囲、１５秒から５時間の範囲の時間であればよく、例
えば水素の中で１分当たり９５０℃又は１０５０℃で処
理される。
中に置かれ、この水素含有ファーネスの中で１分間９５
０℃の温度、１００トールの圧力、そして毎分１０スタ
ンダードリットルの水素ガスフローレートでベーキング
される。これらの条件は８００℃から１２００℃の温度
範囲、１５秒から５時間の範囲の時間であればよく、例
えば水素の中で１分当たり９５０℃又は１０５０℃で処
理される。
【００１４】水素注入（hydrogen incorporation）は誘
電体形成に先行することも注意すべきである。このよう
な場合、シリコン表面クリーニングステップは希フッ化
水素酸、フッ化水素酸気体又はＨＦ/ＮＨ3気体のような
クリーナの使用を含み、例えば上記の残留犠牲二酸化シ
リコンのような予め存在する自然二酸化シリコンを除去
又は少なくする。水素パッシベーション領域１４が二酸
化シリコン層１６の形成より前に形成されても又はこの
二酸化シリコン層の形成の後に形成されてもいずれにし
ろ、このプロセスがこの水素パッシベーション領域又は
シリコンボディ１０の上部表面部分の層１４（図４）を
形成する。次に、ドープされた多結晶質シリコンの層１
８（図５）が二酸化シリコン１１及び１６の上に化学気
相成長される。この場合、ドープされた多結晶質シリコ
ン層１８は、例えば５０ｎｍの厚さを有し、例えばリン
に対してドーピング濃度１０19/ｃｍ3〜１０20/ｃｍ3を
有する。次に、金属コンタクト層２０、この場合はアル
ミニウムシリサイド又はタングステンシリサイドがドー
プされた多結晶質シリコン層１８の上に蒸着又はデポジ
ットされる。次に層１８及び層２０が従来のフォトリソ
グラフィを使用してパターン化され、図５に図示された
構造をもたらす。この場合、誘電体層１６の形状は表面
積０.００１ｃｍ2を有する円形である。注意すべきは、
金属層２０及びドープされた多結晶質シリコン層１８も
従来のフォトリソグラフィを使用して円形にパターン化
され、これにより、二酸化シリコン層１６により設けら
れる円形誘電体とドープされた多結晶質シリコン層１８
及び金属２０により設けられる円形状上部導電プレート
又は電極とを有するキャパシタ２２を形成する。このキ
ャパシタ２２の他方の、すなわち下部プレートはドープ
されたシリコン基板又はボディ１０によって設けられ
る。従って、図５に示されているように、このキャパシ
タ２２の１つの電極はドープされた多結晶質シリコン層
１８及び金属層２０によって設けられ、第２の電極はｐ
ドープされた基板１０の裏側表面２３である。
電体形成に先行することも注意すべきである。このよう
な場合、シリコン表面クリーニングステップは希フッ化
水素酸、フッ化水素酸気体又はＨＦ/ＮＨ3気体のような
クリーナの使用を含み、例えば上記の残留犠牲二酸化シ
リコンのような予め存在する自然二酸化シリコンを除去
又は少なくする。水素パッシベーション領域１４が二酸
化シリコン層１６の形成より前に形成されても又はこの
二酸化シリコン層の形成の後に形成されてもいずれにし
ろ、このプロセスがこの水素パッシベーション領域又は
シリコンボディ１０の上部表面部分の層１４（図４）を
形成する。次に、ドープされた多結晶質シリコンの層１
８（図５）が二酸化シリコン１１及び１６の上に化学気
相成長される。この場合、ドープされた多結晶質シリコ
ン層１８は、例えば５０ｎｍの厚さを有し、例えばリン
に対してドーピング濃度１０19/ｃｍ3〜１０20/ｃｍ3を
有する。次に、金属コンタクト層２０、この場合はアル
ミニウムシリサイド又はタングステンシリサイドがドー
プされた多結晶質シリコン層１８の上に蒸着又はデポジ
ットされる。次に層１８及び層２０が従来のフォトリソ
グラフィを使用してパターン化され、図５に図示された
構造をもたらす。この場合、誘電体層１６の形状は表面
積０.００１ｃｍ2を有する円形である。注意すべきは、
金属層２０及びドープされた多結晶質シリコン層１８も
従来のフォトリソグラフィを使用して円形にパターン化
され、これにより、二酸化シリコン層１６により設けら
れる円形誘電体とドープされた多結晶質シリコン層１８
及び金属２０により設けられる円形状上部導電プレート
又は電極とを有するキャパシタ２２を形成する。このキ
ャパシタ２２の他方の、すなわち下部プレートはドープ
されたシリコン基板又はボディ１０によって設けられ
る。従って、図５に示されているように、このキャパシ
タ２２の１つの電極はドープされた多結晶質シリコン層
１８及び金属層２０によって設けられ、第２の電極はｐ
ドープされた基板１０の裏側表面２３である。
【００１５】図６を参照すると、ドープされた多結晶質
シリコン層１８及び金属層２０により設けられる上部プ
レートと基板１０との間の電圧の関数としての（上部電
極から基板又はボディ１０へと）キャパシタ２２（図
５）を流れる漏れ電流が、図１〜５によって記述された
キャパシタ２２に対して実曲線２４によって図２に示さ
れている。また点曲線２６によって図２に示されている
のは、上部プレートと基板との間の電圧の関数としての
（すなわち上部電極から基板へと）キャパシタを流れる
漏れ電流であり、このキャパシタは図５によって記述さ
れたキャパシタ２２と同一の物理的設計仕様（すなわ
ち、下部プレート導電率、熱的に成長された二酸化シリ
コン誘電体層の厚さ及び表面積、そして同一のドープさ
れた多結晶質シリコン-アルミニウム上部プレート伝導
率、形状及び表面積）を有するが、水素ベーキングを使
用していない、つまり水素パッシベーション層１４を有
していない。注目すべきは、同一の厚さの二酸化シリコ
ン誘電体層の場合には、水素パッシベーションによって
漏れ電流は少なくとも１オーダの大きさだけ（すなわ
ち、少なくともファクタ１０だけ）減少していることで
ある。これはキャパシタに亘る５ボルト又はこれより大
きいストレス電圧（すなわち誘電ブレークダウン電圧
（dielectric breakdown voltages））に対する水素パ
ッシベーション層のためである。
シリコン層１８及び金属層２０により設けられる上部プ
レートと基板１０との間の電圧の関数としての（上部電
極から基板又はボディ１０へと）キャパシタ２２（図
５）を流れる漏れ電流が、図１〜５によって記述された
キャパシタ２２に対して実曲線２４によって図２に示さ
れている。また点曲線２６によって図２に示されている
のは、上部プレートと基板との間の電圧の関数としての
（すなわち上部電極から基板へと）キャパシタを流れる
漏れ電流であり、このキャパシタは図５によって記述さ
れたキャパシタ２２と同一の物理的設計仕様（すなわ
ち、下部プレート導電率、熱的に成長された二酸化シリ
コン誘電体層の厚さ及び表面積、そして同一のドープさ
れた多結晶質シリコン-アルミニウム上部プレート伝導
率、形状及び表面積）を有するが、水素ベーキングを使
用していない、つまり水素パッシベーション層１４を有
していない。注目すべきは、同一の厚さの二酸化シリコ
ン誘電体層の場合には、水素パッシベーションによって
漏れ電流は少なくとも１オーダの大きさだけ（すなわ
ち、少なくともファクタ１０だけ）減少していることで
ある。これはキャパシタに亘る５ボルト又はこれより大
きいストレス電圧（すなわち誘電ブレークダウン電圧
（dielectric breakdown voltages））に対する水素パ
ッシベーション層のためである。
【００１６】図７を参照すると、ドープされた多結晶質
シリコン層１８及び金属層２０により設けられる上部プ
レートと基板１０との間の電圧の関数としてのキャパシ
タンスが、図５に示されたキャパシタ２２に対しては実
曲線２８によって図７に示されている。また、図７に点
線３０によって示されているのは、上部プレート１８と
基板１０との間の電圧の関数としてのキャパシタンスで
あり、このキャパシタは同一の物理的設計仕様（すなわ
ち、下部プレート導電率、熱的に成長された二酸化シリ
コン誘電体層の厚さ及び表面積、そして同一のドープさ
れた多結晶質シリコン-アルミニウム上部プレート伝導
率、形状及び表面積）を有する。注目すべきは、水素パ
ッシベーション層１４を持たないキャパシタの場合には
５００ナノファラド/ｃｍ-2より大きいキャパシタンス
を有するのに比べて、水素パッシベーション層１４（図
５）を有するキャパシタの場合には最大キャパシタンス
が約３０〜５０ナノファラド/ｃｍ-2しかないことであ
る。従って、二酸化シリコン誘電体層の厚さが同一の場
合、水素パッシベーション層１４によってキャパシタン
スが少なくともファクタ１０だけ減少している。
シリコン層１８及び金属層２０により設けられる上部プ
レートと基板１０との間の電圧の関数としてのキャパシ
タンスが、図５に示されたキャパシタ２２に対しては実
曲線２８によって図７に示されている。また、図７に点
線３０によって示されているのは、上部プレート１８と
基板１０との間の電圧の関数としてのキャパシタンスで
あり、このキャパシタは同一の物理的設計仕様（すなわ
ち、下部プレート導電率、熱的に成長された二酸化シリ
コン誘電体層の厚さ及び表面積、そして同一のドープさ
れた多結晶質シリコン-アルミニウム上部プレート伝導
率、形状及び表面積）を有する。注目すべきは、水素パ
ッシベーション層１４を持たないキャパシタの場合には
５００ナノファラド/ｃｍ-2より大きいキャパシタンス
を有するのに比べて、水素パッシベーション層１４（図
５）を有するキャパシタの場合には最大キャパシタンス
が約３０〜５０ナノファラド/ｃｍ-2しかないことであ
る。従って、二酸化シリコン誘電体層の厚さが同一の場
合、水素パッシベーション層１４によってキャパシタン
スが少なくともファクタ１０だけ減少している。
【００１７】上記のことから、水素パッシベーション層
１４の効果によって物理的に比較的薄い（すなわち、１
オーダの大きさだけより薄い）誘電体層の使用が可能と
なり、さらに同じ程度の漏れ電流及び同じ程度の低いキ
ャパシタンスを得ることができることに注意すべきであ
る。結果的に、より薄い誘電体によって同じ誘電体特性
を得ることができるため、二酸化シリコン絶縁領域が形
成されるシリコンボディ１０において生じる物理的スト
レスが比較的小さいデバイスが可能となる。
１４の効果によって物理的に比較的薄い（すなわち、１
オーダの大きさだけより薄い）誘電体層の使用が可能と
なり、さらに同じ程度の漏れ電流及び同じ程度の低いキ
ャパシタンスを得ることができることに注意すべきであ
る。結果的に、より薄い誘電体によって同じ誘電体特性
を得ることができるため、二酸化シリコン絶縁領域が形
成されるシリコンボディ１０において生じる物理的スト
レスが比較的小さいデバイスが可能となる。
【００１８】キャパシタの電荷を格納するためのキャパ
シタンスＣの公式は、Ｃ＝εＡ/ｄである。ただしここ
でεはこのキャパシタのプレート間に配置されたキャパ
シタ誘電体材料の誘電率であり、Ａはこれらのプレート
の表面積であり、ｄは誘電体材料の厚さ、すなわち層１
６（図５）の厚さである。二酸化シリコン（ＳｉＯ2）
が誘電体材料である場合には、ε＝３.９ε0である。た
だしここでε0は真空の誘電率である。図６及び図７に
示された比較は異なるプレート面積Ａによって行われ、
キャパシタンスは上記の公式によって与えられるように
面積Ａによって変化する。上記のことから次のことが結
論される。すなわち、水素にさらされる表面近傍領域の
部分（すなわち表面１２）は付加的な誘電体材料として
作用するために水素によってパッシベートされなければ
ならず、これによりキャパシタンス誘電体の有効厚さが
増大され、これによりこのキャパシタンスが低減され
る。他の見方をすれば、水素事前処理されたサンプルの
場合の全キャパシタンスは、二酸化シリコン誘電体層１
６及び水素により設けられるパッシベーション層１４
（図５）の直列（series）である。それゆえ、水素パッ
シベーション層１４を有するキャパシタ２２のキャパシ
タンスは次のように表される。すなわち、ＣHydr ogen＝
｛（ｄSIO2/εSIO2）＋（ｄPL/εPL）｝−1・Ａであ
る。ただしここでｄS IO2は二酸化シリコン層１６の厚
さ、εSIO2は二酸化シリコン層１６の誘電率、ｄPLは水
素パッシベーション層１４の厚さ、εPLは水素パッシベ
ーション層１４の誘電率である。よって、漏れ電流（図
２）の低減は定量的には誘電体材料及びキャパシタ２２
の全有効厚さｄeffの増大によりもたらされると理解で
きる。この場合、 ｄeff＝｛（ｄSIO2/εSIO2）＋（ｄ
PL/εPL）｝εSIO2である。それゆえ、ＣHydrogen＝ε
SIO2Ａ/ｄeffである。水素パッシベートされていないキ
ャパシタのキャパシタンスはＣ＝εSIO2Ａ/ｄSIO2であ
り、ただしここで上記の例におけるｄSIO2は約６ｎｍで
ある。図３から我々はＣHydrogen/Ｃは約１０−1である
と分かっている。それゆえ、ｄPL＝ （ＣHydrogen/Ｃ−
１）ｄSIO2（εPL/εS IO2）＝（１０−１）（６ｎｍ/
３.４）εPL/ε0である。ただしここでε0は真空の誘電
率であり、６ｎｍの厚さの酸化物に水素プリベーク（hy
drogen pre-bake）を行う。よって、もしεPL＝ε0（す
なわち、εPLの理論上の可能な最小値）であるならば、
ｄPL＝１４ｎｍである。εPL＝１０ε0であるならば、
ｄPL＝１４０ｎｍである。従って、大抵の場合、εPLは
４ｎｍと数十ｎｍ又は１００ｎｍとの間となるはずであ
る。水素ベーキング温度、時間及び圧力（又は部分圧力
（例えばアルゴンによる希薄化））を低下することによ
って、ｄPLの厚さは相応に低減できる。
シタンスＣの公式は、Ｃ＝εＡ/ｄである。ただしここ
でεはこのキャパシタのプレート間に配置されたキャパ
シタ誘電体材料の誘電率であり、Ａはこれらのプレート
の表面積であり、ｄは誘電体材料の厚さ、すなわち層１
６（図５）の厚さである。二酸化シリコン（ＳｉＯ2）
が誘電体材料である場合には、ε＝３.９ε0である。た
だしここでε0は真空の誘電率である。図６及び図７に
示された比較は異なるプレート面積Ａによって行われ、
キャパシタンスは上記の公式によって与えられるように
面積Ａによって変化する。上記のことから次のことが結
論される。すなわち、水素にさらされる表面近傍領域の
部分（すなわち表面１２）は付加的な誘電体材料として
作用するために水素によってパッシベートされなければ
ならず、これによりキャパシタンス誘電体の有効厚さが
増大され、これによりこのキャパシタンスが低減され
る。他の見方をすれば、水素事前処理されたサンプルの
場合の全キャパシタンスは、二酸化シリコン誘電体層１
６及び水素により設けられるパッシベーション層１４
（図５）の直列（series）である。それゆえ、水素パッ
シベーション層１４を有するキャパシタ２２のキャパシ
タンスは次のように表される。すなわち、ＣHydr ogen＝
｛（ｄSIO2/εSIO2）＋（ｄPL/εPL）｝−1・Ａであ
る。ただしここでｄS IO2は二酸化シリコン層１６の厚
さ、εSIO2は二酸化シリコン層１６の誘電率、ｄPLは水
素パッシベーション層１４の厚さ、εPLは水素パッシベ
ーション層１４の誘電率である。よって、漏れ電流（図
２）の低減は定量的には誘電体材料及びキャパシタ２２
の全有効厚さｄeffの増大によりもたらされると理解で
きる。この場合、 ｄeff＝｛（ｄSIO2/εSIO2）＋（ｄ
PL/εPL）｝εSIO2である。それゆえ、ＣHydrogen＝ε
SIO2Ａ/ｄeffである。水素パッシベートされていないキ
ャパシタのキャパシタンスはＣ＝εSIO2Ａ/ｄSIO2であ
り、ただしここで上記の例におけるｄSIO2は約６ｎｍで
ある。図３から我々はＣHydrogen/Ｃは約１０−1である
と分かっている。それゆえ、ｄPL＝ （ＣHydrogen/Ｃ−
１）ｄSIO2（εPL/εS IO2）＝（１０−１）（６ｎｍ/
３.４）εPL/ε0である。ただしここでε0は真空の誘電
率であり、６ｎｍの厚さの酸化物に水素プリベーク（hy
drogen pre-bake）を行う。よって、もしεPL＝ε0（す
なわち、εPLの理論上の可能な最小値）であるならば、
ｄPL＝１４ｎｍである。εPL＝１０ε0であるならば、
ｄPL＝１４０ｎｍである。従って、大抵の場合、εPLは
４ｎｍと数十ｎｍ又は１００ｎｍとの間となるはずであ
る。水素ベーキング温度、時間及び圧力（又は部分圧力
（例えばアルゴンによる希薄化））を低下することによ
って、ｄPLの厚さは相応に低減できる。
【００１９】図８は、リンをドープされた多結晶質シリ
コンゲートをデポジットし、さらに９００℃〜１０００
℃で急速熱処理（ＲＴＰ）アニーリングステップ（この
アニーリングはドーパントを活性化するために行われ
る）の後の水素プリベークサンプル（Ｈ2＋ＲＴＯ）に
対するＳＩＭＳプロフィール（すなわち、深さの関数と
しての水素濃度、ただし深さ０は多結晶質シリコン層１
８（図４）の最上部であり、二酸化シリコン層１６は
０.０５ミクロンの深さで始まり、厚さ約６.１ｎｍを有
する）を示している。１０20ｃｍ-３より大きい水素濃
度は結晶質シリコン層１８の表面近傍領域とサーマルＳ
ｉＯ2層１６の中の２〜３ １０20ｃｍ-３間のレベルと
の両方に存在する。他方で、シリコンボディ１０のホウ
素及び表面近傍欠陥が水素によってパッシベートされる
という理論を支持する顕著なホウ素外方拡散（boron ou
t-diffusion）は存在しない。
コンゲートをデポジットし、さらに９００℃〜１０００
℃で急速熱処理（ＲＴＰ）アニーリングステップ（この
アニーリングはドーパントを活性化するために行われ
る）の後の水素プリベークサンプル（Ｈ2＋ＲＴＯ）に
対するＳＩＭＳプロフィール（すなわち、深さの関数と
しての水素濃度、ただし深さ０は多結晶質シリコン層１
８（図４）の最上部であり、二酸化シリコン層１６は
０.０５ミクロンの深さで始まり、厚さ約６.１ｎｍを有
する）を示している。１０20ｃｍ-３より大きい水素濃
度は結晶質シリコン層１８の表面近傍領域とサーマルＳ
ｉＯ2層１６の中の２〜３ １０20ｃｍ-３間のレベルと
の両方に存在する。他方で、シリコンボディ１０のホウ
素及び表面近傍欠陥が水素によってパッシベートされる
という理論を支持する顕著なホウ素外方拡散（boron ou
t-diffusion）は存在しない。
【００２０】上記のように、水素アニール（すなわちプ
リベーク）は二酸化シリコン誘電体層１６の形成の前に
実施されたが、水素アニールは二酸化シリコン誘電体層
１６の形成の後で実施されてもよい。さらに、純水素が
使用される必要はなく、水素/アルゴン混合物のような
希薄化された水素も使用してよい。水素ベーキングプロ
セス及び二酸化シリコン形成の両方は単一ウェハＲＴ
Ｐ、ＲＴＣＶＤ又はバッチ式ファーネスにおいて実施さ
れる。数％のＨＣｌを有する又は有さないドライ酸素及
びウェット酸素（Ｈ2Ｏ）サーマル酸化物の両方が利用
できる。代替的に、窒化酸化物、例えばＮ2Ｏ又はＮＯ
含有アンビエント（ambient）も可能である。誘電体形
成の前又は後の水素処理はクリーンルームエアー（clea
n room air）にさらすことなしに同一のツールにおいて
実施される。しかし、個別ステップが実施されるならば
このプロセスも実施される。
リベーク）は二酸化シリコン誘電体層１６の形成の前に
実施されたが、水素アニールは二酸化シリコン誘電体層
１６の形成の後で実施されてもよい。さらに、純水素が
使用される必要はなく、水素/アルゴン混合物のような
希薄化された水素も使用してよい。水素ベーキングプロ
セス及び二酸化シリコン形成の両方は単一ウェハＲＴ
Ｐ、ＲＴＣＶＤ又はバッチ式ファーネスにおいて実施さ
れる。数％のＨＣｌを有する又は有さないドライ酸素及
びウェット酸素（Ｈ2Ｏ）サーマル酸化物の両方が利用
できる。代替的に、窒化酸化物、例えばＮ2Ｏ又はＮＯ
含有アンビエント（ambient）も可能である。誘電体形
成の前又は後の水素処理はクリーンルームエアー（clea
n room air）にさらすことなしに同一のツールにおいて
実施される。しかし、個別ステップが実施されるならば
このプロセスも実施される。
【００２１】他の見方をすれば、上記の方法はシリコン
基板上に形成されるキャパシタのキャパシタンスを低減
する。キャパシタは、このキャパシタの誘電体材料とし
て、シリコン基板の表面上に二酸化シリコン層を有す
る。この方法は、この表面の部分に水素原子を注入し、
この表面の部分の誘電率を増大し、誘電体材料の有効厚
さを増大し、これによりこのキャパシタのキャパシタン
スを低減するステップを含む。
基板上に形成されるキャパシタのキャパシタンスを低減
する。キャパシタは、このキャパシタの誘電体材料とし
て、シリコン基板の表面上に二酸化シリコン層を有す
る。この方法は、この表面の部分に水素原子を注入し、
この表面の部分の誘電率を増大し、誘電体材料の有効厚
さを増大し、これによりこのキャパシタのキャパシタン
スを低減するステップを含む。
【００２２】図９のＡ〜図９のＣを参照すると、水素パ
ッシベーション層１４を形成するための別の実施形態が
示されている。この場合、シリコン基板１０（図９の
Ａ）には水素イオンが注入されており、この水素イオン
は水素深さプロフィール及びパッシベーション層のサイ
ズｄPLの付加的な制御可能性を提供する。例として、プ
ラズマドーピング（ＰＬＡＤ）又はPlasma Immersion I
on Implantation（ＰＩＩＩ）が、０.５〜０.７ｋｅＶ
のエネルギ及び３Ｘ１０14ｃｍ-2のドーズ量で例えば２
〜５ｎｍの厚さの二酸化シリコン層１６を貫通して実施
される。この３Ｘ１０4ｃｍ-2のドーズ量は圧力に依存
して１５〜２０ｎｍの接合深さを生成する。大抵の場
合、水素原子の三角形状分布はＰＬＡＤ又はＰＩＩＩに
よって形成される。大抵の場合、ドーズ量の範囲は１Ｘ
１０13ｃｍ-2から数オーダの大きさだけ大きい例えば１
０17ｃｍ-2まで達する。他の例ではビームラインイオン
インプランタ（beam line ion implanter）を使用して
もよい。このビームラインイオンインプランタはガウス
型分布（例えば１０ｋｅＶ，３Ｘ１０14ｃｍ-2）及び約
０.１６μｍの接合深さを生成する。この実施形態で
は、二酸化シリコン層１６は水素注入によるスクリーン
層として作用し、例えばバッファードフッ酸のウェット
エッチングによって取り除かれる。水素注入の後で、二
酸化シリコンの誘電体層がさらに形成される。パッシベ
ーション層における水素原子の濃度は立方センチメート
ル当たり１０17原子又はこれ以上のオーダである。
ッシベーション層１４を形成するための別の実施形態が
示されている。この場合、シリコン基板１０（図９の
Ａ）には水素イオンが注入されており、この水素イオン
は水素深さプロフィール及びパッシベーション層のサイ
ズｄPLの付加的な制御可能性を提供する。例として、プ
ラズマドーピング（ＰＬＡＤ）又はPlasma Immersion I
on Implantation（ＰＩＩＩ）が、０.５〜０.７ｋｅＶ
のエネルギ及び３Ｘ１０14ｃｍ-2のドーズ量で例えば２
〜５ｎｍの厚さの二酸化シリコン層１６を貫通して実施
される。この３Ｘ１０4ｃｍ-2のドーズ量は圧力に依存
して１５〜２０ｎｍの接合深さを生成する。大抵の場
合、水素原子の三角形状分布はＰＬＡＤ又はＰＩＩＩに
よって形成される。大抵の場合、ドーズ量の範囲は１Ｘ
１０13ｃｍ-2から数オーダの大きさだけ大きい例えば１
０17ｃｍ-2まで達する。他の例ではビームラインイオン
インプランタ（beam line ion implanter）を使用して
もよい。このビームラインイオンインプランタはガウス
型分布（例えば１０ｋｅＶ，３Ｘ１０14ｃｍ-2）及び約
０.１６μｍの接合深さを生成する。この実施形態で
は、二酸化シリコン層１６は水素注入によるスクリーン
層として作用し、例えばバッファードフッ酸のウェット
エッチングによって取り除かれる。水素注入の後で、二
酸化シリコンの誘電体層がさらに形成される。パッシベ
ーション層における水素原子の濃度は立方センチメート
ル当たり１０17原子又はこれ以上のオーダである。
【００２３】代替的に、水素は二酸化シリコン層を貫通
して注入され、この二酸化シリコンは取り除かれずに水
素注入の後でアニールされ、シリコン基板１０への注入
ダメージを治す。アニール温度は６５０℃〜９５０℃の
範囲であり、１分間〜１時間行われる。しかし、他のア
ニーリング条件でも図９のＣに示されている構造を製造
することができる。
して注入され、この二酸化シリコンは取り除かれずに水
素注入の後でアニールされ、シリコン基板１０への注入
ダメージを治す。アニール温度は６５０℃〜９５０℃の
範囲であり、１分間〜１時間行われる。しかし、他のア
ニーリング条件でも図９のＣに示されている構造を製造
することができる。
【００２４】上記のように、水素パッシベーション効果
は窒化物では見られないので、サーマル二酸化シリコン
又は化学的気相成長された（ＣＶＤ）又はプラズマエン
ハンスド化学的気相成長された（ＰＥＣＶＤ）二酸化シ
リコン又は酸化窒化物（oxynitride）の使用が誘電体材
料として有利である。しかし、他の誘電体材料も使用で
きる。
は窒化物では見られないので、サーマル二酸化シリコン
又は化学的気相成長された（ＣＶＤ）又はプラズマエン
ハンスド化学的気相成長された（ＰＥＣＶＤ）二酸化シ
リコン又は酸化窒化物（oxynitride）の使用が誘電体材
料として有利である。しかし、他の誘電体材料も使用で
きる。
【００２５】図１０及び図１１は上記の水素パッシベー
ション層１４を有するダイナミックランダムアクセスメ
モリ（ＤＲＡＭ）セル３２Ａ（図１１）と上記の水素パ
ッシベーション層１４を持たないダイナミックランダム
アクセスメモリ（ＤＲＡＭ）セル３２Ｂ（図１０）とを
比較している。これらのＤＲＡＭセル３２Ａ及び３２Ｂ
はＭＯＳＦＥＴ３４及び接続されたキャパシタ３６Ａ及
び３６Ｂをそれぞれ図示されているように含んでいる。
この場合、キャパシタ３６Ａ、３６Ｂはトレンチキャパ
シタである。トレンチキャパシタ３６Ａを有するＤＲＡ
Ｍセル３２Ａの例は、IEDM93-627で出版された“A 0.6
μm2 256Mb Trench DRAM Cell With Self-Aligned Buri
ed Strap (BEST)”by Nesbit et al.というタイトルの
論文に記載されている。
ション層１４を有するダイナミックランダムアクセスメ
モリ（ＤＲＡＭ）セル３２Ａ（図１１）と上記の水素パ
ッシベーション層１４を持たないダイナミックランダム
アクセスメモリ（ＤＲＡＭ）セル３２Ｂ（図１０）とを
比較している。これらのＤＲＡＭセル３２Ａ及び３２Ｂ
はＭＯＳＦＥＴ３４及び接続されたキャパシタ３６Ａ及
び３６Ｂをそれぞれ図示されているように含んでいる。
この場合、キャパシタ３６Ａ、３６Ｂはトレンチキャパ
シタである。トレンチキャパシタ３６Ａを有するＤＲＡ
Ｍセル３２Ａの例は、IEDM93-627で出版された“A 0.6
μm2 256Mb Trench DRAM Cell With Self-Aligned Buri
ed Strap (BEST)”by Nesbit et al.というタイトルの
論文に記載されている。
【００２６】ＤＲＡＭセル３２Ａ及び３２Ｂは基板１
０、この場合シリコンに形成されたトレンチキャパシタ
３６Ａ、３６Ｂを有する。上述のように、基板１０はホ
ウ素のようなｐタイプドーパント（ｐ-）によって低濃
度ドープされている。トレンチ６０は大抵の場合砒素又
はリンのようなｎドーパント（ｎ+）によって高濃度ド
ープされた多結晶質シリコン４０によって充填されてい
る。任意に、例えば砒素によってドープされた埋込みプ
レート４２が基板１０に設けられ、このトレンチの下部
部分を取り巻いている。砒素は、砒素ドープされたガラ
ス、砒素ドープシリカガラス（ＡＳＧ）のようなドーパ
ントソースからシリコン基板１０に拡散される。この砒
素ドープシリカガラス（ＡＳＧ）はトレンチの側壁に形
成され、次いで砒素がトレンチのシリコン壁に拡散され
てキャパシタのプレート４２拡散を形成した後で取り除
かれる。多結晶質シリコン４０及び埋込みプレート４２
はキャパシタ３６Ａ、３６Ｂの電極として使用される。
ノード誘電体４４はキャパシタ３６Ａ、３６Ｂの電極
（すなわちプレート４０、４２）を分離する。
０、この場合シリコンに形成されたトレンチキャパシタ
３６Ａ、３６Ｂを有する。上述のように、基板１０はホ
ウ素のようなｐタイプドーパント（ｐ-）によって低濃
度ドープされている。トレンチ６０は大抵の場合砒素又
はリンのようなｎドーパント（ｎ+）によって高濃度ド
ープされた多結晶質シリコン４０によって充填されてい
る。任意に、例えば砒素によってドープされた埋込みプ
レート４２が基板１０に設けられ、このトレンチの下部
部分を取り巻いている。砒素は、砒素ドープされたガラ
ス、砒素ドープシリカガラス（ＡＳＧ）のようなドーパ
ントソースからシリコン基板１０に拡散される。この砒
素ドープシリカガラス（ＡＳＧ）はトレンチの側壁に形
成され、次いで砒素がトレンチのシリコン壁に拡散され
てキャパシタのプレート４２拡散を形成した後で取り除
かれる。多結晶質シリコン４０及び埋込みプレート４２
はキャパシタ３６Ａ、３６Ｂの電極として使用される。
ノード誘電体４４はキャパシタ３６Ａ、３６Ｂの電極
（すなわちプレート４０、４２）を分離する。
【００２７】ＤＲＡＭセルはトランジスタ３４（ＭＯＳ
ＦＥＴ）も含んでいる。トランジスタ３４はゲート領域
４５及びソース/ドレイン領域４６、４８を含む。ゲー
ト又はチャネル領域４５によって分離されているソース
/ドレイン領域４６、４８はウェル４７のホウ素のよう
な注入ドーパントによって形成される。このウェル４７
は例えばリン又は砒素を使用するソース及びドレイン領
域の伝導タイプとは正反対の伝導タイプを有する。「ノ
ード接合部」５０と呼ばれるノード領域５０はキャパシ
タ３６Ａ、３６Ｂをトランジスタ３４に結合する。この
「ノード接合部」拡散領域５０は埋込ストラップ４１を
貫通してトレンチ多結晶質シリコン４０からドーパント
を外方拡散することによって形成される。
ＦＥＴ）も含んでいる。トランジスタ３４はゲート領域
４５及びソース/ドレイン領域４６、４８を含む。ゲー
ト又はチャネル領域４５によって分離されているソース
/ドレイン領域４６、４８はウェル４７のホウ素のよう
な注入ドーパントによって形成される。このウェル４７
は例えばリン又は砒素を使用するソース及びドレイン領
域の伝導タイプとは正反対の伝導タイプを有する。「ノ
ード接合部」５０と呼ばれるノード領域５０はキャパシ
タ３６Ａ、３６Ｂをトランジスタ３４に結合する。この
「ノード接合部」拡散領域５０は埋込ストラップ４１を
貫通してトレンチ多結晶質シリコン４０からドーパント
を外方拡散することによって形成される。
【００２８】誘電体カラー（dielectric collar）５６
Ａ、５６Ｂは図１０及び図１１に示されているようにそ
れぞれセル３２Ａ、３２Ｂのトレンチの上部部分に形成
される。トレンチの上部部分５８はカラー５６Ａ、５６
Ｂを含むセクションに所属し、下部部分６０はカラー５
６Ａ、５６Ｂの下のトレンチのセクションを含む。カラ
ー５６Ａ、５６Ｂは「ノード接合部」５０の埋込プレー
ト４２への漏れを防ぐ。ＤＲＡＭセル３２Ａ、３２Ｂの
保持時間を低下させ、リフレッシュ回数を増大させるの
で、この漏れは望ましくない。このリフレッシュ回数の
増大は、パフォーマンスに不利なインパクトを与える。
Ａ、５６Ｂは図１０及び図１１に示されているようにそ
れぞれセル３２Ａ、３２Ｂのトレンチの上部部分に形成
される。トレンチの上部部分５８はカラー５６Ａ、５６
Ｂを含むセクションに所属し、下部部分６０はカラー５
６Ａ、５６Ｂの下のトレンチのセクションを含む。カラ
ー５６Ａ、５６Ｂは「ノード接合部」５０の埋込プレー
ト４２への漏れを防ぐ。ＤＲＡＭセル３２Ａ、３２Ｂの
保持時間を低下させ、リフレッシュ回数を増大させるの
で、この漏れは望ましくない。このリフレッシュ回数の
増大は、パフォーマンスに不利なインパクトを与える。
【００２９】リン又は砒素のようなｎタイプドーパント
を含む埋込みウェル６０は基板１０の表面より下に設け
られる。この埋込みウェル６０におけるドーパントのピ
ーク濃度はカラー５６Ａ、５６Ｂの底部あたりにある。
大抵の場合、ウェル６０は埋込みプレート４２に比べて
低濃度ドープされる。埋込みウェル６０は、ここには図
示されていないが、他のＤＲＡＭセルの埋込みプレート
４２をアレイ状に接続する接続するのに使用される。
を含む埋込みウェル６０は基板１０の表面より下に設け
られる。この埋込みウェル６０におけるドーパントのピ
ーク濃度はカラー５６Ａ、５６Ｂの底部あたりにある。
大抵の場合、ウェル６０は埋込みプレート４２に比べて
低濃度ドープされる。埋込みウェル６０は、ここには図
示されていないが、他のＤＲＡＭセルの埋込みプレート
４２をアレイ状に接続する接続するのに使用される。
【００３０】ゲート電極６６に適当な電圧を与えること
によってトランジスタ３４は活性化され、ビットライン
６８はトレンチキャパシタ３２Ａ、３２Ｂにアクセスす
る。一般的に、ゲートはワードラインを形成し、ソース
/ドレイン領域４６はＤＲＡＭアレイのビットライン６
８にコンタクトを介して結合される。ビットライン６８
は中間レベル誘電体層７０によってソース/ドレイン領
域４８から絶縁されている。
によってトランジスタ３４は活性化され、ビットライン
６８はトレンチキャパシタ３２Ａ、３２Ｂにアクセスす
る。一般的に、ゲートはワードラインを形成し、ソース
/ドレイン領域４６はＤＲＡＭアレイのビットライン６
８にコンタクトを介して結合される。ビットライン６８
は中間レベル誘電体層７０によってソース/ドレイン領
域４８から絶縁されている。
【００３１】浅いトレンチアイソレーション（ＳＴＩ）
７２は、ここには図示されていないが、基板１０に形成
される他のセル又はデバイスからＤＲＡＭセル３２Ａ、
３２Ｂを絶縁するために設けられる。図示されているよ
うに、ワードライン６９はトレンチの上方に設けられ、
このトレンチからＳＴＩ７２によって絶縁される。ワー
ドライン６９は「パッシングワードライン」と呼ばれ、
ここには図示されていない隣接するＤＲＡＭセルに接続
されている。このような構成は、折り返しビットライン
アーキテクチャと呼ばれる。
７２は、ここには図示されていないが、基板１０に形成
される他のセル又はデバイスからＤＲＡＭセル３２Ａ、
３２Ｂを絶縁するために設けられる。図示されているよ
うに、ワードライン６９はトレンチの上方に設けられ、
このトレンチからＳＴＩ７２によって絶縁される。ワー
ドライン６９は「パッシングワードライン」と呼ばれ、
ここには図示されていない隣接するＤＲＡＭセルに接続
されている。このような構成は、折り返しビットライン
アーキテクチャと呼ばれる。
【００３２】トレンチキャパシタ３２Ｂ（図１１）はこ
こでは２ステップエッチングプロセスで形成される。図
１２を参照して、パッドスタック７４がシリコン基板１
０の表面上に形成される。基板１０はホウ素のようなｐ
タイプドーパント（ｐ-）によって低濃度ドープされて
いる。
こでは２ステップエッチングプロセスで形成される。図
１２を参照して、パッドスタック７４がシリコン基板１
０の表面上に形成される。基板１０はホウ素のようなｐ
タイプドーパント（ｐ-）によって低濃度ドープされて
いる。
【００３３】この基板１０は上述のように埋込みｎタイ
プ伝導性ウェル６０を含む。この埋込みｎタイプ伝導性
ウェル６０はトレンチキャパシタの埋込みプレートを接
続するのに使用される。パッドスタック７４は（ホウ素
ドープされたシリケートガラス（ＢＳＧ）、テトラエチ
ルオルソシリケートＴＥＯＳのような）ハードマスク層
７６、窒化シリコンのパッドストップ層７８及びパッド
二酸化シリコン層８０を含む様々な層を有する。ハード
マスクは従来のフォトリソグラフィを使用してパターン
化され、トレンチ８２が形成される領域を定める。最初
の反応性イオンエッチング（ＲＩＥ）が実施されてシリ
コン基板１０にトレンチ８２を形成し、このトレンチ８
２はトレンチキャパシタ３６Ｂの下部領域５８の周囲に
形成される図１１のカラー５６Ｂの深さに等しい所定の
深さを有する。
プ伝導性ウェル６０を含む。この埋込みｎタイプ伝導性
ウェル６０はトレンチキャパシタの埋込みプレートを接
続するのに使用される。パッドスタック７４は（ホウ素
ドープされたシリケートガラス（ＢＳＧ）、テトラエチ
ルオルソシリケートＴＥＯＳのような）ハードマスク層
７６、窒化シリコンのパッドストップ層７８及びパッド
二酸化シリコン層８０を含む様々な層を有する。ハード
マスクは従来のフォトリソグラフィを使用してパターン
化され、トレンチ８２が形成される領域を定める。最初
の反応性イオンエッチング（ＲＩＥ）が実施されてシリ
コン基板１０にトレンチ８２を形成し、このトレンチ８
２はトレンチキャパシタ３６Ｂの下部領域５８の周囲に
形成される図１１のカラー５６Ｂの深さに等しい所定の
深さを有する。
【００３４】誘電体層８４はカラー５６Ｂ（図１１）を
形成するために使用される。この場合、誘電体層８４は
二酸化シリコン含み、水素パッシベーション層１４が図
１〜５及び図９に記載された方法のうちの１つによって
形成される。誘電体層８４はパッドスタック７４及びト
レンチ８２の側壁を被覆する。注意すべきは、同一の所
与の厚さでありながら、水素パッシベーション層１４と
共に形成されるカラー５６Ｂは、水素パッシベーション
層１４なしで形成されるカラー５６Ａ（図１０）に比べ
て低いキャパシタンスであるがゆえに寄生垂直ＦＥＴに
おける漏れを低減することである。従って、所与の漏れ
規格（leakage specification）よりも低く保持するた
めに水素パッシベーション層１４と共により薄いカラー
５６Ｂ酸化物誘電体８４（図１２）が可能である。さら
に、カラー５６Ｂにより薄い二酸化シリコン層８４を使
用できるので、結果的にシリコンボディ１０における機
械的ストレスを低減され、これにより転位形成（disloc
ation formation）に対する脆弱性が低減される。熱成
長二酸化シリコン層８４上にデポジットされたＣＶＤ二
酸化シリコンを有する合成カラーの場合又は厚いＬＯＣ
ＯＳ（例えば３５ｎｍ厚）熱成長カラーの場合、カラー
の厚さを低減することができることによって、より厚い
多結晶質シリコン膜をトレンチのカラー領域（すなわ
ち、上部領域５８、図１１）に形成することが可能とな
る。これによってシート抵抗が改善される。これはとり
わけ０.１８μｍより小さい設計ルールを有するトレン
チにとって重要である。付加的に、カラー領域５８の水
素パッシベーション層１４の存在はホウ素をパッシベー
トするだけでなく、シリコンボディ１０の多数の局部的
欠陥をパッシベートする。
形成するために使用される。この場合、誘電体層８４は
二酸化シリコン含み、水素パッシベーション層１４が図
１〜５及び図９に記載された方法のうちの１つによって
形成される。誘電体層８４はパッドスタック７４及びト
レンチ８２の側壁を被覆する。注意すべきは、同一の所
与の厚さでありながら、水素パッシベーション層１４と
共に形成されるカラー５６Ｂは、水素パッシベーション
層１４なしで形成されるカラー５６Ａ（図１０）に比べ
て低いキャパシタンスであるがゆえに寄生垂直ＦＥＴに
おける漏れを低減することである。従って、所与の漏れ
規格（leakage specification）よりも低く保持するた
めに水素パッシベーション層１４と共により薄いカラー
５６Ｂ酸化物誘電体８４（図１２）が可能である。さら
に、カラー５６Ｂにより薄い二酸化シリコン層８４を使
用できるので、結果的にシリコンボディ１０における機
械的ストレスを低減され、これにより転位形成（disloc
ation formation）に対する脆弱性が低減される。熱成
長二酸化シリコン層８４上にデポジットされたＣＶＤ二
酸化シリコンを有する合成カラーの場合又は厚いＬＯＣ
ＯＳ（例えば３５ｎｍ厚）熱成長カラーの場合、カラー
の厚さを低減することができることによって、より厚い
多結晶質シリコン膜をトレンチのカラー領域（すなわ
ち、上部領域５８、図１１）に形成することが可能とな
る。これによってシート抵抗が改善される。これはとり
わけ０.１８μｍより小さい設計ルールを有するトレン
チにとって重要である。付加的に、カラー領域５８の水
素パッシベーション層１４の存在はホウ素をパッシベー
トするだけでなく、シリコンボディ１０の多数の局部的
欠陥をパッシベートする。
【００３５】図１３を参照すると、二酸化シリコン８４
は全プレーナ表面（すなわち、ゲートスタックの最上部
及びトレンチ８２の底部９０）から除去される。例えば
酸化物プラズマエッチングのようなＲＩＥがトレンチ８
２の底部９０から過剰二酸化シリコン８４を除去するた
めに使用される。第２のＲＩＥはトレンチ８２の下部部
分６０を形成するために実施される。この第２のＲＩＥ
は例えばシリコンプラズマエッチングである。カラー５
６Ｂはこの第２のＲＩＥによるエッチマスクとして作用
する。
は全プレーナ表面（すなわち、ゲートスタックの最上部
及びトレンチ８２の底部９０）から除去される。例えば
酸化物プラズマエッチングのようなＲＩＥがトレンチ８
２の底部９０から過剰二酸化シリコン８４を除去するた
めに使用される。第２のＲＩＥはトレンチ８２の下部部
分６０を形成するために実施される。この第２のＲＩＥ
は例えばシリコンプラズマエッチングである。カラー５
６Ｂはこの第２のＲＩＥによるエッチマスクとして作用
する。
【００３６】トレンチ８２の下部部分６０の形成の後
で、ｎタイプ埋込みプレート４２が任意に形成される。
この埋込みプレート４２は例えば気相ドーピング、プラ
ズマドーピング又はイオンドーピングによって形成され
る。代替的に、ドーパントソースを提供するためにドー
プされたシリケートガラスがトレンチ８２の側壁に沿っ
てデポジットされ、このドーパントソースからドーパン
トがドライブアニールによって基板へと拡散する。この
ドープされたシリケートガラスの除去は例えばバッファ
ードフッ酸によるケミカルエッチングによって実施され
る。
で、ｎタイプ埋込みプレート４２が任意に形成される。
この埋込みプレート４２は例えば気相ドーピング、プラ
ズマドーピング又はイオンドーピングによって形成され
る。代替的に、ドーパントソースを提供するためにドー
プされたシリケートガラスがトレンチ８２の側壁に沿っ
てデポジットされ、このドーパントソースからドーパン
トがドライブアニールによって基板へと拡散する。この
ドープされたシリケートガラスの除去は例えばバッファ
ードフッ酸によるケミカルエッチングによって実施され
る。
【００３７】図１５では、ノード誘電体層４４がウェハ
上に、トレンチ８２（図１４）の側壁に沿ってデポジッ
トされる。トレンチ８２は次いで多結晶質シリコン（ポ
リ）４０によって充填される。このトレンチ充填プロセ
スはウェハの表面上もこのポリ４０によって被覆する。
このポリ４０はｎタイプドーパントによって高濃度ドー
プされている。
上に、トレンチ８２（図１４）の側壁に沿ってデポジッ
トされる。トレンチ８２は次いで多結晶質シリコン（ポ
リ）４０によって充填される。このトレンチ充填プロセ
スはウェハの表面上もこのポリ４０によって被覆する。
このポリ４０はｎタイプドーパントによって高濃度ドー
プされている。
【００３８】図１１に示されているようなＤＲＡＭセル
の残りの部分を形成するまでプロセスが続けられる。こ
れはポリ４０の上部部分、カラー５６Ｂの上部部分及び
トレンチのノード誘電体４４の上部部分を窪ませて、ス
トラップ４１を形成し、ＳＴＩ７２を形成するために絶
縁領域を定め、スタックを有する様々な層をデポジット
しパターン化し、中間レベル誘電体層をデポジットし、
コンタクト開口部を作りビットラインを形成する。この
ようなプロセスは上記の論文及び El-Kareh etal., Sol
id State Technology, p-89 (May 1997)の論文に記載さ
れている。
の残りの部分を形成するまでプロセスが続けられる。こ
れはポリ４０の上部部分、カラー５６Ｂの上部部分及び
トレンチのノード誘電体４４の上部部分を窪ませて、ス
トラップ４１を形成し、ＳＴＩ７２を形成するために絶
縁領域を定め、スタックを有する様々な層をデポジット
しパターン化し、中間レベル誘電体層をデポジットし、
コンタクト開口部を作りビットラインを形成する。この
ようなプロセスは上記の論文及び El-Kareh etal., Sol
id State Technology, p-89 (May 1997)の論文に記載さ
れている。
【００３９】注意すべきことは、この場合浅いトレンチ
アイソレーション（ＳＴＩ）７２は水素処理された二酸
化シリコンによって形成され、図１〜５及び図９の関連
で記述されたプロセスのうちの１つを使用して水素パッ
シベーション層１４’（図１６）を形成する。水素はＳ
ＴＩ７２の下のエッチダメージ及び予め存在していた欠
陥（パッシベーション層領域）のような欠陥を除去又は
パッシベートする。これにより大幅にＳＴＩの下側の漏
れが低減される。この漏れメカニズムはセル全体の漏れ
に大いに寄与するので、水素パッシベーションはこの漏
れ電流を低減することによって保持時間を改善する。図
１７はカラー５６の周りの水素パッシベーション層１４
とＳＴＩ７２の下の水素パッシベーション層１４’との
両方を有するＤＲＡＭセルが示されている。
アイソレーション（ＳＴＩ）７２は水素処理された二酸
化シリコンによって形成され、図１〜５及び図９の関連
で記述されたプロセスのうちの１つを使用して水素パッ
シベーション層１４’（図１６）を形成する。水素はＳ
ＴＩ７２の下のエッチダメージ及び予め存在していた欠
陥（パッシベーション層領域）のような欠陥を除去又は
パッシベートする。これにより大幅にＳＴＩの下側の漏
れが低減される。この漏れメカニズムはセル全体の漏れ
に大いに寄与するので、水素パッシベーションはこの漏
れ電流を低減することによって保持時間を改善する。図
１７はカラー５６の周りの水素パッシベーション層１４
とＳＴＩ７２の下の水素パッシベーション層１４’との
両方を有するＤＲＡＭセルが示されている。
【００４０】従って、要約すると、キャパシタに結合さ
れたトランジスタを有するＤＲＡＭセル３２Ｂ（図１
１）がシリコン基板１０に形成される。トランジスタは
第１のタイプの伝導性（ここではｎタイプ伝導性）を基
板１０の上部部分で有するソース及びドレイン領域４
６、４８を有する。このようなソース及びドレイン領域
４６、４８は基板１０のｐタイプ伝導性ウェル４７に配
置される。キャパシタは基板に配置されたトレンチ６０
を有する。第１の誘電体層４４、この場合は窒化シリコ
ンはトレンチ６０の中間部壁面及び下部壁面に配置され
る。第１の導電材料４０、この場合ｎドープされた多結
晶質シリコンは第１の誘電体層４４上のトレンチ６０及
びこのような第１の導電材料４０の上部部分に配置され
る。第１の導電材料４０は、ソース及びドレイン領域の
うちの１つ、この場合は領域４８にノード領域５０を介
して電気的に接続されている。このノード領域５０はこ
のソース及びドレイン領域のうちの１つ、この場合は領
域４８とトレンチ６０の第１の導電材料４０の上部部分
との間の基板に配置されている。第１の導電材料４０は
キャパシタの第１の電極を提供する。第２の導電材料４
２はトレンチ６０の下部部分の周囲の基板に配置され
る。第２の導電材料、この場合は拡散されたｎ+タイプ
伝導性材料４２は誘電的に第１の導電材料６０から第１
の誘電体材料４４の下部部分によって分離されている。
第２の導電材料はキャパシタの第２の電極を提供する。
れたトランジスタを有するＤＲＡＭセル３２Ｂ（図１
１）がシリコン基板１０に形成される。トランジスタは
第１のタイプの伝導性（ここではｎタイプ伝導性）を基
板１０の上部部分で有するソース及びドレイン領域４
６、４８を有する。このようなソース及びドレイン領域
４６、４８は基板１０のｐタイプ伝導性ウェル４７に配
置される。キャパシタは基板に配置されたトレンチ６０
を有する。第１の誘電体層４４、この場合は窒化シリコ
ンはトレンチ６０の中間部壁面及び下部壁面に配置され
る。第１の導電材料４０、この場合ｎドープされた多結
晶質シリコンは第１の誘電体層４４上のトレンチ６０及
びこのような第１の導電材料４０の上部部分に配置され
る。第１の導電材料４０は、ソース及びドレイン領域の
うちの１つ、この場合は領域４８にノード領域５０を介
して電気的に接続されている。このノード領域５０はこ
のソース及びドレイン領域のうちの１つ、この場合は領
域４８とトレンチ６０の第１の導電材料４０の上部部分
との間の基板に配置されている。第１の導電材料４０は
キャパシタの第１の電極を提供する。第２の導電材料４
２はトレンチ６０の下部部分の周囲の基板に配置され
る。第２の導電材料、この場合は拡散されたｎ+タイプ
伝導性材料４２は誘電的に第１の導電材料６０から第１
の誘電体材料４４の下部部分によって分離されている。
第２の導電材料はキャパシタの第２の電極を提供する。
【００４１】第２の誘電体材料５５（すなわち、前述の
カラー）はトレンチのノード領域５０を第２の導電材料
から誘電的に絶縁するために第１の誘電体領域４４の中
間部分の周囲の基板に配置されている。つまり、誘電体
カラー（すなわち、二酸化シリコン層５６）は接合部領
域５０に電気的に接続されたソース及びドレイン領域の
うちの１つ、この場合は領域４８とキャパシタの第２の
電極を提供するｎ+領域４２との間のトランジスタアク
ションを妨げる。他の見方をすれば、不必要なＭＯＳ電
界効果トランジスタが、ソース及びドレイン領域を提供
する接合部領域５０とｎ+領域４２とゲート絶縁を提供
する第１の誘電体層４４を有するゲートを提供する第１
の導電領域６０とによって形成されるかもしれないので
ある。第１の誘電体材料４４はＤＲＡＭセルの大きいト
レンチキャパシタンス３２Ｂを提供するために比較的高
い誘電率を有する窒化シリコンであることを忘れないで
ほしい。この不必要なＭＯＳ電界効果トランジスタのチ
ャネル領域を提供する中間のｐタイプウェル部分（すな
わち、接合部領域とキャパシタの第２の電極を形成する
ｎ+領域との間に配置される領域）のキャパシタンスを
低減するために、二酸化シリコン層５６（誘電体カラ
ー）が使用される。しかし、この二酸化シリコン層５６
の厚さの増大はこのカラー領域における誘電体の有効厚
さを増大させる（これにより不必要なトランジスタアク
ションのキャパシタンスが低減される）一方で、このよ
うな二酸化シリコン層５６の厚さの増大はこの二酸化シ
リコン層５６が配置されたトレンチの部分の壁面におけ
る機械的ストレスを増大させてしまう。この場合、しか
し、水素パッシベーション層１４をこのトレンチの中間
部分（すなわち、第２の誘電体材料の部分の周囲）に配
置すれば、二酸化シリコン層５６カラーをより薄くする
ことができ、一方で第１の導電材料４０とｐウェル領域
４７との間の有効キャパシタンスは低減される（すなわ
ち、不必要なトランジスタアクションが低減される）。
カラー）はトレンチのノード領域５０を第２の導電材料
から誘電的に絶縁するために第１の誘電体領域４４の中
間部分の周囲の基板に配置されている。つまり、誘電体
カラー（すなわち、二酸化シリコン層５６）は接合部領
域５０に電気的に接続されたソース及びドレイン領域の
うちの１つ、この場合は領域４８とキャパシタの第２の
電極を提供するｎ+領域４２との間のトランジスタアク
ションを妨げる。他の見方をすれば、不必要なＭＯＳ電
界効果トランジスタが、ソース及びドレイン領域を提供
する接合部領域５０とｎ+領域４２とゲート絶縁を提供
する第１の誘電体層４４を有するゲートを提供する第１
の導電領域６０とによって形成されるかもしれないので
ある。第１の誘電体材料４４はＤＲＡＭセルの大きいト
レンチキャパシタンス３２Ｂを提供するために比較的高
い誘電率を有する窒化シリコンであることを忘れないで
ほしい。この不必要なＭＯＳ電界効果トランジスタのチ
ャネル領域を提供する中間のｐタイプウェル部分（すな
わち、接合部領域とキャパシタの第２の電極を形成する
ｎ+領域との間に配置される領域）のキャパシタンスを
低減するために、二酸化シリコン層５６（誘電体カラ
ー）が使用される。しかし、この二酸化シリコン層５６
の厚さの増大はこのカラー領域における誘電体の有効厚
さを増大させる（これにより不必要なトランジスタアク
ションのキャパシタンスが低減される）一方で、このよ
うな二酸化シリコン層５６の厚さの増大はこの二酸化シ
リコン層５６が配置されたトレンチの部分の壁面におけ
る機械的ストレスを増大させてしまう。この場合、しか
し、水素パッシベーション層１４をこのトレンチの中間
部分（すなわち、第２の誘電体材料の部分の周囲）に配
置すれば、二酸化シリコン層５６カラーをより薄くする
ことができ、一方で第１の導電材料４０とｐウェル領域
４７との間の有効キャパシタンスは低減される（すなわ
ち、不必要なトランジスタアクションが低減される）。
【００４２】図１８及び１９を参照すると、ここには水
素リッチパッシベーション層１４（すなわち、立方セン
チメートル当たり少なくとも１０17水素原子又はこれ以
上を有する層）が、図１〜５及び図９に関連して記述さ
れたプロセスのうちの１つを使用して、隣接するアクテ
ィブデバイスを絶縁するために使用されるＬＯＣＯＳ絶
縁層１０２（すなわち、フィールド酸化物絶縁領域）の
下に形成される。従って、水素は、二酸化シリコンＬＯ
ＣＯＳフィールド酸化物１０２とシリコン基板１０との
間の界面領域へ注入される。
素リッチパッシベーション層１４（すなわち、立方セン
チメートル当たり少なくとも１０17水素原子又はこれ以
上を有する層）が、図１〜５及び図９に関連して記述さ
れたプロセスのうちの１つを使用して、隣接するアクテ
ィブデバイスを絶縁するために使用されるＬＯＣＯＳ絶
縁層１０２（すなわち、フィールド酸化物絶縁領域）の
下に形成される。従って、水素は、二酸化シリコンＬＯ
ＣＯＳフィールド酸化物１０２とシリコン基板１０との
間の界面領域へ注入される。
【００４３】図２０及び２１を参照すると、ゲート酸化
物１０６が、図１〜５及び図９に関連して記述されたプ
ロセスのうちの１つに従って、水素パッシベーション層
１４と共に形成されている。
物１０６が、図１〜５及び図９に関連して記述されたプ
ロセスのうちの１つに従って、水素パッシベーション層
１４と共に形成されている。
【００４４】図２２、２３及び２４、２５を参照する
と、ゲート導体スタック１０８’（図２３、図２５）が
図示されている。このゲートスタックは、図１〜５及び
図９に関連して記述されたプロセスのうちの１つによっ
て水素パッシベーション層１４を有する。水素パッシベ
ーション層１４の使用によって、この水素パッシベーシ
ョン層１４なしの酸化物壁１１０を有するデバイスに比
べて、同一の漏れ電流レベルでより薄い側壁酸化物１１
０’を使用することができる。これにより、低減された
サーマルバジェット側壁酸化物１１０’（図２３及び２
５）形成ならびに水素パッシベーション層１４を有する
ゲート導体側壁絶縁なしのデバイス（図２２及び２４）
に比べてより高い集積密度が可能である。水素インプラ
ントを使用すれば水素プロフィールをカスタマイズする
ことができ、この結果、例えばゲート誘導ドレイン漏れ
は、側壁誘電体１１０、１１０’とゲート誘電体１１２
との間の交差区間の周囲の局所的パッシベーション領域
を形成することによって抑制される。
と、ゲート導体スタック１０８’（図２３、図２５）が
図示されている。このゲートスタックは、図１〜５及び
図９に関連して記述されたプロセスのうちの１つによっ
て水素パッシベーション層１４を有する。水素パッシベ
ーション層１４の使用によって、この水素パッシベーシ
ョン層１４なしの酸化物壁１１０を有するデバイスに比
べて、同一の漏れ電流レベルでより薄い側壁酸化物１１
０’を使用することができる。これにより、低減された
サーマルバジェット側壁酸化物１１０’（図２３及び２
５）形成ならびに水素パッシベーション層１４を有する
ゲート導体側壁絶縁なしのデバイス（図２２及び２４）
に比べてより高い集積密度が可能である。水素インプラ
ントを使用すれば水素プロフィールをカスタマイズする
ことができ、この結果、例えばゲート誘導ドレイン漏れ
は、側壁誘電体１１０、１１０’とゲート誘電体１１２
との間の交差区間の周囲の局所的パッシベーション領域
を形成することによって抑制される。
【００４５】注意すべきことは、水素パッシベーション
層１４は基板の選択された領域に形成することができる
ということである。例えば、図２６のＡを参照すると、
窓１２２を有するマスク１２０がシリコン基板１０の選
択された領域の上に形成されており、このシリコン基板
１０は二酸化シリコン層１２４及び窒化シリコン層１２
６をこのシリコン基板１０の上に有する。次に、窒化シ
リコン層１２４及び二酸化シリコン層１２６の部分が従
来のフォトリソグラフィ及びエッチング技術を使用して
除去され、下にあるシリコン基板１０表面の部分１３０
が露出される。この場合、水素パッシベーション層１４
は図２６のＢに図示されているように、シリコン基板１
０の選択された表面部分１３０に形成されている。従っ
て、例えばＬＯＣＯＳ領域は図１９に関連して記述した
ようにシリコン基板の選択された領域に形成される。
層１４は基板の選択された領域に形成することができる
ということである。例えば、図２６のＡを参照すると、
窓１２２を有するマスク１２０がシリコン基板１０の選
択された領域の上に形成されており、このシリコン基板
１０は二酸化シリコン層１２４及び窒化シリコン層１２
６をこのシリコン基板１０の上に有する。次に、窒化シ
リコン層１２４及び二酸化シリコン層１２６の部分が従
来のフォトリソグラフィ及びエッチング技術を使用して
除去され、下にあるシリコン基板１０表面の部分１３０
が露出される。この場合、水素パッシベーション層１４
は図２６のＢに図示されているように、シリコン基板１
０の選択された表面部分１３０に形成されている。従っ
て、例えばＬＯＣＯＳ領域は図１９に関連して記述した
ようにシリコン基板の選択された領域に形成される。
【図１】本発明によるキャパシタの製造ステップにおい
て形成されるキャパシタの概略的な断面図である。
て形成されるキャパシタの概略的な断面図である。
【図２】本発明によるキャパシタの製造ステップにおい
て形成されるキャパシタの概略的な断面図である。
て形成されるキャパシタの概略的な断面図である。
【図３】本発明によるキャパシタの製造ステップにおい
て形成されるキャパシタの概略的な断面図である。
て形成されるキャパシタの概略的な断面図である。
【図４】本発明によるキャパシタの製造ステップにおい
て形成されるキャパシタの概略的な断面図である。
て形成されるキャパシタの概略的な断面図である。
【図５】本発明によるキャパシタの製造ステップにおい
て形成されるキャパシタの概略的な断面図である。
て形成されるキャパシタの概略的な断面図である。
【図６】図１〜５に図示されたプロセスにより製造され
るキャパシタの漏れ電流と従来技術のキャパシタの漏れ
電流との比較の線図である。
るキャパシタの漏れ電流と従来技術のキャパシタの漏れ
電流との比較の線図である。
【図７】図１〜５に図示されたプロセスにより製造され
るキャパシタのキャパシタンスと従来技術のキャパシタ
のキャパシタンスとの比較の線図である。
るキャパシタのキャパシタンスと従来技術のキャパシタ
のキャパシタンスとの比較の線図である。
【図８】図１〜５に図示されたプロセスにより製造され
るキャパシタの深さの関数としての水素濃度の２次イオ
ン質量分析法（ＳＩＭＳ）の線図である。
るキャパシタの深さの関数としての水素濃度の２次イオ
ン質量分析法（ＳＩＭＳ）の線図である。
【図９】本発明の別の実施形態によるキャパシタの製造
ステップにおいて形成されるキャパシタの概略的な断面
図である。
ステップにおいて形成されるキャパシタの概略的な断面
図である。
【図１０】従来技術により形成されるトレンチキャパシ
タを有するＤＲＡＭセルの概略的な断面図である。
タを有するＤＲＡＭセルの概略的な断面図である。
【図１１】本発明により形成されるトレンチキャパシタ
を有するＤＲＡＭセルの概略的な断面図である。
を有するＤＲＡＭセルの概略的な断面図である。
【図１２】製造ステップにおける図１１のＤＲＡＭセル
の概略的な断面図である。
の概略的な断面図である。
【図１３】製造ステップにおける図１１のＤＲＡＭセル
の概略的な断面図である。
の概略的な断面図である。
【図１４】製造ステップにおける図１１のＤＲＡＭセル
の概略的な断面図である。
の概略的な断面図である。
【図１５】製造ステップにおける図１１のＤＲＡＭセル
の概略的な断面図である。
の概略的な断面図である。
【図１６】本発明の別の実施形態により形成されるトレ
ンチキャパシタを有するＤＲＡＭセルの概略的な断面図
である。
ンチキャパシタを有するＤＲＡＭセルの概略的な断面図
である。
【図１７】本発明のもう一つ別の実施形態により形成さ
れるトレンチキャパシタを有するＤＲＡＭセルの概略的
な断面図である。
れるトレンチキャパシタを有するＤＲＡＭセルの概略的
な断面図である。
【図１８】従来技術によるＬＯＣＯＳフィールド酸化物
を有するシリコンボディの概略的な断面図である。
を有するシリコンボディの概略的な断面図である。
【図１９】本発明による水素パッシベーション層を示し
ているＬＯＣＯＳフィールド酸化物を有するシリコンボ
ディの概略的な断面図である。
ているＬＯＣＯＳフィールド酸化物を有するシリコンボ
ディの概略的な断面図である。
【図２０】従来技術により形成されるＭＯＳＦＥＴを有
するシリコンボディの概略的な断面図である。
するシリコンボディの概略的な断面図である。
【図２１】本発明による水素パッシベーション層を示し
ているＭＯＳＦＥＴを有するシリコンボディの概略的な
断面図である。
ているＭＯＳＦＥＴを有するシリコンボディの概略的な
断面図である。
【図２２】様々な製造ステップにおいて形成されるゲー
トスタックを有するシリコンボディの概略的な断面図で
あり、従来技術によるスタックを示している。
トスタックを有するシリコンボディの概略的な断面図で
あり、従来技術によるスタックを示している。
【図２３】様々な製造ステップにおいて形成されるゲー
トスタックを有するシリコンボディの概略的な断面図で
あり、本発明によるスタックを示している。
トスタックを有するシリコンボディの概略的な断面図で
あり、本発明によるスタックを示している。
【図２４】様々な製造ステップにおいて形成されるゲー
トスタックを有するシリコンボディの概略的な断面図で
あり、従来技術によるスタックを示している。
トスタックを有するシリコンボディの概略的な断面図で
あり、従来技術によるスタックを示している。
【図２５】様々な製造ステップにおいて形成されるゲー
トスタックを有するシリコンボディの概略的な断面図で
あり、本発明によるスタックを示している。
トスタックを有するシリコンボディの概略的な断面図で
あり、本発明によるスタックを示している。
【図２６】水素パッシベーション領域の形成の様々なス
テップにおいてシリコン基板の選択された表面部分に形
成される水素パッシベーション領域を有するシリコンボ
ディの概略的な断面図を示している。
テップにおいてシリコン基板の選択された表面部分に形
成される水素パッシベーション領域を有するシリコンボ
ディの概略的な断面図を示している。
１０ 基板、半導体ボディ １１ 二酸化シリコン １２ 上部表面 １３ フォトレジスト層 １４、１４’ 水素パッシベーション層 １６ 二酸化シリコン誘電体層 １７ 円形アパーチャ １８ ドープされた多結晶質シリコン層 ２０ 金属コンタクト層 ２２ キャパシタ ２３ 裏側表面 ３２ ＤＲＡＭセル ３４ トランジスタ ３６ キャパシタ ４０ 多結晶質シリコン（ポリ） ４１ 埋め込みストラップ ４２ 埋め込みプレート ４４ ノード誘電体 ４５ ゲート領域 ４６、４８ ソース/ドレイン領域 ４７ ウェル ５０ ノード領域 ５６ 誘電体カラー ５８ トレンチ上部部分 ６０ トレンチ下部部分 ６６ ゲート電極 ６８ ビットライン ６９ ワードライン ７０ 中間レベル誘電体層 ７２ ＳＴＩ ７４ パッドスタック ７６ ハードマスク層 ７８ パッドストップ層 ８０ パッド二酸化シリコン層 ８２ トレンチ ８４ 誘電体層 ９０ トレンチ底部 １０２ ＬＯＣＯＳ絶縁層 １０６ ゲート酸化物 １０８ ゲートスタック １１０、１１０’ 酸化物壁 １１２ ゲート誘電体 １２０ マスク １２２ 窓 １２４ 二酸化シリコン層 １２６ 窒化シリコン層 １３０ 表面部分
フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/8242 (72)発明者 ロルフ−ペーター フォラートゼン アメリカ合衆国 バーモント サウス バ ーリントン レキシントン グリーン ３ (72)発明者 ヨアヒム ヘプフナー ドイツ連邦共和国 ミュンヘン オットー −ハーン−リンク ６ ジーメンス ハー エルエムペー エー テーエフ内
Claims (23)
- 【請求項１】 シリコン材料上に誘電体材料を形成する
ための方法において、該方法は二酸化シリコンの誘電体
層をシリコンの表面に形成するステップと、 該表面を水素によって処理するステップを有する前記シ
リコンと前記二酸化シリコンとの間の誘電率を低減する
ステップとを有する、シリコン材料上に誘電体材料を形
成するための方法。 - 【請求項２】 二酸化シリコン形成ステップは、２ナノ
メートルより大きい厚さを有するこのような二酸化シリ
コンを形成するステップを有する、請求項１記載の方
法。 - 【請求項３】 表面を水素によって処理するステップ
は、前記表面の選択された部分を前記水素によって処理
するステップを有する、請求項１記載の方法。 - 【請求項４】 誘電体層形成ステップは、シリコンにＬ
ＯＣＯＳ領域を形成するステップを有する、請求項１記
載の方法。 - 【請求項５】 誘電体層形成ステップは、シリコンに浅
いトレンチ領域を形成するステップを有する、請求項１
記載の方法。 - 【請求項６】 誘電体層形成ステップは、ゲート電極の
前記誘電体層側壁を形成するステップを有する、請求項
１記載の方法。 - 【請求項７】 表面を水素によって処理するステップ
は、９５０℃から１１００℃の温度及び１０００トール
より大きい圧力で前記水素においてベーキングするステ
ップを有する、請求項２記載の方法。 - 【請求項８】 表面を水素によって処理するステップ
は、少なくとも立方センチメートル当たり１０17原子の
濃度又はこれより大きい濃度で前記表面に水素原子を形
成するステップを有する、請求項２記載の方法。 - 【請求項９】 表面を水素によって処理するステップ
は、少なくとも立方センチメートル当たり１０17原子の
濃度又はこれより大きい濃度で前記表面に水素原子を注
入するステップを有する、請求項２記載の方法。 - 【請求項１０】 表面を水素によって処理するステップ
は、前記表面の選択された部分を前記水素によって処理
するステップを有する、請求項９記載の方法。 - 【請求項１１】 シリコン上に誘電体を形成する方法に
おいて、 該方法は、２ナノメートルより大きい厚さで前記シリコ
ンの表面上に二酸化シリコンの層を形成するステップを
有する、シリコン上に誘電体材料を形成する方法。 - 【請求項１２】 表面を水素によって処理するステップ
は、９５０℃から１１００℃の温度及び１０００トール
より大きい圧力で前記水素においてベーキングするステ
ップを有する、請求項１１記載の方法。 - 【請求項１３】 シリコン上に誘電体を形成する方法に
おいて、 該方法は、 前記シリコンの表面上に二酸化シリコンの層を形成する
ステップと、 水素によって前記表面を処理するステップを有する、少
なくともファクタ１０だけ前記二酸化シリコンと前記シ
リコンとの間の誘電率を低減するステップとを有する、
シリコン上に誘電体を形成する方法。 - 【請求項１４】 二酸化シリコン形成ステップは、２ナ
ノメートルより大きい厚さを有するこのような二酸化シ
リコンを形成するステップを有する、請求項１３記載の
方法。 - 【請求項１５】 表面を水素によって処理するステップ
は、前記表面の選択された部分を前記水素によって処理
するステップを有する、請求項１３記載の方法。 - 【請求項１６】 水素によって表面を処理するステップ
は、９５０℃から１１００℃の温度及び１０００トール
より大きい圧力で前記水素においてベーキングするステ
ップを有する、請求項１４記載の方法。 - 【請求項１７】 水素によって表面を処理するステップ
は、少なくとも立方センチメートル当たり１０17原子の
濃度又はこれより大きい濃度で前記表面に水素原子を形
成するステップを有する、請求項１４記載の方法。 - 【請求項１８】 シリコン基板上に形成されるキャパシ
タンスを低減する方法であって、 該キャパシタンスは該キャパシタンスの誘電体材料とし
て二酸化シリコン層を前記シリコン基板の表面上に有す
る、シリコン基板上に形成されるキャパシタンスを低減
する方法において、 該方法は、 前記表面の部分に水素原子を注入して前記表面の前記部
分の誘電率を増大させ、前記誘電体材料の有効厚さを増
大させてこれにより前記キャパシタンスを低減するステ
ップを有する、シリコン基板上に形成されるキャパシタ
ンスを低減する方法。 - 【請求項１９】 ２ナノメートルより大きい厚さを有す
る二酸化シリコン層を形成するステップを含む、請求項
１８記載の方法。 - 【請求項２０】 表面を水素によって処理するステップ
は、前記表面の選択された部分を前記水素によって処理
するステップを有する、請求項１８記載の方法。 - 【請求項２１】 水素を注入するステップは、９５０℃
から１１００℃の温度及び１０００トールより大きい圧
力で前記水素においてベーキングすることを含む、請求
項１９記載の方法。 - 【請求項２２】 水素を注入するステップは、少なくと
も立方センチメートル当たり１０17原子の濃度又はこれ
より大きい濃度で表面に水素原子を形成するステップを
有する、請求項１９記載の方法。 - 【請求項２３】 キャパシタに結合されたトランジスタ
を有するＤＲＡＭセルは、シリコン基板を有し、 該シリコン基板は、 （ａ）トランジスタを有し、該トランジスタは、基板の
上部に配置された第１のタイプの伝導性を有するソース
及びドレイン領域を有し、該ソース及びドレイン領域は
前記基板のウェルに配置されており、該ウェルは前記第
１の伝導タイプとは反対の伝導タイプを有し、 （ｂ）キャパシタを有し、該キャパシタは、 （i）前記基板に配置されるトレンチを有し、 （ii）該トレンチの中間部壁及び下部壁に配置される第
１の誘電体層を有し、 （iii）該第１の誘電体層上の前記トレンチに配置され
る第１の導電材料を有し、該第１の導電材料の上部部分
はソース及びドレイン領域のうちの一方と前記トレンチ
の前記第１の導電材料の上部部分との間の前記基板に配
置されるノード領域を介して前記ソース及びドレイン領
域のうちの前記一方に電気的に接続されており、前記第
１の導電材料は前記キャパシタの第１の電極を提供し、 （iv）前記トレンチの下部部分の周りの前記基板に配置
される第２の導電材料を有し、該第２の導電材料は前記
第１の伝導タイプを有し、前記第２の導電材料は第１の
誘電体材料の下部部分によって前記第１の導電材料から
誘電的に分離されており、前記第２の導電材料は前記キ
ャパシタの第２の電極を提供し、 （ｃ）第２の誘電体材料を有し、該第２の誘電体材料
は、前記第２の導電材料から前記トレンチの前記ノード
領域を誘電的に絶縁するために第１の誘電体領域の中間
部分の周り基板に配置され、さらに、 （ｄ）水素パッシベーション層を有し、該水素パッシベ
ーション層は前記第２の誘電体材料の部分の周りの前記
トレンチの中間部分に配置されている、キャパシタに結
合されたトランジスタを有するＤＲＡＭセル。
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