JP2000050198A

JP2000050198A - ディジタルカメラ

Info

Publication number: JP2000050198A
Application number: JP11144758A
Authority: JP
Inventors: Hideshi Okada; 秀史岡田
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 1998-05-28
Filing date: 1999-05-25
Publication date: 2000-02-18
Anticipated expiration: 2019-05-25
Also published as: JP3223178B2

Abstract

(57)【要約】【構成】ＣＣＤイメージャ１２は、６４０画素×４８
０ラインのカメラ信号をラスタスキャン方式で出力す
る。カメラ信号は所定の信号処理を施され、これによっ
て６４０画素×４８０ラインのオリジナル画像データお
よび８０画素×６０ラインのサムネイル画像データが生
成される。生成されたオリジナル画像データおよびサム
ネイル画像データは、いずれもバッファ３６を介してＳ
ＤＲＡＭ４４に書き込まれる。ただし、サムネイル画像
データの書き込みは、オリジナル画像データの水平ブラ
ンキング期間に行われる。つまり、８０ライン分のオリ
ジナル画像データがバッファ３６からＳＤＲＡＭ４４へ
書き込まれる毎に、１ライン分サムネイル画像データが
バッファ３６からＳＤＲＡＭ４４に書き込まれる。【効果】１枚分のオリジナル画像データおよび１枚分
のサムネイル画像データのＳＤＲＡＭへの書き込み動作
が１フレーム期間内に完了する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、ディジタルカメラに
関し、特にたとえば撮影されたオリジナル画像データお
よびそれに対応するサムネイル画像データを記録する、
ディジタルカメラに関する。

【０００２】

【従来の技術】ディジタルカメラの記録フォーマットの
１つに、Ｅｘｉｆがある。この記録フォーマットによれ
ば、撮影された所望の解像度の画像データ（オリジナル
画像データ）の他に、このオリジナル画像データに対応
するサムネイル画像データを記録する必要がある。この
ため従来のディジタルカメラでは、ＣＰＵが、プログラ
ムに従ってオリジナル画像データからサムネイル画像デ
ータを作成していた。

【０００３】

【発明が解決しようとする課題】しかし、サムネイル画
像データをプログラムに従って作成しようとすると、作
成に時間がかかり、この結果１回の撮影が完了するまで
の時間が長くなるという問題があった。

【０００４】それゆえに、この発明の主たる目的は、１
回の撮影に要する時間を短縮することができる、ディジ
タルカメラを提供することである。

【０００５】

【課題を解決するための手段】この発明は、被写体を撮
影してオリジナル画像データをラスタスキャン方式で出
力する撮影手段、メインメモリ、オリジナル画像データ
をメインメモリに書き込むオリジナル書き込み手段、オ
リジナル画像データに基づいてサムネイル画像データを
生成する生成手段、バッファ、生成手段から出力された
サムネイル画像データをバッファに書き込む第１サムネ
イル書き込み手段、および第１所定ライン分のオリジナ
ル画像データがメインメモリに書き込まれる毎にバッフ
ァに格納されたサムネイル画像データをメインメモリに
書き込む第２サムネイル書き込み手段を備える、ディジ
タルカメラである。

【０００６】

【作用】オリジナル画像データがラスタスキャン方式で
撮影手段から出力されると、オリジナル書き込み手段
が、このオリジナル画像データをメインメモリに書き込
む。一方、生成手段は、撮影手段から出力されたオリジ
ナル画像データに基づいてサムネイル画像データを生成
する。生成されたサムネイル画像データは、第１サムネ
イル書き込み手段によって一旦バッファに書き込まれ
る。第２サムネイル書き込み手段は、第１所定ライン分
のオリジナル画像データがメインメモリに書き込まれる
毎に、バッファに格納されたサムネイル画像データをメ
インメモリに書き込む。

【０００７】この発明のある局面では、第２所定ライン
分のサムネイル画像データが第１所定ライン分のオリジ
ナル画像データに関連し、バッファは第２所定ライン分
のサムネイル画像データを格納するサムネイルエリアを
含む。

【０００８】この発明の他の局面では、水平カウンタが
オリジナル画像データの水平方向における画素数をカウ
ントして水平カウント値を出力し、垂直カウンタがオリ
ジナル画像データの垂直方向におけるライン数をカウン
トして垂直カウント値を出力する。

【０００９】この発明のある実施例では、生成手段に含
まれる抽出手段が、水平カウント値および垂直カウント
値に基づいて、オリジナル画像データから所定の画素デ
ータを抽出する。抽出手段では、複数のレジスタがオリ
ジナル画像データを所定画素数ずつシフトさせ、能動化
手段が水平カウント値および垂直カウント値に基づいて
複数のレジスタを間欠的に能動化する。

【００１０】この発明の他の実施例では、第１サムネイ
ル書き込み手段はデータ書き込み手段を含む。このデー
タ書き込み手段は、水平カウント値および垂直カウント
値に基づいてサムネイル画像データをバッファに書き込
む。

【００１１】この発明のその他の実施例では、第１サム
ネイル書き込み手段は要求出力手段を含む。要求出力手
段は、垂直カウンタが第１所定ラインに相当するライン
数をカウントしかつ水平カウンタがオリジナル画像デー
タの水平画素数をカウントしたとき、サムネイル画像デ
ータの読み出し要求を出力する。第２サムネイル書き込
み手段に含まれるサムネイル読み出し手段は、このよう
な読み出し要求に応答して、バッファからサムネイル画
像データを読み出す。

【００１２】この発明のその他の局面では、オリジナル
書き込み手段は、第１オリジナル書き込み手段および第
２オリジナル書き込み手段を含む。第１オリジナル書き
込み手段は、オリジナル画像データを所定画素数ずつバ
ッファに書き込み、第２オリジナル書き込み手段は、バ
ッファに格納されたオリジナル画像データを所定画素数
ずつメインメモリに書き込む。

【００１３】

【発明の効果】この発明によれば、第１所定ライン分の
オリジナル画像データがメインメモリへ書き込まれる毎
にバッファに格納されたサムネイル画像データをメイン
メモリに書き込むようにしたため、１枚分のオリジナル
画像データおよび１枚分のサムネイル画像データのメイ
ンメモリへの書き込み動作が１フレーム期間内に完了す
る。つまり、１回の撮影に要する時間を短縮することが
できる。

【００１４】この発明の上述の目的，その他の目的，特
徴および利点は、図面を参照して行う以下の実施例の詳
細な説明から一層明らかとなろう。

【００１５】

【実施例】図１を参照して、この実施例のディジタルカ
メラ１０は、水平方向および垂直方向における有効画素
数が６４０画素および４８０ラインのＣＣＤイメージャ
１２を含む。ＣＣＤイメージャ１２の前面には原色フィ
ルタ（図示せず）が装着され、被写体の光像はこの原色
フィルタを通してＣＣＤイメージャ１２に照射される。

【００１６】シャッタボタン７０が操作されると、シス
テムコントローラ６８は、割込端子５６ａを介してＣＰ
Ｕ５６に制御信号を与える。ＣＰＵ５６は、シャッタボ
タン７０が操作されてから１フレーム期間が経過した時
点で、ＣＣＤイメージャ１２不能化する。具体的には、
タイミングジェネレータ１３にＣＣＤイメージャ１２か
らの電荷の読み出しを中止させる。この結果、シャッタ
ボタン７０の操作後は、１フレーム分のカメラ信号しか
ＣＣＤイメージャ１２から出力されない。

【００１７】出力されたカメラ信号はプログレッシブス
キャン信号であり、かつ各画素はＲ，ＧおよびＢのいず
れかの原色成分をもつ。このようなカメラ信号が、ＣＤ
Ｓ／ＡＧＣ回路１４で周知のノイズ除去およびレベル調
整を施され、その後１２ＭＨｚのクロックレートで動作
するＡ／Ｄ変換器１６で、ディジタル信号であるカメラ
データに変換される。信号処理回路１８は、Ａ／Ｄ変換
器１６から出力されたカメラデータに４：２：２の比率
でＹＵＶ変換を施し、ＹＵＶデータつまり６４０画素×
４８０ラインのオリジナル画像データを生成する。

【００１８】なお、タイミングジェネレータ１３は、シ
グナルジェネレータ１５から出力された水平同期信号お
よび垂直同期信号に基づいてタイミング信号を生成し、
ＣＣＤイメージャ１２をプログレッシブスキャン方式で
駆動する。

【００１９】信号処理回路１８もまた、シグナルジェネ
レータ１５からの水平同期信号および垂直同期信号に応
答して、１２ＭＨｚのクロックレートで上述の信号処理
を実行する。この結果、図４（Ｂ）に示すＹデータおよ
び図４（Ｃ）に示すＵＶデータが、２つの信号経路から
同時に出力される。なお、Ｙデータ，ＵデータおよびＶ
データはいずれも１画素あたり８ビットである。

【００２０】Ｙデータは、シリアルに接続された４つの
Ｄ−ＦＦ回路２０ａ〜２０ｄに１画素毎に入力され、そ
の後Ｄ−ＦＦ回路２０ａ〜２０ｄの出力が同時にＤ−Ｆ
Ｆ回路２８に入力される。つまり、水平方向における４
画素分つまり３２ビットのＹデータが、Ｄ−ＦＦ回路２
８に同時に入力される。一方、ＵデータおよびＶデータ
は、８ビット毎に交互に信号処理回路１８から出力され
る。４：２：２変換によってＵデータおよびＶデータの
それぞれのデータ量はＹデータの１／２となるため、４
画素分のＹデータが一方の信号経路から出力される間
に、２画素分のＵデータおよび２画素分のＶデータが他
方の信号経路から出力される。この２画素分のＵＶデー
タもまた、Ｄ−ＦＦ回路２２ａ〜２２ｄを介してＤ−Ｆ
Ｆ回路３０に同時に入力される。Ｄ−ＦＦ回路２８およ
び３０は３ＭＨｚのクロックレートで動作し、Ｙデータ
およびＵＶデータは、図４（Ｄ）および（Ｅ）に示すタ
イミングでかつ３２ビット毎に、Ｄ−ＦＦ回路２８およ
び３０から出力される。

【００２１】信号処理回路１８から出力されたＹデータ
はまた、常に能動化されかつ１２ＭHZのクロックレート
で動作するＤ−ＦＦ回路２４ａを介して、１画素遅れで
Ｄ−ＦＦ回路２４ｂに入力される。Ｄ−ＦＦ回路２４ｂ
およびその後段にシリアル接続されたＤ−ＦＦ回路２４
ｃ〜２４ｅは、タイミングジェネレータ１３から出力さ
れたイネーブル信号ＲｅｇＥＮによって能動化される。
つまり、図４（Ｆ）に示すイネーブル信号ＲｅｇＥＮが
ハイレベルとなる期間だけ、１２ＭＨｚのクロックに応
答して入力データをラッチする。Ｄ−ＦＦ回路２４ｂ〜
２４ｅのそれぞれでラッチされたＹデータは、Ｄ−ＦＦ
回路３２に同時に入力され、同じイネーブル信号Ｒｅｇ
ＥＮに応答してラッチされる。

【００２２】図４（Ｆ）からわかるように、イネーブル
信号ＲｅｇＥＮは８画素ごとに立ち上がり、この結果Ｙ
データは８画素ごとに１回Ｄ−ＦＦ回路３２に入力され
る。つまり、連続する８画素分のＹデータの中から１画
素分のＹデータが抽出される。Ｄ−ＦＦ回路３２もま
た、イネーブル信号ＲｅｇＥＮに応答して所定４画素に
対応する入力データをラッチする。この結果、８画素ご
とのＹデータが図４（Ｈ）に示すタイミングでＤ−ＦＦ
回路３２から出力される。なお、垂直方向においては、
８ラインごとに１回以上の動作が行われる。

【００２３】信号処理回路１８から出力されたＵＶデー
タは、直接およびＤ−ＦＦ回路２６ａを介してセレクタ
２７に入力される。Ｄ−ＦＦ回路２６ａは常に能動化さ
れかつ１２ＭＨｚのクロックレートで動作し、これによ
って同じ画素に対応するＵデータおよびＶデータが同時
にセレクタ２７に入力される。セレクタ２７は、タイミ
ングジェネレータ１３から出力された選択信号ＵＶＳＥ
Ｌに従っていずれかの入力データを選択する。セレクタ
２７には、Ｄ−ＦＦ回路２６ｂ〜２６ｅがシリアルに接
続され、そのいずれも、イネーブル信号ＲｅｇＥＮがハ
イレベルのときだけ１２ＭＨｚのクロックに応答して入
力データをラッチする。Ｄ−ＦＦ回路３４もまた、イネ
ーブル信号ＲｅｇＥＮに応答して入力データをラッチす
る。この結果、Ｄ−ＦＦ回路２６ｂ〜２６ｅの出力がＤ
−ＦＦ回路３４から同時に出力される。

【００２４】選択信号ＵＶＳＥＬのレベルは、図４
（Ｇ）に示すように８画素毎に変化する。選択信号ＵＶ
ＳＥＬがローレベルであればセレクタ２７はＤ−ＦＦ回
路２６ａの出力を選択し、選択信号ＵＶＳＥＬがハイレ
ベルであればセレクタ２７は信号処理回路１８の出力を
選択する。イネーブル信号ＲｅｇＥＮは、上述のように
８画素ごとに１回しか立ち上がらず、この結果Ｕデータ
およびＶデータがＤ−ＦＦ回路２６ｂ〜２６ｅのそれぞ
れにおいて交互にラッチされる。つまり、Ｕデータおよ
びＶデータが８画素ごとに交互に抽出される。抽出され
た所定４画素に対応するＵＶデータは、図４（Ｉ）に示
すタイミングでＤ−ＦＦ回路３４から出力される。な
お、ＵＶデータについても、垂直方向では８ラインごと
に以上の動作が実行される。

【００２５】このようにして、水平方向および垂直方向
のいずれについても８画素および８ラインごとに画素デ
ータが抽出され、この結果、６４０画素×４８０ライン
のオリジナル画像データから８０画素×６０ラインのサ
ムネイル画像データが生成される。

【００２６】スイッチＳＷ１は、タイミングジェネレー
タ１３から出力された選択信号ＳＤＳＥＬに応じて切り
換えられる。つまり、選択信号ＳＤＳＥＬが“０”であ
ればスイッチＳＷ１はＤ−ＦＦ回路２８と接続され、選
択信号ＳＤＳＥＬが“１”であればスイッチＳＷ１はＤ
−ＦＦ回路３０と接続される。また、選択信号ＳＤＳＥ
Ｌが“２”および“３”をとるとき、スイッチＳＷ１は
Ｄ−ＦＦ回路３２および３４にそれぞれ接続される。選
択信号ＳＤＳＥＬは、１２ＭＨｚのクロックに応答して
図４（Ｊ）に示すように“０”，“２”，“１”，
“３”の順で変化し、この結果Ｄ−ＦＦ回路２８，Ｄ−
ＦＦ回路３２，Ｄ−ＦＦ回路３０，Ｄ−ＦＦ３４の出力
がこの順序で選択される。オリジナル画像データおよび
サムネイル画像データは、図４（Ｋ）に示すタイミング
でスイッチＳＷ１から出力される。

【００２７】スイッチＳＷ１のＤ−ＦＦ回路３２および
３４に対する接続は、Ｄ−ＦＦ回路３２および３４のそ
れぞれから所定４画素に対応するＹデータおよびＵＶデ
ータが出力される期間だけ有効となる。このため、図４
（Ｋ）において、接続が無効であるときのスイッチＳＷ
１の出力を斜線で示している。図４（Ｋ）から分かるよ
うに、３２画素分のオリジナル画像データがスイッチＳ
Ｗ１から出力される間に、その３２画素に関連する４画
素分のサムネイル画像データがスイッチＳＷ１から出力
される。

【００２８】バッファ３６は、図３に示すようなデュア
ルポートのＳＲＡＭによって構成される。トータルのワ
ード数は“１２８”であり、前半の６４ワードがオリジ
ナル画像データを格納するオリジナルエリアとされ、後
半６４ワードのうち所定４０ワードがサムネイル画像デ
ータを格納するサムネイルエリアとされる。

【００２９】詳しく説明すると、各ワードは３２ビット
の幅をもち、アドレス“０”〜“６３”が割り当てられ
たオリジナルエリアは２バンクに分割される。つまり、
各バンクには６４画素分のＹＵＶデータを格納できる。
したがって、スイッチＳＷ１から出力されたオリジナル
画像データは、バンク１および２に６４画素ずつ交互に
書き込まれる。読み出しは、書き込みが実行されていな
いバンクから行われる。

【００３０】一方、サムネイル画像データはアドレス
“６４”〜“８３”およびアドレス“９６”〜“１１
５”に格納される。この合計４０ワード分のエリアがサ
ムネイルエリアとされる。サムネイルエリアにおいて
も、各ワードは３２ビットの幅をもち、所定４画素に対
応するＹデータまたはＵＶデータが１つのワードに書き
込まれる。具体的には、アドレス“６４”〜“８３”の
２０ワードにＹデータが書き込まれ、アドレス“９６”
〜“１１５”の２０ワードにＵＶデータが書き込まれ
る。このようにして、８０画素つまり１ライン分のサム
ネイル画像データが、サムネイルエリアに書き込まれ
る。

【００３１】タイミングジェネレータ１３はまた、図４
（Ｌ）に示す書込アドレス信号および図４（Ｍ）に示す
ライトイネーブル信号をバッファ３６に与える。選択信
号ＳＤＳＥＬが図４（Ｊ）に示すように変化すること
で、オリジナル画像データおよびサムネイル画像データ
が図４（Ｋ）に示すタイミングでスイッチＳＷ１から出
力される。このため、ライトイネーブル信号の出力タイ
ミングは、有効なサムネイル画像データが出力されると
きだけ１２ＭＨｚから２４ＭＨｚに変化する。この結
果、オリジナル画像データおよびサムネイル画像データ
が、図４（Ｌ）に示す書込アドレスに書き込まれる。こ
のようにして、３２画素分のオリジナル画像データがオ
リジナルエリアに書き込まれる間に、関連する４画素分
のサムネイル画像データがサムネイルエリアに書き込ま
れる。

【００３２】オリジナルエリアの一方のバンクに書き込
まれた６４画素分のオリジナル画像データは、他方のバ
ンクに対する後続の６４画素分のオリジナル画像データ
の書き込みと並行して、メモリ制御回路４０によって読
み出される。具体的には、タイミングジェネレータ１３
が図７（Ｂ）に示すオリジナル読出リクエストをメモリ
制御回路４０に与え、メモリ制御回路４０が、このオリ
ジナル読出リクエストに応答して所定のバンクからオリ
ジナル画像データを読み出す。メモリ制御回路４０は、
図７（Ｅ）に示すように２４ＭＨｚのレートでアドレス
信号を出力し、図７（Ｄ）に示すようにオリジナルエリ
アからオリジナル画像データを読み出す。

【００３３】図５を参照して、オリジナル読出リクエス
トは、ＲＳ−ＦＦ回路４０ｂを介して調停回路４０ａに
入力される。調停回路４０ａは、ＲＳ−ＦＦ回路４０ｃ
〜４０ｅからも別のリクエストを受け、各リクエストを
調停する。そして、いずれかのリクエストに応えるため
に、処理回路４０ｆに所定のスタート信号を出力する。

【００３４】処理回路４０ｆは、図６に示すように構成
される。バス３８は、データバス３８ａ〜３８ｃ，アド
レスバス３８ｄならびに制御バス３８ｅを含み、データ
バス３８ａおよび３８ｂは、３ステートバッファ４０ｉ
および４０ｊの入力端子とそれぞれ接続される。データ
バス３８ｃは、３ステートバッファ４０ｉ，４０ｊおよ
び４０ｖの出力端子およびＤ−ＦＦ回路４０ｋの入力端
子と共通接続される。アドレスバス３８ｄおよび制御バ
ス３８ｅは、バッファ制御回路４０ｇと接続される。

【００３５】Ｄ−ＦＦ回路４０ｋ〜４０ｐはシリアル接
続され、Ｄ−ＦＦ回路４０ｐの出力端子は３ステートバ
ッファ４０ｑの入力端子と接続され、そして３ステート
バッファ４０ｑの出力端子はバス４２に含まれるデータ
バス４２ａを介してＳＤＲＡＭ（Synchronous DRAM) ４
４と接続される。３ステートバッファ４０ｑの出力端子
と３ステートバッファ４０ｖの入力端子との間には、互
いにシリアル接続されたＤ−ＦＦ回路４０ｒ〜４０ｕが
介挿される。３ステートバッファ４０ｉ，４０ｊおよび
４０ｖはバッファ制御回路４０ｇによってオン／オフさ
れ、３ステートバッファ４０ｑはＳＤＲＡＭ制御回路４
０ｈによってオン／オフされる。

【００３６】タイミングジェネレータ１３からのオリジ
ナル読出リクエストを処理するとき、処理回路４０ｆ
は、図８（Ａ）に示すスタート信号に応答して図８
（Ｂ）に示すアドレス信号をバッファ３６に出力し、図
８（Ｃ）に示すオリジナル画像データ（ＹＵＶデータ）
をバッファ３６のオリジナルエリアから読み出す。そし
て、読み出したＹＵＶデータをＤＭＡ（Direct Memory
Access）でＳＤＲＡＭ４４に書き込む。このとき、処理
回路４０ｆは２４ＭＨｚのクロックレートで処理を実行
する。

【００３７】具体的に説明すると、バッファ制御回路４
０ｇが、上述のアドレス信号をアドレスバス３８ｄを通
して出力し、かつチップセレクト信号ＣＳ１をローレベ
ルとして３ステートバッファ４０ｊをオン状態とする。
さらに、ＳＤＲＡＭ制御回路４０ｈが３ステートバッフ
ァ４０ｑをオン状態とする。これによって、バッファ３
６から読み出されたオリジナル画像データが、Ｄ−ＦＦ
回路４０ｋ〜４０ｐを経て図８（Ｈ）に示すタイミング
でＳＤＲＡＭ４４に出力される。つまり、３ステートバ
ッファ４０ｉおよび４０ｑの間に４つのＤ−ＦＦ回路４
０ｋ〜４０ｐが介挿されているため、取り込まれたＹＵ
Ｖデータは４クロック遅れでＳＤＲＡＭ４４に出力され
る。

【００３８】ＳＤＲＡＭ制御回路４０ｈもまた、ＳＤＲ
ＡＭ４４に対して図８（Ｄ）〜（Ｆ）に示すアドレス信
号，ＲＡＳ信号およびＣＡＳ信号を出力する。アドレス
信号はアドレスバス４２ｂを介してＳＤＲＡＭ４４に出
力され、ＲＡＳ信号およびＣＡＳ信号は、制御バス４２
ｃおよび４２ｄを介してＳＤＲＡＭ４４に出力される。
アドレス信号は、まずロウアドレスを指定し、続く４ク
ロック期間にカラムアドレスを指定する。ＲＡＳ信号は
ロウアドレスが指定されると同時に立ち下がるが、ＣＡ
Ｓ信号はカラムアドレスが指定された時点で立ち下が
る。これによってＳＤＲＡＭ４４が４つのアドレスを認
識し、図６（Ｈ）に示すＹＵＶデータを所望の４アドレ
スに３２ビットずつ書き込む。このような動作が、６４
画素分だけ実行される。

【００３９】処理回路４０ｆは、６４画素分のオリジナ
ル画像データの書き込みが完了する毎に調停回路３２ａ
にエンド信号を与え、調停回路３２ａは次のリクエスト
の処理に移る。このようにしてタイミングジェネレータ
１３からのオリジナル読出リクエストが１０回処理され
た結果、６４０画素つまり１ライン分のオリジナル画像
データがＳＤＲＡＭ４４に書き込まれる。オリジナル読
出リクエストが４８００回繰り返されると、１画面分の
オリジナル画像データがＳＤＲＡＭ４４内に得られる。

【００４０】タイミングジェネレータ１３は、８０画素
分のサムネイル画像データがバッファ３６に得られるご
とに、つまり８ラインごとに、サムネイル読み出しリク
エストを出力する。サムネイル読み出しリクエストは、
図７（Ｇ）に示すように所定ラインの１０回目のオリジ
ナル読出リクエストと同時に出力され、図５に示すＲＳ
−ＦＦ回路４０ｃに与えられる。調停回路４０ａは１０
回目のオリジナル読出リクエストの次にサムネイル読出
リクエストを処理する。サムネイル読出リクエストを処
理するときも、調停回路４０ａから処理回路４０ｆに対
して所定のスタート信号が与えられ、バッファ制御回路
４０ｇは図７（Ｅ）に示すアドレス信号をバッファ３６
に与える。これによって、サムネイルエリアから図７
（Ｄ）に示すサムネイル画像データが読み出され、上述
と同じ要領でこのサムネイル画像データがＳＤＲＡＭ４
４に書き込まれる。

【００４１】サムネイルエリアには１ライン分のサムネ
イル画像データが格納されるため、サムネイル読出リク
エストを１回処理すれば、１ライン分のサムネイル画像
データがＳＤＲＡＭ４４に書き込まれる。このようなサ
ムネイル画像データの書込動作が、８ラインごとに１回
実行される。換言すれば、６４０画素×８ライン分のオ
リジナル画像データがＳＤＲＡＭ４４に書き込まれるご
とに、８０画素×１ライン分のサムネイル画像データが
ＳＤＲＡＭ４４に書き込まれる。したがって、シャッタ
ボタン７０が押されてから１フレーム期間が経過するま
でに、６４０画素×４８０ライン分のオリジナル画像デ
ータならびに８０画素×６０ライン分のサムネイル画像
データの書き込みが完了する。

【００４２】なお、サムネイル画像データは、図７
（Ａ）に示す水平ブランキング期間にＳＤＲＡＭ４４に
書き込まれ、この結果、サムネイル画像データの書き込
み処理がオリジナル画像データの書き込み処理に悪影響
を及ぶことはない。

【００４３】タイミングジェネレータ１３は図２に示す
ように構成される。Ｈカウンタ１３ａは１２ＭＨｚのク
ロックに応答してインクリメントされ、水平同期信号に
よってリセットされる。つまり、Ｈカウンタ１３ａはオ
リジナル画像データの水平画素数をカウントする。Ｈカ
ウンタ１３ａのカウント値は１０ビットで表される。こ
のようなカウント値の下位３ビット［２：０］がデコー
ダ１３ｂに入力され、下位第３ビット［２］がＤ−ＦＦ
回路１３ｃに入力される。また、下位２ビット［１：
０］がデコーダ１３ｅおよびインバータ１３ｆに入力さ
れ、下位５ビット［４：０］がデコーダ１３ｇに入力さ
れる。

【００４４】デコーダ１３ｂは、３ビットの入力データ
が“１”を示すときに出力をハイレベルとする。このよ
うなデコーダ１３ｂの出力が、イネーブル信号ＲｅｇＥ
Ｎとなる。また、Ｄ−ＦＦ回路１３ｃに入力された下位
第３ビットのデータは、次段のＤ−ＦＦ回路１３ｄを介
して選択信号ＵＶＳＥＬとして出力される。デコーダ１
３ｅは、２ビットの入力データが“０”，“１”，
“２”および“３”を示すとき、“０”，“２”，
“１”および“３”をそれぞれ示す選択信号ＳＤＳＥＬ
を生成する。この結果、イネーブル信号ＲｅｇＥＮは図
４（Ｆ）に示すように変化し、選択信号ＵＶＳＥＬは図
４（Ｇ）に示すように変化し、そして選択信号ＳＤＳＥ
Ｌは図４（Ｊ）に示すように変化する。

【００４５】インバータ１３ｆは入力データを反転さ
せ、デコーダ１３ｇは５ビットの入力データが“２５”
〜“２８”を示すときハイレベル信号を出力する。ま
た、インバータ１３ｉが２４ＭＨｚのクロックを反転さ
せる。Ｖカウンタ１３ｎは、水平同期信号に応答してイ
ンクリメントされ、垂直同期信号によってリセットされ
る。つまり、Ｖカウンタ１３ｎはオリジナル画像データ
の垂直ライン数をカウントする。Ｖカウンタ１３ｎのカ
ウント値は９ビットで表される。このうち下位３ビット
［２：０］がデコーダ１３ｍに入力され、デコーダ１３
ｍはこの入力が“１”を示すときだけハイレベル信号を
出力する。つまり、デコーダ１３ｍの出力は、８ライン
ごとにハイレベルとなる。

【００４６】デコーダ１３ｇおよび１３ｍの出力はＡＮ
Ｄ回路１３ｋによって論理積を施され、ＡＮＤ回路１３
ｋの出力は、ＯＲ回路１３ｈによってインバータ１３ｆ
の出力と論理和を施される。さらに、ＯＲ回路１３ｈの
出力が、ＡＮＤ回路１３ｊによってインバータ１３ｉの
出力と論理積を施される。この結果、ＡＮＤ回路１３ｊ
から図４（Ｍ）に示すライトイネーブル信号が得られ、
バッファ３６に出力される。

【００４７】アドレス発生回路１３ｐ〜１３ｓは、Ｈカ
ウンタ１３ａのカウント値に基づいて、オリジナルＹデ
ータ，オリジナルＵＶデータ，サムネイルＹデータおよ
びサムネイルＵＶデータの書き込みアドレスをそれぞれ
決定し、アドレス信号をセレクタ１３ｔに入力する。セ
レクタ１３ｔはまた、Ｈカウンタ１３ａのカウント値の
下位２ビットを制御信号として受け、いずれかのアドレ
ス信号を選択する。つまり、制御信号が“０”を示すと
きはアドレス発生回路１３ｐの出力を選択し、制御信号
が“２”を示すときはアドレス発生回路１３ｑの出力を
選択する。また、制御信号が“１”を示すときはアドレ
ス発生回路１３ｒの出力を選択し、制御信号が“３”を
示すときはアドレス発生回路１３ｓの出力を選択する。
この結果、アドレス信号は図４（Ｌ）に示すように変化
する。

【００４８】このようにしてタイミングジェネレータ１
３からバッファ３６に与えられるライトイネーブル信号
およびアドレス信号にしたがって、オリジナル画像デー
タおよびサムネイル画像データが所定アドレスに書き込
まれる。

【００４９】読み出しリクエスト発生回路１３ｕおよび
１３ｖは、Ｈカウンタ１３ａおよびＶカウンタ１３ｍの
両方のカウント値を受け、所定タイミングでオリジナル
読み出しリクエストおよびサムネイル読み出しリクエス
トをそれぞれ出力する。具体的に説明すると、読み出し
リクエスト発生回路１３ｕは、各ラインにおいてＨカウ
ンタ１３ａが６４画素をカウントするごとにオリジナル
読み出しリクエストを出力する。一方、読み出しリクエ
スト発生回路１３ｖは、Ｖカウンタ１３ｍが７ラインを
カウントしかつＨカウンタ１３ａが６４０画素をカウン
トするごとに、サムネイル読み出しリクエストを出力す
る。この結果、オリジナル読み出しリクエストは、図７
（Ｂ）に示すように６４画素毎に出力される。また、サ
ムネイル読み出しリクエストは、図７（Ｃ）に示すよう
に、所定ラインにおける１０回目のオリジナル読み出し
リクエストと同時に出力される。

【００５０】ＳＤＲＡＭ４４に１画面分のオリジナル画
像データおよびサムネイル画像データが得られると、図
１に示すＪＰＥＧ圧縮／伸長回路４８がメモリ制御回路
４０に対して書込リクエストおよび読出リクエストを与
える。書込リクエストはオリジナル画像データおよびサ
ムネイル画像データのバッファ４６への書き込みを要求
するリクエストであり、読出リクエストは、ＪＰＥＧ圧
縮／伸長回路４８によって圧縮されバッファ５０に書き
込まれた圧縮データの読み出しを要求するものである。
したがって、書込リクエスト，読出リクエストの順でそ
れぞれのリクエストが与えられる。

【００５１】調停回路４０ａは、ＲＳ−ＦＦ回路４０ｄ
を介して書込リクエストを受け、対応するスタート信号
を処理回路４０ｆに与える。図６に示すバッファ制御回
路４０ｇは、チップセレクト信号ＣＳ２をローレベルと
し、ＳＤＲＡＭ制御回路４０ｈは上述と同じ要領でＳＤ
ＲＡＭ４４からオリジナル画像データを読み出す。読み
出されたオリジナル画像データは、Ｄ−ＦＦ回路４０ｒ
〜４０ｖおよび３ステートバッファ４０ｐを経てバッフ
ァ４６に出力される。バッファ制御回路４０ｇはまた、
アドレス信号およびライトイネーブル信号をバッファ４
６に出力する。これによって、オリジナル画像データが
バッファ５８の所定アドレスに書き込まれる。

【００５２】ＪＰＥＧ圧縮／伸長回路４８は、バッファ
４６に書き込まれたオリジナル画像データにＪＰＥＧ圧
縮を施し、圧縮データをバッファ５０に書き込む。この
ようにしてバッファ５０に格納された圧縮データは、Ｊ
ＰＥＧ圧縮／伸長回路４８からの読出リクエストに応答
してメモリ制御回路４０によって読み出され、再度ＳＤ
ＲＡＭ４４に書き込まれる。

【００５３】つまり、ＲＳ−ＦＦ回路４０ｅを介して入
力される読出リクエストに応答して、調停回路４０ａが
所定のスタート信号を処理回路４０ｆに入力する。これ
を受けて、図６のバッファ制御回路４０ｇがチップセレ
クト信号ＣＳ３をローレベルとし、アドレス信号をバッ
ファ５０に出力する。また、ＳＤＲＡＭ制御回路４０ｈ
が、３ステートバッファ４０ｑをオン状態とし、アドレ
ス信号，ＲＡＳ信号およびＣＡＳ信号を所定のタイミン
グでＳＤＲＡＭ４４に入力する。これによって、バッフ
ァ５０に格納された圧縮データが、ＳＤＲＡＭ４４の所
定アドレスに格納される。

【００５４】このような処理はサムネイル画像データに
対しても施され、この結果、オリジナル画像およびサム
ネイル画像の両方の１画面分の圧縮データがＳＤＲＡＭ
４４内に得られる。

【００５５】ＣＰＵ５６は、この圧縮データをバスブリ
ッジ５２およびバス５４を介して取り込み、ＤＲＡＭ５
８に書き込む。ＣＰＵ５６はその後、この圧縮データを
Ｉ／Ｆ回路６０を介してメモリカード６６に記録する。

【００５６】この実施例によれば、８ライン分のオリジ
ナル画像データのＳＤＲＡＭ４４への書き込みが完了す
る毎に、関連する１ライン分のサムネイル画像データを
ＳＤＲＡＭ４４に書き込むようにしたため、１画面分の
オリジナル画像データおよび１画面分のサムネイル画像
データの書き込みを１フレーム期間内に完了することが
できる。さらに、メモリ制御回路４０の処理速度は２４
ＭＨｚで、信号処理回路１８の処理速度の４倍である。
このため、ＳＤＲＡＭ４４へのオリジナル画像データお
よびサムネイル画像データの書き込みと並行して、これ
らのデータの圧縮処理およびメモリカード６６への記録
処理が可能となる。この結果、各フレームのオリジナル
画像データおよびサムネイル画像データをＳＤＲＡＭ４
４に連続して書き込む処理と並行して、各フレームの圧
縮データをメモリカード６６に連続して記録することが
できる。換言すれば、複数フレームのオリジナル静止画
像からなるオリジナル動画像および複数フレームのサム
ネイル静止画像からなるサムネイル動画像を、メモリカ
ード６６に記録することができる。

【００５７】なお、この実施例では、水平ブランキング
期間を利用してサムネイル画像データを１ラインずつＳ
ＤＲＡＭ４４に書き込むようにしたが、ＳＤＲＡＭ４４
へのサムネイル画像データの書き込みは複数ラインごと
に行ってもよい。この場合、サムネイルエリアの容量を
複数ライン分のサムネイル画像データが格納できるよう
に拡張する必要がある。また、サムネイルエリアの容量
を８０画素×６０ラインまで拡張し、垂直ブランキング
期間に１画面分のサムネイル画像データをまとめてＳＤ
ＲＡＭ４４に書き込むようにしてもよい。

【００５８】また、この発明では、プログレッシブスキ
ャン方式のＣＣＤイメージャを用いて説明したが、この
発明は、ラスタスキャン方式のあらゆるイメージセンサ
を用いるディジタルカメラに適用できる。このため、プ
ログレッシブスキャン方式の代わりにインタレーススキ
ャン方式を採用してもよく、また、ＣＣＤイメージャの
代わりにＣＭＯＳイメージセンサを採用してもよい。

【００５９】さらに、メモリカードとしてはＳＳＦＤＣ
（ソリッドステートフロッピーディスクカード）をはじ
めとする各種のカードを用いることができる。また、こ
の実施例ではＲ，ＧおよびＢがモザイク状に配列された
原色フィルタを用いて説明したが、Ｙe ，Ｃy ，Ｍg お
よびＧがモザイク状に配列された補色フィルタを用いて
もよい。さらに、メインメモリは、バースト転送が可能
である限りＳＤＲＡＭ以外のものを用いてもよい。

【図面の簡単な説明】

【図１】この発明の１実施例を示すブロック図である。

【図２】タイミングジェネレータの一部を示すブロック
図である。

【図３】バッファを示す図解図である。

【図４】図１実施例の動作の一部を示すタイミング図で
ある。

【図５】メモリ制御回路を示すブロック図である。

【図６】図５実施例の一部を示すブロック図である。

【図７】図１実施例の動作の他の一部を示すタイミング
図である。

【図８】図１実施例の動作のその他の一部を示すタイミ
ング図である。

【符号の説明】

１０…ディジタルカメラ１２…ＣＣＤイメージャ１８…信号処理回路３６…バッファ４４…ＳＤＲＡＭ

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｈ０４Ｎ 5/91

Claims

【特許請求の範囲】

【請求項１】被写体を撮影してオリジナル画像データを
ラスタスキャン方式で出力する撮影手段、メインメモリ、前記オリジナル画像データを前記メインメモリに書き込
むオリジナル書き込み手段、前記オリジナル画像データに基づいてサムネイル画像デ
ータを生成する生成手段、バッファ、前記生成手段から出力されたサムネイル画像データを前
記バッファに書き込む第１サムネイル書き込み手段、お
よび第１所定ライン分のオリジナル画像データが前記メ
インメモリに書き込まれる毎に前記バッファに格納され
たサムネイル画像データを前記メインメモリに書き込む
第２サムネイル書き込み手段を備える、ディジタルカメ
ラ。
【請求項２】第２所定ライン分のサムネイル画像データ
が前記第１所定ライン分のオリジナル画像データに関連
し、前記バッファは前記第２所定ライン分のサムネイル画像
データを格納するサムネイルエリアを含む、請求項１記
載のディジタルカメラ。
【請求項３】前記オリジナル画像データの水平方向にお
ける画素数をカウントして水平カウント値を出力する水
平カウンタ、および前記オリジナル画像データの垂直方
向におけるライン数をカウントして垂直カウント値を出
力する垂直カウンタをさらに備える、請求項１または２
記載のディジタルカメラ。
【請求項４】前記生成手段は、前記水平カウント値およ
び前記垂直カウント値に基づいて前記オリジナル画像デ
ータから所定の画素データを抽出する抽出手段を含む、
請求項３記載のディジタルカメラ。
【請求項５】前記抽出手段は、前記オリジナル画像デー
タを所定画素数ずつシフトさせる複数のレジスタ、およ
び前記水平カウント値および前記垂直カウント値に基づ
いて前記複数のレジスタを間欠的に能動化する能動化手
段を含む、請求項４記載のディジタルカメラ。
【請求項６】前記第１サムネイル書き込み手段は、前記
水平カウント値および前記垂直カウント値に基づいて前
記サムネイル画像データを前記バッファに書き込むデー
タ書き込み手段を含む、請求項３ないし５のいずれかに
記載のディジタルカメラ。
【請求項７】前記第１サムネイル書き込み手段は、前記
垂直カウンタが前記第１所定ラインに相当するライン数
をカウントしかつ前記水平カウンタが前記オリジナル画
像データの水平画素数をカウントしたとき前記サムネイ
ル画像データの読み出し要求を出力する要求出力手段を
含む、請求項３ないし６のいずれかに記載のディジタル
カメラ。
【請求項８】前記第２サムネイル書き込み手段は、前記
読み出し要求に応答して前記バッファから前記サムネイ
ル画像データを読み出すサムネイル読み出し手段を含
む、請求項７記載のディジタルカメラ。
【請求項９】前記オリジナル書き込み手段は、前記オリ
ジナル画像データを所定画素数ずつ前記バッファに書き
込む第１オリジナル書き込み手段、および前記バッファ
に格納されたオリジナル画像データを前記所定画素数ず
つ前記メインメモリに書き込む第２オリジナル書き込み
手段を含む、請求項１ないし８のいずれかに記載のディ
ジタルカメラ。
【請求項１０】前記バッファは、少なくとも前記所定画
素数のオリジナル画像データを格納するオリジナルエリ
アを含む、請求項９記載のディジタルカメラ。
【請求項１１】前記メインメモリはＳＤＲＡＭである、
請求項１ないし１０のいずれかに記載のディジタルカメ
ラ。
【請求項１２】前記メインメモリに格納されたオリジナ
ル画像データおよびサムネイル画像データを記録媒体に
記録する記録手段をさらに備える、請求項１ないし１１
のいずれかに記載のディジタルカメラ。