JP2000032344A - Ｃｍｏｓアクティブピクセルセンサのための並列出力ア―キテクチャ - Google Patents

Ｃｍｏｓアクティブピクセルセンサのための並列出力ア―キテクチャ

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JP2000032344A JP11172158A JP17215899A JP2000032344A JP 2000032344 A JP2000032344 A JP 2000032344A JP 11172158 A JP11172158 A JP 11172158A JP 17215899 A JP17215899 A JP 17215899A JP 2000032344 A JP2000032344 A JP 2000032344A
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Paul P Lee
ピー リー ポール
Teh-Hsuang Lee
シュワン リー テー
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Eastman Kodak Co
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Abstract

(57)【要約】 【課題】 高ピクセルレートのデータ転送を達成するた
めに、より多機能な複数アレイを実現するような、アク
ティブピクセルセンサ（ＡＰＳ）を提供する。 【解決手段】 半導体基板上にピクセルアレイ１０が形
成されている。ピクセルアレイ１０は、複数の行及び列
に配置されている。ピクセルアレイ１０は機能的に分割
され、分割された領域の各々に列アドレス／信号処理／
出力回路１１，１２，１３及び１４と、一つの行アドレ
ス回路１８を設けることによって、複数のピクセルを同
時にアドレスして読み出すことを可能にする。列アドレ
ス／信号処理／出力回路１１，１２，１３及び１４が各
領域に設けられて、各領域のピクセルのシーケンス列を
出力する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、一般的に、複数出
力チャネルを有する固体画像装置センサに関し、より具
体的には、高フレームレート及び高ピクセルレートを必
要とするイメージ獲得のために設計された、複数チャネ
ルを有するＣＭＯＳアクティブピクセルセンサ（ＡＰ
Ｓ）に基づいたアーキテクチャに関する。本発明は、モ
ザイクカラーフィルタアレイ（ＣＦＡ）によって規定さ
れる色の各々について別個の出力チャネルを有すること
が望まれるシステムに対しても、適用可能である。この
アーキテクチャは、他のタイプのｘ−ｙアドレス可能な
イメージングアレイに対しても、適している。
【０００２】
【従来の技術】従来技術によれば、データを高ピクセル
データレートで出力することを要件とするイメージセン
サが知られている。典型的には、これらの高ピクセルレ
ート要件は、ピクセルの２次元アレイ（ｘ−ｙアレイ）
を２つのスプリットフィールドに分けて配列し、これら
のピクセルの一方の半分の出力を、その半分に隣接した
アレイの端に位置された信号処理回路に送るようにする
ことによって、達成される。もう一方の半分のピクセル
は、その半分に隣接して配置された同様の回路に出力さ
れる。従来技術においてそのようなアレイを実現するた
めに使用され得る技術は、ＣＭＯＳ ＡＰＳ或いはＣＣ
Ｄであった。他の従来技術として、２次元アレイを多数
のブロックに形成し、個々のブロックがそれ自身の出力
パスを有しているものが、開示されている。これらの複
数出力パスを有する従来技術の装置は、イメージセンサ
アレイのための出力データレートを増加させるが、提供
する多様な機能性の量及び種類が制限される。
【０００３】図１は、従来技術のセンサ装置のブロック
図であって、センサ１００は、２つの個々の光センシン
グフィールド１１９及び１２９が存在するように配置さ
れている。描かれているセンサ１００は、電荷結合型装
置（ＣＣＤ）である。フィールド１１９及び１２９の各
々は、水平シフトレジスタを有しており、これらが、各
フィールド１１９及び１２９の出力パスを提供する。セ
ンサは、２つの別個のセンサとして効果的に動作され
て、それによって、単一のフィールド或いはフレームの
みを有するセンサのピクセルデータ転送レートを倍増さ
せる。更にピクセルデータ転送レートを増加するため
に、従来技術のセンサでは、フィールド１１９に出力タ
ップ１２１〜１２７が設けられており、これらの出力タ
ップ１２１〜１２７は、ｏｕｔ１２０と共に動作して、
水平シフトレジスタを通じて現在転送されている電荷を
除去する。同様に、フィールド１２９は、ｏｕｔ１３０
と共に動作して、水平シフトレジスタを通じて現在転送
されている電荷を除去する出力タップ１３１〜１３７
を、有している。これで、計８つの出力（１３０〜１３
７）が得られる。出力数が増えると、高速要件を有する
システムに必須のピクセルデータ転送レートが、大きく
増加する。しかし、そのような構成によっては、ランダ
ムアドレス能力は得られない。
【発明が解決しようとする課題】従来のＣＭＯＳ ＡＰ
Ｓでは、ピクセルアレイのうちの１行のみがアドレスさ
れて、その行からイメージデータが、オフセット除去の
ような信号処理のために、並列に列回路に転送される。
選択された行の各ピクセルは順に読み出されて、１ライ
ンの出力イメージデータを形成する。アレイ中のピクセ
ルの総数及びフレームレートが、ピクセル出力レートを
決定する。高フレームレート装置、すなわちイメージ獲
得のために多数のピクセルを有する装置に対しては、デ
ータレートは過剰になり、出力チャネル電子回路はもは
や十分に高速ではなく、信号を獲得して、その信号を非
常に忠実にイメージ２値化及び記憶ユニットに伝送する
ことができない。例えば、３０フレーム／秒で動作する
１０００×１０００（メガピクセル）アレイは、３０Ｍ
Ｈｚを越えるピクセル出力レートを有する。しかし、１
０００フレーム／秒で動作する５００×５００ピクセル
アレイは、２５０ＭＨｚを越える出力データレートを必
要とする。典型的な最高技術水準のピクセルデータチャ
ネル（アナログ信号及び２値化回路の両方）では、１０
ＭＨｚオーダの範囲のピクセル転送レートが可能である
に過ぎず、従って、高フレームレート及び高ピクセル数
のセンサのための高ピクセル出力レートを達成するため
には、複数並列出力チャネルが必要である。
【０００４】以上の議論より、当該技術において、高ピ
クセルレートのデータ転送を達成するために、より多機
能な複数アレイが必要とされていることが、明らかであ
ろう。
【０００５】
【課題を解決するための手段】本発明は、アクティブピ
クセルセンサ（ＡＰＳ）のためのＣＭＯＳに基づいたア
ーキテクチャを提供することによって、従来技術におけ
る前述の問題を克服する。複数の行及び列に配置された
ピクセルの２次元アレイを有する半導体基板が、基板上
に形成された行アドレス回路と、基板上に形成された列
アドレス回路と、ピクセルのアレイに動作可能に接続さ
れた複数の信号処理回路と、を備え、信号処理回路の各
々は、導電性信号バスを通じて、アレイ中のピクセルの
所定のサブセットに電気的に接続されている。サブセッ
トの各々は、複数のピクセルを備える。半導体基板は、
更に、行アドレス回路及び列アドレス回路を使用してサ
ブセットの各々について１つのピクセルを有するピクセ
ル列を選択し、各ピクセル列から信号を信号処理回路に
同時に転送する手段を、備える。
【０００６】ＡＰＳの特性と完全に互換性を有するＣＭ
ＯＳに基づくアーキテクチャを提供する本発明は、様々
な効果を有する。具体的には、本発明は、ｘ−ｙアドレ
シング性や、（例えば、フレーム当たり、より少ないピ
クセルで、より高いフレームレートを提供するための）
ピクセルアレイのサブウインドウイング及びサブサンプ
リングを提供し、提供されるモザイクカラーフィルタア
レイを有するカラーイメージセンサに対しては、並列チ
ャネル接続スキームをサブサンプリング中にＣＦＡパタ
ーンを保存するために使用することが可能であり、ＣＦ
Ａに基づくカラーイメージセンサに対しては、並列チャ
ネルの各々を単一の色に対して使用することが可能であ
り、（色特定ゲインの設定や２値化のような）カラー信
号処理を簡単化する。
【０００７】
【発明の実施の形態】本発明は、信号バスを使用して、
複数の（２つ或いはそれ以上の）行或いは複数のピクセ
ルを信号処理回路に並列に接続することによって、複数
の出力回路、或いはチャネルを使用して、高データレー
ト要件を全体として有する装置に対するチャネル当たり
のデータレート要件（図２〜図５参照）を低くすること
ができる。この複数チャネルの実現は、各々の異なる色
に対して別個の出力チャネルを有していることが望まし
いカラーｘ−ｙアドレス可能センサにも、適用可能であ
る。各々の異なる色に対する別個の出力チャネルの例と
して、ピクセル１、２、３及び４の各々（図２〜図５参
照）が、（２つのグリーンチャネル、１つのレッドチャ
ネル、及び１つのブルーチャネルを有するバイエルパタ
ーンのような）異なる色を検知するように構成されてい
る。列幅の出力信号ルーティングは、色特定出力チャネ
ルをカバーする同じカラーフィルタのピクセルを全て接
続する。
【０００８】図２を参照すると、これは本発明のブロッ
ク図であって、４つの出力チャネルｏｕｔ１、ｏｕｔ
２、ｏｕｔ３、及びｏｕｔ４を有するピクセルアレイ１
０が設けられていて、選択されたピクセル１、２、３、
及び４が、４つの別個の列アドレス／信号処理／出力回
路１１、１２、１３、及び１４を介して同時に出力され
る。本実施形態に示されているように、４つの選択され
たピクセル１、２、３、及び４は、行アドレス回路１８
によって出力用に選択された単一の行から選択される。
これより、４つの並列チャネルは、選択された行の４つ
のピクセルがアドレスされて４つの異なる回路ブロック
に読み出されるように、実現される。行アドレス回路１
８は、本発明によって実現されるように、チップ上に設
けられる。列アドレス回路もチップ上に設けられるが、
本発明によって実現されるように、列アドレス／信号処
理／出力回路１１、１２、１３、及び１４の一部となっ
ている。行及び列アドレス回路は、イメージセンサの技
術分野で良く知られている従来の回路である。列アドレ
ス／信号処理／出力回路１１、１２、１３、及び１４
は、出力チャネルｏｕｔ１、ｏｕｔ２、ｏｕｔ３、及び
ｏｕｔ４（以下により詳細に説明する）と同様に、本質
的に同一の回路であって、４つのチャネルの各々毎に、
目的の色のみを変えて、繰り返されている。図２によっ
て示される本発明は、各チャネルがピクセルの１／４ず
つを処理し、４つのピクセルが同時に、各チャネルで１
ピクセルずつ処理される。
【０００９】図３は、図２を参照して説明した実施形態
の変形であって、４つの出力チャネルを有する本発明の
他の実施形態のブロック図である。図３を参照すると、
４つの出力チャネルｏｕｔ１、ｏｕｔ２、ｏｕｔ３、及
びｏｕｔ４を有するピクセルアレイ２０が、選択された
ピクセル１、２、３、及び４を、４つの別個の列アドレ
ス／信号処理／出力回路２１、２２、２３、及び２４を
介して同時に出力する。ここでは、４つの異なる回路ブ
ロックで同時に処理される４つのピクセルを選択するた
めに、２つの連続した行が必要とされる。図３に示され
る実施形態で提供されるピクセルは、典型的には、従来
技術で典型的に使用されるモザイクカラーフィルタアレ
イ（ＣＦＡ）パターンの一部である。図示されるよう
に、並列に処理される４つのピクセルは色に基づいて関
連付けられており、同時に処理される４つの各グループ
毎に、２つのグリーンピクセル（Ｇとして示されてい
る）、１つのブルーピクセル（Ｂとして示されてい
る）、及び１つのレッドピクセル（Ｒとして示されてい
る）がある。
【００１０】図４は、説明した上記の実施形態の変形で
あって、４つの出力チャネルを有する本発明の他の実施
形態のブロック図である。ピクセルアレイ３０が、４つ
の出力チャネルｏｕｔ１、ｏｕｔ２、ｏｕｔ３、及びｏ
ｕｔ４を有し、選択されたピクセル１、２、３、及び４
を、４つの別個の列アドレス／信号処理／出力回路３
１、３２、３３、及び３４を介して同時に出力する。図
４は、列アドレス／信号処理／出力回路３１、３２、３
３、及び３４がイメージングｘ−ｙアレイの１つの側の
みに位置している４チャネル変形を描いたブロック図で
ある。ここに描かれている選択されたピクセル１、２、
３、及び４は、連続した行に位置しているが、必ずし
も、隣接したピクセルがモザイクパターンの形成を妨げ
るわけではない。これは説明の目的のためであって、出
力のために選択されるピクセルに関連した回路配置にお
いて、様々なスキームが使用できることを示すものであ
る。
【００１１】図５は、図３に示される実施形態に関し
て、ピクセルアレイ２０の中の色特定チャネルへの選択
されたピクセル１、２、３、及び４の接続マトリクスを
詳細に示している。具体的には、様々なピクセルを出力
チャネルに接続するために使用される列信号バスが描か
れている。図５に見られるように、各列は、少なくとも
２つの信号バスを有しており、これらは、その列のピク
セルの半分を、それらのピクセルが関連しているチャネ
ルに従ってピクセルに接続する。これによって、列の半
分は、ピクセル１及び３を各列アドレス／信号処理／出
力回路２１及び２３にインターフェースする信号バスラ
インを有し、残りの半分は、ピクセル２及び４を各列ア
ドレス／信号処理／出力回路２２及び２４にインターフ
ェースする信号バスラインを有する。
【００１２】図６は、列信号バスラインを信号処理回路
及び列アドレス回路にインターフェースするブロック図
を、詳細に描いている。ピクセルデータは、ピクセル列
バスからＣＤＳ回路９１に到着し、ここで２倍サンプリ
ングが行われる。列選択信号がスイッチ９５及び９６に
与えられて、差動増幅器９２にリセットサンプル及び信
号サンプルを交互に供給し、列アドレス回路によって現
在選択されている列の各々に、隣接した出力を与える。
スイッチ９５及び９６はトランジスタ構成であり、所与
のプロセスによって与えられる設計基準に基づいて、Ｃ
ＭＯＳ、ＰＭＯＳ、或いはＮＭＯＳの何れであっても良
い。差動増幅器９２は、固定値のゲイン値を有していて
も良く、或いは、そのゲイン値はプログラマブルであっ
ても良い。プログラマブルなゲイン値は、メタル或いは
論理レベルの何れかで与えられる。
【００１３】他のアーキテクチャでは、アレイを四半分
領域に分割し、先に説明したものと同じ複数ピクセル接
続アーキテクチャを適用して、更に多数の並列チャネル
を達成している。図７の本発明のある実施形態のブロッ
ク図では、アレイが４つのｘ−ｙアレイ四半分領域４
１、４２、４３、及び４４に分割され、その各々が２つ
の出力チャネルを有していて、結果として計８つの出力
チャネルを有している。各出力チャネルは、それ自身の
列アドレス／信号処理／出力回路（５１〜５８）を有し
ている。４つのｘ−ｙアレイ四半分領域４１、４２、４
３、及び４４の各々は、それ自身の個別の行アドレス回
路８１、８２、８３、及び８４を有している。ここで開
示されている本発明では、高フレームレート或いは高ピ
クセル数のイメージセンサを可能にする並列チャネルの
構成を可能にしている。ピクセルの５１２×５１２アレ
イの８チャネルの実現は１０００フレーム／秒の転送を
可能にし、これによって３５ＭＨｚのオーダのチャネル
データレート（アドレス、出力設定時間などに関わる総
時間に依存する）が得られるが、これは、列毎の相関２
重サンプリング（ＣＤＳ）或いはチャネル毎のアナログ
−デジタル変換を各チャネルに組み込むために、非常に
適切な値である。四半分領域アーキテクチャ（図７参
照）及び２倍行出力の使用によって、列信号バス（列毎
に２つ）の付加によるピクセルフィル係数のロスが最小
になる。１６チャネル撮像器は、各撮像器の四半分領域
に取り付けられた４つの並列アドレス／信号処理／出力
回路にピクセル信号を出力する４つの列信号バスを使用
しても、形成可能である。
【００１４】図８は、４つのｘ−ｙアレイ四半分領域４
１、４２、４３、及び４４を有する、図７に示される８
出力チャネルを有する本発明のセンサのある実施形態の
ブロック図であるが、図８では、８つの出力チャネル
が、色特定出力チャネルを有するように構成されてい
る。色特定方式で出力チャネルを配置するための好まし
い方法では、隣接するカラーピクセルを、同時に異なる
チャネルに読み出すシーケンスが使用される。図７及び
図８に示される４つのｘ−ｙアレイ四半分領域４１、４
２、４３、及び４４とそれらのアドレス及び信号処理回
路に対する設計レイアウトの好ましいプロセスでは、４
つのアレイの１つを、そのアドレス及び信号処理回路と
共に形成する。次に、そのアレイの第１回目の鏡像作成
によって、関連するアドレス及び信号処理回路を有する
２つの四半分領域を生成する。２つの四半分領域の鏡像
デザインから、再び鏡像作成によって、４つの四半分領
域４１、４２、４３、及び４４が生成される。レイアウ
ト時に、４つの四半分領域の全てを別個に設計しても良
く、そのようなレイアウトは、信号処理を単純化するよ
うな若干異なったアドレス特性を有していても良いこと
に、留意すべきである。しかし、好適な実施形態によれ
ば、鏡像設計技術が単純であるので、４つの四半分領域
に対するどのような他の信号処理の追加も、価値のある
ものになっている。
【００１５】図９は、出力チャネルで使用される基本的
機能ブロックを描いたブロック図である。出力チャネル
は、本質的にお互いに同一であるか、或いは、少なくと
も非常に類似している。相関２重サンプリング（ＣＤ
Ｓ）９１が、先に説明した出力チャネルの各々に対して
設けられて、各ピクセルのための電圧レベル信号を提供
する。好適な実施形態では、相関２重サンプリングユニ
ット９１の各々と共に差動増幅器が使用され、相関２重
サンプリングユニット９１は、各チャネルからプログラ
マブルゲイン増幅器（ＰＧＡ）９３へ、調節された電圧
を出力する。ＰＧＡ９３は、各チャネルに所定のゲイン
量を与えるが、これは典型的には色に基づいているが、
他の要素に基づいていても良い。
【００１６】図１０は、本発明によって実現される好適
な実施形態において、出力チャネルの各々に一般的に適
用される出力チャネルの模式的な図である。ＣＤＳは、
各ピクセルについて２つのサンプル（Ｒｅｓｅｔ及びＳ
ｉｇｎａｌ）を受け取り、これに従って２つのサンプル
・ホールド回路１０１及び１０２に、関連するピクセル
から受け取ったＲｅｓｅｔ及びＳｉｇｎａｌサンプルを
各々に１つずつ提供する。Ｒｅｓｅｔ及びＳｉｇｎａｌ
サンプルの各々は、各スイッチＳ及びＲが閉じていると
きには、ＣＤＳ９１の中の関連するキャパシタＣS及び
ＣRに記憶される。キャパシタＣS及びＣRに記憶された
値は、差動増幅器９２の入力に与えられる。これらの記
憶されたＳｉｇｎａｌ及びＲｅｓｅｔサンプルは、差動
増幅器に対する入力として使用される。差動増幅器は、
ＰＧＡに出力を与えるが、好適な実施形態では、ＰＧＡ
は差動増幅器出力における可変抵抗器である。ＰＧＡが
ＣＤＳの出力を除外して、ＰＧＡの後に配置された差動
増幅器を有していてもよいことが理解される。しかし、
好適な実施形態では、差動増幅器をＣＤＳの直後に配置
する。また、ＰＧＡが、可変ゲイン要素として、可変抵
抗器と同様にトランジスタ或いはＤＡＣなどを使用して
も良いことが、理解される。ＣＤＳは、Ｓｉｇｎａｌ及
びＲｅｓｅｔキャパシタの両方をクリアするトランジス
タ回路によって、リセットされる。好適な実施形態で
は、ＰＭＯＳトランジスタが、クリアの目的で使用され
る。
【００１７】本発明が、ある好適な実施形態を参照して
詳細に説明されてきたが、本発明の精神及び範囲の中で
変更及び改変が行われ得ることが、理解されるであろ
う。
【図面の簡単な説明】
【図１】 ２つの出力回路を有する従来技術の装置のブ
ロック図である。
【図２】 ４つの出力チャネルを有する本発明のある実
施形態のブロック図である。
【図３】 ４つの出力チャネルを有する本発明のある実
施形態のブロック図である。
【図４】 ４つの出力チャネルを有する本発明のある実
施形態のブロック図である。
【図５】 ４つの出力チャネルを有する本発明のある実
施形態であって、チャネル上に同時に出力される４つの
ピクセルがモザイクパターンに配置されている場合のブ
ロック図である。
【図６】 本発明の列アドレス／信号処理／出力回路の
ある実施形態のブロック図である。
【図７】 ８つの出力チャネルを有する本発明のある実
施形態のブロック図である。
【図８】 ８つの出力チャネルを有する本発明のある実
施形態のブロック図である。
【図９】 出力チャネルにおける基本的機能ブロックを
描いたブロック図である。
【図１０】 本発明によって実現される好適な実施形態
における、出力チャネルの各々の模式的な図である。
【符号の説明】
１，２，３，４ ピクセル、１０，２０，３０ ピクセ
ルアレイ、１１，１２，１３，１４，２１，２２，２
３，２４，３１，３２，３３，３４，５１，５２，５
３，５４，５５，５６，５７，５８ 列アドレス／信号
処理／出力回路、１８，２８，３８，８１，８２，８
３，８４ 行アドレス回路、４１，４２，４３，４４
アレイ四半分領域、９１ 相関２重サンプリングユニッ
ト，９２ 差動増幅器，９３ プログラマブルゲイン増
幅器，１０１，１０２ サンプル・ホールド回路，１０
０ センサ、１１９，１２９ フィールド、１２０，１
３０ 出力、１２１，１２２，１２３，１２４，１２
５，１２６，１２７，１３１，１３２，１３３，１３
４，１３５，１３６，１３７ 出力タップ。

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】 アクティブピクセルセンサであって、 複数の行及び列に配置されたピクセルの２次元アレイを
    有する半導体基板と、 該基板の上に形成された行アドレス回路と、 該基板の上に形成された列アドレス回路と、 該ピクセルのアレイに動作可能に接続された複数の信号
    処理回路であって、該信号処理回路の各々は、導電性信
    号バスを通じて、該アレイの中のピクセルの所定のサブ
    セットに電気的に接続されていて、該サブセットの各々
    が、複数のピクセルを有する、複数の信号処理回路と、 該行アドレス回路及び該列アドレス回路を使用して該サ
    ブセットの各々について１つのピクセルを有するピクセ
    ル列を選択し、該ピクセル列の各々から信号を該信号処
    理回路に同時に転送する手段と、を備えることを特徴と
    するアクティブピクセルセンサ。
  2. 【請求項２】 アクティブピクセルセンサであって、 複数の行及び列に配置されたピクセルの２次元アレイを
    有する半導体基板と、 該基板の上に形成された行アドレス回路と、 該基板の上に形成された列アドレス回路と、 該ピクセルのアレイに動作可能に接続された複数の信号
    処理回路であって、該信号処理回路の各々は、導電性信
    号バスを通じて、該アレイの中のピクセルの所定のサブ
    セットに電気的に接続されていて、該サブセットの各々
    が、複数のピクセルを有する、複数の信号処理回路と、 該行アドレス回路及び該列アドレス回路を使用して該サ
    ブセットの各々について１つのピクセルを有するピクセ
    ル列を選択し、該ピクセル列の各々から信号を該信号処
    理回路に同時に転送する手段と、を備え、 該アレイが、複数の領域に機能的に分割されていて、該
    領域の各々は、行アドレス回路及び列アドレス回路を有
    し、且つ、該領域の各々が更に、他の領域のうちの一つ
    の領域の鏡像であることを特徴とするアクティブピクセ
    ルセンサ。
  3. 【請求項３】 アクティブピクセルセンサの製造方法で
    あって、 複数の行及び列に配置されたピクセルの２次元アレイが
    その上に形成された半導体基板を準備するステップであ
    って、該半導体基板は、該行の各々をアドレスできる行
    アドレス回路と、該列の各々をアドレスできる列アドレ
    ス回路と、該ピクセルの２次元アレイに動作可能に接続
    された少なくとも一つの信号処理回路であって、各々複
    数のピクセルを有する該アレイ中の所定のピクセルサブ
    セットに、各々が導電性信号バスを通じて電気的に接続
    される信号処理回路と、を有する該半導体基板を準備す
    るステップと、 該２次元アレイ、その関連する行及び列アドレス回路及
    びその関連する信号処理回路の鏡像を形成して、該２次
    元アレイの鏡像である第２の２次元アレイを生成するス
    テップと、を含むことを特徴とする方法。
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