JP2000022107A

JP2000022107A - 半導体装置および半導体装置の製造方法

Info

Publication number: JP2000022107A
Application number: JP10185797A
Authority: JP
Inventors: Yasuhiro Sugawara; 安浩菅原; Yuzuru Oji; 譲大路; Shinpei Iijima; 晋平飯島; Yoshitaka Nakamura; 吉孝中村; Misuzu Kanai; 美鈴金井
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1998-07-01
Filing date: 1998-07-01
Publication date: 2000-01-21

Abstract

(57)【要約】（修正有）【課題】容量部の平面面積の増大を抑制しつつ、大容量
なる容量部を実現する半導体装置の製造方法、および半
導体装置を提供する。【解決手段】半導体基板１側に位置する容量手段の為の
第１の電極２１を複数の突起（凹凸）をもたせて形成
し、前記突起を有する第１の電極上に誘電体膜２２を形
成し、前記誘電体膜２２に当該容量手段の為の第２の電
極２３を形成する。前記第１の電極にその膜面に突起を
設ける工程は、所望形状に形成された第１の導体膜の少
なくとも表面が実質的にシリコンを含有しない第２の導
体膜に置換成長させられる工程を含んいる。第１の導電
体膜をシリコン、第２の導電体膜をタングステンとして
選択成長させるのが好例である。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本願発明は半導体装置の製造
方法および半導体装置に関するものである。本願発明は
特に容量部を有する半導体装置、わけても、半導体記憶
（メモリ）装置、例えばダイナミック・ランダム・アク
セス・メモリ（ＤＲＡＭ）等の超ＬＳＩの製造に適用し
て有用である。

【０００２】

【従来の技術】現在、超ＬＳＩメモリデバイス、特にＤ
ＲＡＭの容量素子部では、容量値を大きくできる立体構
造のキャパシタが用いられている。しかし、この立体構
造を形成するためには、製造工程数が多くなる実用上の
難点が大きい。従って、ＬＳＩ製造上、例えば次ぎの諸
点に配慮しなければならない。第１点は、特に積層する
層数が増加するため、リソグラフィーで用いるマスクの
枚数が増加し極めて複雑な工程を経なければならない点
である。第２点は、金属配線などの実際的な加工が極め
て困難となる点である。それは、層数が増加することに
よって表面の段差が増大するためである。

【０００３】その一方で、こうした立体構造キャパシタ
の有する問題点を回避する為、次の方法が提案されてい
る。それは、即ち、電極の半導体基板に平行な面での平
面面積を増大させずに、実質的に表面積を拡大させ、大
きな容量値を得るものである。その代表例は公開公報特
開昭６４−４２１６１号である。それは、具体的にはキ
ャパシタの下部電極となる多結晶シリコン表面に大きな
凹凸を設ける方法である。

【０００４】更には、凹凸を有する電極の材料も次の諸
例が公表されている。

【０００５】それは、例えば公開公報特開平３−２３０
５６１号公報である。やはり容量確保の為、下部電極と
して凹凸表面を有する高融点金属シリサイドを用いる例
である。この例では高融点シリサイド膜に熱処理を加え
てその表面に複数の突起を形成している。

【０００６】又、凹凸表面形状を有するタングステン膜
を下部電極とする容量の例が、例えば公開公報特開平８
−２５０６６５号公報に報告されている。より具体的に
それは、半導体基板上にＴｉＮ膜を形成し、このＴｉＮ
膜の表面上に摂氏２００度より摂氏６５０度の温度でタ
ングステンを蒸着する例である。

【０００７】

【発明が解決しようとする課題】これまでに知られた容
量素子領域の構成では、所望の大容量のキャパシタンス
を得るに限界があった。

【０００８】前述の容量部の下部電極となる多結晶シリ
コンの表面に凹凸を設ける技術は下記の如き難点があ
り、飛躍的な容量の増大には限界がある。この容量増大
に限界を示す要因は、容量構成の為の絶縁膜の形成の
際、避けられない加熱工程があり、この加熱工程によっ
てシリコン酸化物層の増加が避け難い為である。所望の
薄い膜厚の絶縁膜が得られず、且つ附加される絶縁膜が
シリコン酸化物層である。

【０００９】以下に、その要因をより具体的に説明す
る。従来の容量素子プロセスでは、第１の電極である多
結晶シリコン上にキャパシタ絶縁膜となるシリコン酸化
物層またはシリコン窒化物層を形成するため、前記多結
晶シリコン表面を予め窒化する必要がある。しかし、現
在、多結晶シリコン表面を窒化しても、酸化換算膜厚で
４．０ｎｍ以下にすることは困難である。更に大きな容
量値を得るためには、高誘電率膜である例えば、タンタ
ル酸化物層を用いる必要がある。しかし、タンタル酸化
物層を用いても、膜質の改善のための酸素雰囲気中での
高温熱処理をどうしても必要とする。この熱処理の為、
タンタル酸化物層と多結晶シリコンの界面に存在するシ
リコン酸化物層が増加する。従って、容量部を構成する
絶縁膜の膜厚を酸化換算膜厚で３．０ｎｍ以下にするこ
とは困難である。

【００１０】こうした背景の下に本願発明はなされた。

【００１１】本願の第１の目的は、容量部の平面面積の
増大を抑制しつつ、大容量なる容量部を実現する半導体
装置の製造方法を提供することである。

【００１２】本願の第２の目的は、容量部の平面面積の
増大を抑制しつつ、大容量なる容量部をより容易に実現
する半導体装置の製造方法を提供することである。

【００１３】本願の第３の目的は、高誘電体を利用しつ
つ、容量部の有効面積を増加させ、大容量なる容量部を
実現する半導体装置の製造方法を提供することである。

【００１４】本願の第４の目的は、高誘電体を利用しつ
つ、容量部の有効面積を増加させ、大容量なる容量部
を、より容易に実現する半導体装置の製造方法を提供す
ることである。

【００１５】本願の第５の目的は、メモリセルのサイズ
が縮小しても、所定の容量値を確保し得る新規な構造の
半導体装置を提供するものである。

【００１６】本願の第６の目的は、突起（凹凸）のある
導電体膜の製造方法を提供するものである。

【００１７】

【課題を解決するための手段】先ず、本願発明の基本概
念を説明する。

【００１８】本願発明は、半導体装置用にＭＩＭ（Ｍｅ
ｔａｌ―Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ）構造の容量
部（キャパシタ）を用いるものである。

【００１９】このように本願発明に係わる容量は、特に
半導体基板側のいわゆる下部電極にシリコンないしはシ
リコンを含有する金属を用いない点が肝要である。従っ
て、容量形成の為の誘電体膜を形成の後に加熱工程が存
在しても、容量を構成する誘電体膜に酸化シリコン膜を
含んで形成されることが無い。誘電体膜に高誘電率を要
求される場合、次の二つの点に留意する必要がある。第
１は誘電体膜全体の厚さの増大を抑止することである。
第２は誘電体膜を構成する膜の中に、比較的小さな誘電
率の酸化シリコン膜が存在することは好ましくないこと
である。

【００２０】これまで、通例、半導体装置の導電体層と
して、多結晶シリコンが多用されている。従って、容量
形成の為の誘電体膜を形成の後に加熱工程が存在する
と、この加熱工程によって、薄いシリコン酸化物層が形
成されるのが常である。こうした形態は前述の発明が解
決しようとする課題の欄に説明した通りである。本願発
明は基本的にこうした難点が無い。

【００２１】従って、本願発明では、第１の電極の導電
体材料として、シリコンないしは少なくともシリコンを
含有しない金属を用いることが第１点である。

【００２２】本願発明の第２の要点は、この第１の電極
の表面に複数の突起（凹凸）、わけても複数の小さな突
起を設けることである。この突起（凹凸）によって同じ
平面面積での容量の表面積が増大し、もって容量の増大
を図ることが出来る。

【００２３】本願発明は次の２つの大きな理由によっ
て、所定平面面積での容量の確保を可能ならしめるもの
である。その理由は（１）容量用の誘電体膜にシリコン
酸化物層を含まないこと、および（２）実質的な電極面
積を増大させる、即ち容量の有効面積が増大することで
ある。前者は下部電極にシリコンないしはシリコンを含
有する金属を用いないことで達成される。

【００２４】本願発明の半導体装置の製造方法は次の工
程を有する。

【００２５】それは、所望形状に予め形成した当初の母
体導電体膜（以下、導電体膜Ａと称する）を元素の置換
成長によって、別異の導電体膜（以下、導電体膜Ｂと称
する）に変換し、少なくとも前記当初の導電体膜（導電
体膜Ａ）の表面を実質的にシリコンを含有しない導電体
膜（導電体膜Ｂ）とするものである。勿論、当初の導電
体膜（導電体膜Ａ）の表面だけでなく、導電体膜Ａの全
体を別異の導電体膜（導電体膜Ｂ）に置換してもよい。
後にこうした諸形態が例示される。尚、前述の置換成長
については次に詳しくに説明される。

【００２６】本願発明は、前記の置換成長工程で、この
置換して得られる導電体膜に直接、突起（凹凸）を形成
する点に特徴がある。

【００２７】この方法の具体例は次の通りである。当初
の導電体膜（導電体膜Ａ）に、この導電体膜（導電体膜
Ａ）に対するのと置換速度が異なる材料膜を部分的に形
成しておくことによって達成される。以下、本願明細書
においては、導電体膜（導電体膜Ａ）に対するより置換
速度が異なる材料膜のことを、「選択成長用膜」と称す
る。この選択成長用膜としては置換速度が早くなる膜を
用いる方法が有用であり、実際的である。前記導電体膜
Ａと前記導電体膜Ｂの最も実用的な例は、シリコンとタ
ングステンである。これらの例に即して述べれば、早く
置換される領域には厚いタングステン膜が形成され、一
方、遅い置換速度の領域は薄いタングステン膜が形成さ
れる。言葉を変えると導電体膜Ａであるシリコンの露出
した部分あるいは導電体膜Ａであるシリコンを含有する
材料、例えばシリコン化合物の露出した部分が選択的に
導電体膜Ｂに置換される。このようにして、表面に突起
（凹凸）を有する導電体膜Ｂが選られる。

【００２８】この場合、導電体膜Ａを全て導電体膜Ｂに
置換成長しても良いし、また、導電体膜Ａの表面を導電
体膜Ｂに置換成長しても目的は達することが出来る。ま
た、こうした導電体膜Ｂに更なる導電体膜を積層して電
極としても良い。

【００２９】尚、前記選択成長用膜は、所定形状のシリ
コン層に不均一な選択成長用膜として形成されるもの
で、この膜の形成は、一旦シリコン酸化物層を形成し、
不均一なシリコン酸化物層になす処理が最も実際的であ
る。このシリコン酸化物層を不均一にする為、エッチン
グ用液、例えば弗酸系溶液に曝す方法が良い。この方法
は後に詳しく説明される。選択成長用膜を形成する為の
その他の諸方法が考えうる。その一つは、例えば、フォ
トレジストを用いて不均一なシリコン酸化物層を形成す
る方法も可能であるが、前述の方法の方が実際的であ
る。

【００３０】上記の元素の置換成長自体は既に報告がな
されている。例えば、１９８９ＭｅｔａｌｉａｔｅＲ
ｅｓｅｒｃｈＳｏｃｉｅｔｙ１４３−１４９、Ｎｏｂ
ｕｙｏｓｈｉＫｏｂａｙａｓｈｉｅｔａｌ．、“ Ｔ
ｈｉｃｋＷｆｉｌｍｇｒｏｗｔｈｕｓｉｎｇＳｉ
ｒｅｆｒｅｃｔｉｏｎｏｆＷＦ６ａｎｄｉｔｓａ
ｐｐｌｉｃａｔｉｏｎｓｔｏＷｐｌｕｇｔｅｃｈｎ
ｏｌｏｇｙ”やＩＥＤＭ９４−９２７、１２．６．１−
３、Ｔ．Ｋａｇａｅｔａｌ．などに見られる。特
に、前者はタングステン膜の形成について詳しく報告し
ている。

【００３１】この方法は、シリコンを六弗化タングステ
ン（以下、ＷＦ₆と略記する）を含有する雰囲気に曝す
と、シリコンの量がＷＦ₆ガスによって減衰し、タング
ステンが成長してくる現象を利用するものである。即
ち、Ｓｉ＋２／３×ＷＦ₆＝２／３×Ｗ＋ＳｉＦ₄の反応
によってシリコンがタングステンに置換される。通例、
ＷＦ₆ガスの雰囲気は、ＷＦ₆ガスに対してバッファ・ガ
スとして窒素（Ｎ₂）が用いられる。尚、本願明細書で
は、こうしたガス雰囲気での元素間の置換による成長を
「置換成長」と称する。

【００３２】こうした置換成長の為の装置は、ＬＰＣＶ
Ｄ（ＬｏｗＰｒｅｓｓｕｒｅＣｈｍｉｃａｌＶａｐ
ｏｒＤｅｐｏｓｉｔｉｏｎ）装置、わけてもホット・
ウオール（ｈｏｔ−ｗａｌｌ）ＬＰＣＶＤ装置が好適で
ある。

【００３３】前述したように積層した導電体膜を電極と
して用いることが出来る。即ち、置換成長によって形成
されたタングステンあるいは表面がタングステン層を有
する電極に他の導電体を併用することが出来る。その導
電体として例えば、化合物として窒化タングステン、窒
化チタン、酸化ルテニウム（Ｒｕ０２）を用いることが
出来る。更には、耐熱性金属としてルテニウム（Ｒ
ｕ）、白金（Ｐｔ）、イリジウム（Ｉｒ）、モリブデン
（Ｍｏ）、クロム（Ｃｒ）等をも用いることが出来る。

【００３４】前記下部電極の上の誘電体膜としては、一
般のキャパシタ用の誘電体膜を用いることができる。し
かし、高誘電率を確保するに酸化タンタル（Ｔａ
₂Ｏ₅）、窒化シリコン（Ｓｉ₃Ｎ₄）などが好適である。
更には、高誘電体としてのＰＺＴ、ＢＳＴも勿論好適で
ある。例えば、比誘電率は、酸化タンタル（Ｔａ₂Ｏ₅）
が４０、ＰＺＴが２０００、ＢＳＴが３００程度であ
る。こうした誘電体を用い、より大容量を実現すること
が可能となる。

【００３５】尚、電極の材料と誘電体膜の具体的選択に
ついては後述する。

【００３６】次に、本願に係わる諸発明をより容易に理
解ならしめる為、本願発明の主要な諸形態の概要を列挙
する。

【００３７】（１）本願発明の第１の形態は、半導体基
板側に位置する容量手段の為の第１の電極を複数の突起
を有せしめて形成する工程、前記突起を有する第１の電
極上に誘電体膜を形成する工程、前記誘電体膜に当該容
量手段の為の第２の電極を形成する工程を有し、前記第
１の電極にその膜面に突起を設ける前記工程は、所望形
状に形成された第１の導体膜の少なくとも表面が実質的
のシリコンを含有しない第２の導体膜に置換される工程
を含んでなされることを特徴とする半導体装置の製造方
法である。

【００３８】上述した通り、（１）半導体基板側の、い
わゆる下部電極にシリコンないしはシリコンを含有する
金属を存在させないこと、および（２）実質的な電極面
積を増大させる、即ち容量の有効面積を増大することを
合わせて実現出来るという基本的且つ大きな利点を有す
る。

【００３９】（２）本願発明の第２の形態は、半導体基
板側に位置する容量手段の為の第１の電極を複数の突起
を有せしめて形成する工程、前記突起を有する第１の電
極上に誘電体膜を形成する工程、前記誘電体膜に当該容
量手段の為の第２の電極を形成する工程を有し、前記第
１の電極にその膜面に突起を設ける前記工程は、所望形
状に形成された第１の導電膜に複数の局所的な選択成長
用膜を形成して少なくとも前記第１の導電膜の表面を実
質的にシリコンを含有しない第２の導体膜に置換する工
程を含んでなされることを特徴とする半導体装置の製造
方法である。

【００４０】本形態は、前記第１の電極を複数の突起を
有せしめるに際して、最も実用的に有用な方法である。

【００４１】（３）本願発明の第３の形態は、半導体基
板側に位置する容量手段の為の第１の電極を複数の突起
を有せしめて形成する工程、前記突起を有する第１の電
極上に誘電体膜を形成する工程、前記誘電体膜に当該容
量手段の為の第２の電極を形成する工程を有し、前記第
１の電極にその膜面に突起を設ける前記工程は、複数の
突起を有する第１の導電膜に複数の局所的な選択成長用
膜を形成して少なくとも前記第１の導電膜の表面を実質
的にシリコンを含有しない第２の導体膜に置換する工程
を含んでなされることを特徴とする半導体装置の製造方
法である。

【００４２】前記第２および第３の形態については、特
に局所的な選択成長用膜を用いる点に留意する必要があ
る。更に、第３の形態では、局所的な選択成長用膜を形
成するに先立って、予め複数の突起を有する第１の導電
膜を用いるものである。第１の導電膜に予め設けた複数
の突起と局所的な選択成長用膜を用いるという２つの手
段の効果によって、容量部の為の第１の電極の複数の突
起の形成により有効な方法である。

【００４３】（４）本願発明の第４の形態は、半導体基
板側に位置する容量手段の為の第１の電極を複数の突起
を有すしめて形成する工程、前記突起を有する第１の電
極上に誘電体膜を形成する工程、前記誘電体膜に当該容
量手段の為の第２の電極を形成する工程を有し、前記第
１の電極にその膜面に突起を設ける前記工程は、所望形
状に形成された第１の導体膜を実質的のシリコンを含有
しない第２の導体膜に置換する工程を含んでなされるこ
とを特徴とする半導体装置の製造方法である。

【００４４】（５）本願発明の第５の形態は、半導体基
板側に位置する容量手段の為の第１の電極を複数の突起
を有せしめて形成する工程、前記突起を有する第１の電
極上に誘電体膜を形成する工程、前記誘電体膜に当該容
量手段の為の第２の電極を形成する工程を有し、前記第
１の電極にその膜面に突起を設ける前記工程は、所望形
状に形成された第１の導電膜に複数の局所的な選択成長
用膜を形成して少なくとも前記第１の導電膜を実質的に
シリコンを含有しない第２の導体膜に置換する工程を含
んでなされることを特徴とする半導体装置の製造方法で
ある。

【００４５】（６）本願発明の第６の形態は、半導体基
板側に位置する容量手段の為の第１の電極を複数の突起
を有すしめて形成する工程、前記突起を有する第１の電
極上に誘電体膜を形成する工程、前記誘電体膜に当該容
量手段の為の第２の電極を形成する工程を有し、前記第
１の電極にその膜面に突起を設ける前記工程は、複数の
突起を有する第１の導電膜に複数の局所的な選択成長用
膜を形成して少なくとも前記第１の導電膜を実質的にシ
リコンを含有しない第２の導体膜に置換する工程を含ん
でなされることを特徴とする半導体装置の製造方法であ
る。

【００４６】前記第４から第６の形態は、概ね対応関係
にある前記第１から第３の形態にみられる有効性を有し
ている。更に、これらの第４から第６の形態は、わけて
も、前記局所的な選択成長用膜を有する前記第１の導電
膜を、実質的にシリコンを含有しない第２の導電膜に置
換する点に留意する必要がある。第１の導電体膜全体が
実質的にシリコンを含有しない第２の導電体に置換され
るので、表面のみが実質的にシリコンを含有しない第２
の導電体に置換された場合に比較し、より安定な形態で
ある。いわゆる下部電極の形成後に加熱処理が存在して
も、酸化シリコンの薄膜形成の恐れが全くない。

【００４７】（７）本願発明の第７の形態は、前記実質
的のシリコンを含有しない第２の導電膜がタングステン
ン膜を有してなるものである。タングステンが最も実用
上有用で、多用される。

【００４８】（８）本願発明の第８の形態は、前記第１
の導電膜がシリコンを有してなるものである。第１の導
電膜としてシリコンないしは金属シリサイドを用いるこ
とが出来る。この材料を基礎として、第２の導電体、わ
けてもタングステンへの置換成長を有効に行うことが出
来る。

【００４９】（９）本願発明の第９の形態は、前記誘電
体膜が高誘電体材料を有するものである。

【００５０】（１０）本願発明の第１０の形態は、前記
誘電体膜は強誘電体材料を有するものである。

【００５１】（１１）本願発明の第１１の形態は、半導
体基板に形成されたＭＯＳトランジスタと、このＭＯＳ
トランジスタの一対の不純物領域の一方に電気的に接続
された容量部とを少なくとも有し、前記容量部はシリコ
ンを実施的に含有せず且つ複数の突起を有する第１の電
極と、誘電体膜と、前記第１の電極と前記誘電体膜と共
に容量を形成する第２の電極とを有し、且つ前記第１の
電極は当該半導体基板に平行な面の幅より当該半導体基
板に対して突出する長さが大なるごとき形態なることを
特徴とする半導体装置である。

【００５２】（１２）本願発明の第１２の形態は、半導
体基板に形成されたＭＯＳトランジスタと、このＭＯＳ
トランジスタの一対の不純物領域の一方に電気的に接続
された容量部とを少なくとも有し、前記容量部はシリコ
ンを実施的に含有せず且つ複数の突起を有する第１の電
極と、誘電体膜と、前記第１の電極と前記誘電体膜と共
に容量を形成する第２の電極とを有し、且つ前記第１の
電極は当該半導体基板に平行な面の幅より当該半導体基
板に対して突出する長さが大なるごとき形態なることを
特徴とする半導体装置である。

【００５３】（１３）本願発明の第１３の形態は、前記
誘電体膜が高誘電体材料を有することを特徴とする半導
体記憶装置である。

【００５４】（１４）本願発明の第１４の形態は、前記
誘電体膜が強誘電体材料を有してなることを特徴とする
半導体記憶装置である。

【００５５】前記第１１より第１４の形態は、半導体装
置に関するものである。そして、いずれも前記第１の電
極は当該半導体基板に平行な面の幅より当該半導体基板
に対して突出する長さが大なるごとき形態なることを特
徴とする。この形態は新規であり、製造に多数の追加工
程を加えずして大容量の実現に最適な形態である。この
第１の電極の最も実用的な形態は略円筒形である。この
形態は発明の実施の形態の欄でよい具体的に説明され
る。

【００５６】（１５）前記第１１より第１４の形態は、
わけても極めて多数の容量素子を有する半導体記憶装置
に適用して特に有用である。

【００５７】（１６）本願発明は、突起（凹凸）のある
導電体膜の有用な製造方法である。例えば、突起（凹
凸）のあるタングステン膜をタングステン膜の形成と共
にその表面に複数の突起（凹凸）を有せしめ得る。そし
て、この突起（凹凸）のある導電体膜は、例えば容量の
電極として有用である。それは、例えば、所定の平面面
積に対して導電体膜の表面面積の有効面積を実質的に大
ならしめることが出来る。

【００５８】

【発明の実施の形態】本願発明の実施の形態を具体的に
説明するに先立って、本願発明に係わる半導体装置の容
量部の形態の一例を説明する。

【００５９】図１より図４は本願発明を適用した半導体
装置の容量部の具体的形態を例示したものである。各図
は装置の断面図である。前記各図において、符号１−１
１までの各部位は通例の半導体装置のＭＯＳトランジス
タ部を例示したものである。こうしたＭＯＳトランジス
タ部がより実際的な各種の追加的な構成を有する場合、
あるいは基本構成を異にする場合も当然存在する。本願
発明はこうした半導体装置の容量部以外の諸構成におい
て本願明細書に記載した例以外のものにおいても適用可
能なことはいうまでもない。当然、これら半導体基体の
諸形態を有するものも本願発明に含まれるものである。

【００６０】図１より図４の例は、半導体基板１に不純
物領域２、３、４が形成され、ＭＯＳトランジスタのソ
ースあるいはドレインを構成している。この不純物各領
域２−４に対応してゲート電極５、６が配置されてい
る。この例では、符号７の部分がＭＯＳトランジスタの
引き出し導電体である。こうしたトランジスタ部は導電
体８によって容量部に接続されている。尚、符号１０、
１１および１２の部分は絶縁膜である。こうした半導体
装置各部は通例の方法によって構成される。

【００６１】図１より図４の各例は容量の形状のいくつ
かの変形例を示すものである。これらの例は通常クラウ
ン型と称されているものである。クラウン型とは半導体
基体に凸状に容量が突き出して設けられたものである。
製造の容易性と得られる容量の大きさとの兼ね合いより
クラウン型は最も有用な形態である。以下、クラウン型
の諸例を例示するが、本願発明はこれに限ることなく、
通例の平板状、フィン型などの他の諸形態に適用するこ
とが出来る。

【００６２】図１より図３に示した形態はいずれも略円
筒形の突起を有する例である。図では断面図の為、２つ
の突起の如くに描かれている。突起（凹凸）を有する電
極２１、誘電体膜２２、および対向電極となる導電体層
２３によって容量が構成される。図１の例は円筒形電極
の内外両側壁に突起（凹凸）を有するものである。図２
は円筒形電極の内部の側壁に突起（凹凸）を有するもの
である。図３は円筒形電極の突起の外側の側壁に突起
（凹凸）を有するものである。

【００６３】図４は一つの円柱形電極の突起を有し、そ
の側面に突起（凹凸）を有する例である。上述の各形態
の内、図１の例は円筒形電極の突起を有し、且つその内
外両壁面に突起（凹凸）を有するので、定められた平面
領域で大容量を確保するに最も有利である。

【００６４】＜実施の形態１＞実施の形態１に係わる製
造方法の基本工程は下記の工程を含むものである。

【００６５】（１）容量手段の為の半導体基板側に位置
する第１の電極を複数の突起（凹凸）を有せしめて形成
する工程。尚、この第１の電極の面に突起を設ける工程
は、所望形状に形成された第１の導電体膜に複数の局所
的な選択成長用膜を形成して少なくとも前記第１の導電
体膜の表面を実質的にシリコンを含有しない第２の導電
体膜に置換する工程を有する。ここで、前記第1の導電
体膜を実質的に全て第２の導電体膜に置換することが出
来ることは、前述した通りである。

【００６６】（２）前記突起を有する第１の電極上に誘
電体膜を形成する工程。

【００６７】（１）前記誘電体膜に当該容量手段の為の
第２の電極を形成する工程。

【００６８】ここで、前記第１の電極の有する複数の突
起は、概ね半球状をなし、その個々の大きさは５０ｎｍ
以下が実際的である。この半球状の突起の形状はこの実
施の形態１にのみ係わらず本願発明全般についていい得
ることである。

【００６９】以下、第１の導電体膜にシリコン、第２の
電極の材料としてタングステンを主体とする例を用い
て、本例の基本工程を説明する。図５の（ａ）−（ｄ）
は工程順に示した加工試料の斜視図である。

【００７０】尚、半導体基板の例を用いて、複数の突起
を有する電極を持つ容量の形成について説明するが、実
際の半導体装置の製造に際しては、この半導体基板とし
て、半導体装置が有する諸部分を形成した基板を使用す
ることはいうまでもない。こうした例を後の実施の形態
２において説明する。

【００７１】先ず、所定領域にシリコン酸化物層を形成
する。この場合、膜厚は１０オングストロームより２０
オングストローム程度を多用する。このシリコン酸化物
層の形成は、酸素ガス雰囲気中のプラズマ処理が好適で
ある。わけても、シリコン基板に高濃度のｎ型不純物を
含有させての酸素ガス雰囲気中のプラズマ処理が好適で
ある。プラズマ処理の条件は、形成するシリコン酸化物
層の厚さによるが、一般に酸素のガス圧は０．５Ｔｏｒ
ｒよ１．０Ｔｏｒｒ程度、処理時間は５ｍｉｎより１３
ｍｉｎ程度である。

【００７２】図５を参酌すれば、先ず、Ｎ型（１００）
面方位を有するシリコン基板１０１を準備する。このシ
リコン基板１０１の（１００）面表面に、気相拡散法に
より燐をドーピングし高濃度ｎ層１０２を形成した。次
に、この高濃度ｎ層１０２の表面に圧力１Ｔｏｒｒの酸
素（Ｏ₂）ガス雰囲気で１００Ｗの電気入力で等方性プ
ラズマ処理を１０分（ｍｉｎ）間施し、シリコン酸化物
層１０３を形成した（図５の（ａ））。

【００７３】前記シリコン酸化物層１０３は半球状の突
起を形成する為の工程に必要なものである。このような
シリコン化合物としては、この具体例の酸化物層以外
に、ハロゲン化物、炭化物およびこれらの混在する混合
膜なども用いることが出来る。この為には、所望の形状
に加工したシリコン表面に炭素，酸素またはハロゲン元
素のうち少なくとも１つを含むシリコン化合物を形成す
ることが実際的である。

【００７４】当該シリコン化合物を形成する工程は、次
の二つの方法が実際的である。

【００７５】（１）第１の方法は、Ｃ₂Ｆ₈、ＣＦ₄、Ｃ
ＨＦ₃、ＣＨ₂Ｆ₂など、炭素とハロゲン元素を含むガス
を用いたプラズマ処理工程である。

【００７６】（２）第２の方法は、Ｎ₂Ｏ，ＮＯ，Ｏ₂な
ど、酸素を含むガスを用いたプラズマ処理工程を含むも
のである。

【００７７】尚、上記各プラズマ処理自体は、こうした
化合物の形成の為、これまで知られた方法で十分であ
る。

【００７８】次いで、このシリコン酸化物層１０３を沸
酸系の水溶液に６０ｓｅｃ間曝し、シリコン酸化物層１
０４を形成する（図５の（ｂ））。この場合、沸酸系水
溶液の濃度は０．１％から０．２５％を用いるのが良
い。この工程は、シリコン酸化物層を沸酸系水溶液に曝
すことによって、部分的に酸素濃度の異なる領域を形成
する工程である。言葉を変えると下部のシリコンの露出
した領域と実質的なシリコン酸化物層の領域が部分的の
混在した膜を得ることが出来る。

【００７９】図６は前述のシリコン酸化物層中の酸素量
の酸素（Ｏ₂）プラズマ処理時間に対する依存性および
沸酸系水溶液に曝した後の残存シリコン酸化物層中の酸
素量の時間依存性を示したものである。酸素（Ｏ₂）プ
ラズマ処理後に形成されたシリコン酸化物層中の酸素量
は曲線Ａで示されている。一方、沸酸系水溶液に曝した
後の残存シリコン酸化物層中の酸素量が曲線Ｂで示され
ている。

【００８０】シリコン膜をタングステン膜に置換し、そ
のタングステン膜の表面に突起（凹凸）を設ける場合、
Ｂで表わした曲線のＣの範囲を用いるのが好適である。
Ｃの範囲以外では膜中に含まれる酸素が少なすぎ、所期
の目的を達成するこｔが出来ない。即ち、この領域では
膜全体としてＳｉＯ₂あるいはＳｉＯの領域が実質的に
無くなっていることを意味する。従って、局所的に選択
成長用膜を設ける目的を実質的に果たすことが出来な
い。

【００８１】このようにして準備したシリコン基体を、
前述のように六弗化タングステンのガス雰囲気中で熱処
理することによって、凹凸を有するタングステンを得る
ことが出来る。即ち、前記の沸酸系水溶液による処理に
よって不均一に形成されたシリコン酸化物層１０４が存
在するｎ層１０２の表面を、六沸化タングステンガス雰
囲気に晒し熱処理する。この処理の条件は，六沸化タン
グステンガスが０．７５Ｔｏｒｒの圧力、温度摂氏４５
０度である。一般に六弗化タングステンはガス圧０．５
Ｔｏｒｒから０．７５Ｔｏｒｒ、熱処理温度は摂氏４０
０度から５００度を用いる。この処理によって、ｎ層１
０２およびシリコン酸化物層１０４がタングステン膜に
置換される。このときシリコンとシリコン酸化物層では
置換速度が異なり、シリコン酸化物層が速く置換される
ため凹凸を有するタングステン膜１０５が得られる（図
５の（ｃ））。このタングステン膜１０５の厚さは５０
ｎｍであった。この試料を、走査型電子顕微鏡により観
察した結果、タングステン膜の表面に５０ｎｍ以下の凹
凸が確認された。こうして、複数の突起を有する導電体
膜を得ることが出来る。

【００８２】次いで、この例では、この上部に誘電体膜
を形成する。即ち、凹凸を有するタングステン膜１０５
の表面に酸化タンタル膜１０６を厚さ１２ｎｍに形成す
る。この後、Ｏ₃アニールによる酸化タンタル膜の膜質
の改質処理を施し、上部電極１０７を形成した（図５の
（ｄ））。但し、酸化タンタル膜の改質はＯ₃アニール
に限らず、Ｏ₂プラズマ処理を用いても良い。これらの
プラズマ処理は、通例の誘電体膜の膜質改善の処理であ
る。

【００８３】容量部の構成の為の各種電極材料とこれに
搭載される誘電体膜の主要なものは次の通りである。電
極材料として、タングステン（Ｗ）のほか、積層膜によ
る電極の例は、ＴｉＮ／Ｗ、Ｒｕ／Ｗ、ＲｕＯ₂／Ｗ、
Ｐｔ／Ｗ、Ｉｒ／Ｗ、ＷＮ／Ｗなどである。尚、上記の
表示、例えばＴｉ／Ｗは、下部のタングステン膜にＴｉ
膜が積層されていることを示している。タングステン膜
へのこれら第２の導電体層の積層は、電極の上部への良
質な誘電体膜を容易に形成する為である。従って、誘電
体膜の材質によってこうした電極の材質を選択する必要
がある。

【００８４】容量形成用の誘電体は通例のものを用いる
ことが出来る。それらは、例えば、Ｓｉ₃Ｎ₄、やこれよ
り誘電率の高い高誘電体のＴａ₂Ｏ₅、ＢＳＴやＰＺＴな
どの強誘電体を用いることが出来る。勿論、誘電率の高
い材料が大容量用の材料として好ましいことはいうまで
もない。又、誘電率の大きさと膜質の安定性の両面か
ら、現在、Ｔａ₂Ｏ₅は極めて実用的な材料である。

【００８５】こうした誘電体材料に用いる電極材料は次
の組み合わせを目安とするのが良い。タングステンおよ
び前述の各種積層電極全般に対しては、Ｔａ₂Ｏ₅やＳｉ
₃Ｎ₄の誘電体を用いることが出来る。一方、ＢＳＴやＰ
ＺＴの強誘電体に対する電極としてＲｕ／Ｗ、ＲｕＯ₂
／Ｗ、Ｐｔ／Ｗ、Ｉｒ／Ｗが好適である。それは、こう
した積層電極に対して誘電体膜が良好な膜質で搭載でき
るからである。

【００８６】下部電極はそのタングステン膜１０５の表
面に凹凸を有するので、同一の平面積に対して実質な容
量値を大きくすることができる。また、酸化タンタル膜
の膜質改善の為の熱処理工程で、酸化タンタル膜とタン
グステン膜の界面に酸化タングステン膜が形成されるが
実質な容量値を低下することはない。即ち、酸化タング
ステン膜の誘電率が低く、これまでの従来技術で問題と
なってきたシリコン酸化物層の生成によって発生する容
量低下は生じない。

【００８７】尚、本願発明の構造としては図５の例だけ
に限定されるものではない。半導体装置の容量部の構成
がスタックト型やトレンチ型など種々の他の形態でも全
く同種の効果が得られる。

【００８８】＜実施の形態２＞実施の形態２は本発明を
ＤＲＡＭのメモリーセルに適用する場合である。図７は
半導体装置の断面図である。尚、図７では、図面の大き
さの関係で、容量部の凹凸の詳細などは省略されてい
る。

【００８９】図８は本例の半導体装置の記憶部の基本回
路構成例を示す図である。半導体記憶装置では、多数の
メモリセル部２５０が搭載され、これらが、例えば図８
のように、ワード線２５１によってワード線ドライバ２
５２、およびビット線２５２によってセンスアンプ２５
４に接続されている。

【００９０】図９および図１０は容量部の製造工程を説
明する為に工程順に示した試料の拡大断面図である。図
９、図１０および図１１は図７に示したＤＲＡＭのメモ
リセルのＡ部であるキャパシタ部分を取り出して拡大
し、明示したものである。図９は半導体基体にシリコン
の円筒状の突起を形成する工程をしめす断面図である。
図１０はシリコンの突起を形成してから、この表面に局
部的な選択成長用膜を形成するまでの工程を示してい
る。上述の選択成長用膜は基材のシリコンに対してシリ
コン酸化物層が最も有用である。図１１は図１０の最終
工程からシリコンをタングステンに置換し、次いで容量
を構成するまでの工程を示している。図１２は別異な形
態の電極形状の製造方法を示す断面図である。

【００９１】尚、容量部を搭載するまでの半導体基体の
加工工程は従来の工程を用いて十分である。従って、本
明細書では、主として、容量部の形成工程を詳細に説明
する。

【００９２】半導体装置の活性領域および多層配線構造
部分を形成した半導体基体を準備する。この構造体の製
造は通例の方法でなされる。前述のように半導体基体部
の製造は通例の方法で良く、詳細説明は省略するが、半
導体装置の一般的構造の理解を助ける為、各部の構成を
略述する。又、この例以外の半導体基体の形態に本発明
の適用が可能なこというまでもない。

【００９３】図７を用いて半導体装置の積層構造の例を
説明する。Ｐ型シリコン基板２０１にｎウエル２０２が
形成され、その内部に第１のｐウエル２０３が形成され
ている。また、Ｐ型シリコン基板２０１のｎウエル２０
２以外の領域に、第２のｐウエル２０４が形成されてい
る。そして、第２のｐウエル２０４は素子分離領域２０
５で第１のｐウエル２０３と分離されている。この例で
は、第１のｐウエルは複数のメモリセルが配置されるメ
モリアレイ領域を、第２のｐウエルは周辺回路領域を各
々便宜的に示している。第１のｐウエルには個々のメモ
リセルの構成要素でワード線となるスイッチングトラン
ジスタ２０６及び２０７が形成されている。トランジス
タ２０６は、ドレイン２１０、ソース２０８とゲート絶
縁膜２１１を介してゲート電極２１２で構成されてい
る。トランジスタは第１の層間絶縁膜２１３で被覆され
ている。

【００９４】ソース２０８に接続するように第１の層間
絶縁膜２１３の所定の領域にコンタクト孔２１４を設
け、チタンシリサイド２１７を介して多結晶シリコン２
１５タングステンシリサイド２１６からなるビット線が
形成されている。ビット線は第２の層間絶縁膜２２０で
被覆されている。

【００９５】トランジスタのドレイン２０９及び２１０
に接続するように第１の層間絶縁膜２１３及び第２の層
間絶縁膜２２０の所定の領域にコンタクト孔２１８を設
けた後シリコンで充填し、シリコンプラグ２１９が形成
されている。

【００９６】層間絶縁膜２２１を介して、シリコンプラ
グ２１９に接続するようにキャパシタが形成されてい
る。図７にＡ部と表示した領域が本願発明に係わるキャ
パシタの領域を示している。キャパシタは、多結晶シリ
コンからなる円筒型の第１の電極２３１を形成した後、
全面に誘電体絶縁膜として酸化シリコンと窒化シリコン
の積層膜を形成し、さらに多結晶シリコンからなる第２
の電極２２４がメモリアレイ全体を覆うように形成され
て、構成されている。尚、２２２はコンタクト孔であ
る。

【００９７】一方、第２のｐウエル２０４には周辺回路
を構成するトランジスタがソース２０８、ドレイン２０
９、ゲート絶縁膜２１１、ゲート電極２１２からなって
設けられている。ドレイン２０９に接続するように、第
１の層間絶縁膜２１３、第２の層間絶縁膜２２０および
第３の層間絶縁膜２２５を貫通してコンタクト孔２２６
が形成される。導体層はチタンシリサイド２１７、窒化
チタン２２３およびタングステン２２７、２２９、タン
グステン２３３、およびアルミニウム２２８で構成され
る。

【００９８】次いで、図９、図１０および図１１を用い
て、容量部の形成を詳細に説明する。

【００９９】第２の層間絶縁膜３１７の所定の領域にコ
ンタクト孔３１８を設ける。このコンタクト孔をメタル
で充填し、メタルプラグ３１９を形成した。メタルプラ
グ用の金属としてはタングステンをあげることが出来
る。

【０１００】次いで、このメタルプラグ３１９と接続す
るように略円筒型に多結晶シリコン３００を形成する。
尚、この多結晶シリコン３００は必ずしも円筒型でなく
とも良い。半導体装置の設計に応じて形状を選択するこ
とが出来る。

【０１０１】半導体基体３２０の上部へのシリコンの突
起３００の形成の一例を説明する。

【０１０２】シリコンプラグ３１９を形成した半導体基
体３２０を準備し、この上部にシリコン酸化物層３０１
を周知の方法によって形成する。なお、この際、上層部
との反応を防止する為の反応防止層３２０を介在させ
る。反応防止層３２０は周知のもので良い。更にこのシ
リコン酸化物層３０１をフォトレジスト３０２を用いた
通例のエッチング法によって円形の開孔を形成する。図
９の（ａ）はこの状態を示す断面図である。

【０１０３】フォトレジスト３０２を除去した後、この
開孔部を覆ってシリコン膜３０３を周知のＣＶＤ法によ
って形成する。更に、このシリコン膜３０３が形成して
いる開孔に充填物３０４を充填し、基体がこの開孔を含
めて概ねの平面を形成するようにする。図９の（ｂ）が
この状態を示す断面図である。充填物３０４は後の工程
でシリコン膜３００のみを残存させるに好都合なように
エッチング特性の異なる材料を選択する。この充填物３
０４の具体的例は有機樹脂、ＳＯＧなどが好適である。

【０１０４】図９の（ｂ）の状態を、その表面を次の方
法によってシリコン３００が所定の高さになるようにエ
ッチングする。即ち、（１）ドライエッチングによって
シリコン膜３００を全面エッチングした後、（２）ウエ
ットエッチングによるＳＯＧの除去、（３）更に、ウエ
ットエッチングによる絶縁膜３０１の除去である。この
時、Ｓｉ₃Ｎ₄が絶縁膜３０１の除去の際のストッパとな
る。更に、例えばＨＦ系のエッチングによって充填物３
０４を除去し、略円筒形のシリコン３００を得る。この
状態が図９の（ｃ）である。

【０１０５】そして、例えばＨＦ系のエッチング法によ
ってシリコン酸化物層３０１を除去する。こうして、半
導体基体３２０の上部に概ね円筒状のシリコンの突起３
０５が形成される（図１０の（ａ））。

【０１０６】尚、上述のシリコン層３０５は多結晶シリ
コンの例である。しかし、このシリコン層３０５は多結
晶シリコンはアモルファス・シリコンでも良い。

【０１０７】次いで、この多結晶シリコン表面に凹凸が
形成されるよう下地の多結晶シリコン３０５を摂氏６０
０度の雰囲気でＳｉ₃Ｈ₄ガスに曝すことにより、表面に
凹凸を有する多結晶シリコン膜３０６を得ることが出来
る（図１０の（ｂ））。

【０１０８】この多結晶シリコン膜の表面の凹凸は、こ
の後の選択成長用膜３０７を用いての置換工程における
凹凸の形成の為により有効である。しかし、この多結晶
シリコン膜の表面の凹凸は、本願発明の実施に必ずしも
必要では無い。それは、図１０の（ｃ）の多結晶シリコ
ン膜に選択成長用膜３０７を設けた状態から図１１の
（ａ）に示した状態、即ちシリコンをタングステンに置
換した状態への置換によって凹凸が形成されるからであ
る。この場合は図１０の（ｂ）の工程を省略することが
出来る。

【０１０９】次に、この多結晶シリコン３０６の表面に
不均一な島状のシリコン酸化物層３０７を形成する。こ
の島状シリコン酸化物層は、前記の多結晶シリコン３０
６を１０％以下、例えば、１％より５％の過酸化水素
（Ｈ₂Ｏ₂）を含む水溶液に数十秒曝すことによって得る
ことが出来る（図１０の（ｃ））。

【０１１０】更に、この島状のシリコン酸化物層３０７
を利用して凹凸を有するタングステン膜３０８に置換す
る。島状のシリコン酸化物層３０７を有する多結晶シリ
コン３０６を六沸化タングステンガス雰囲気、摂氏４５
０度の熱処理を施すことによって、シリコン酸化物層を
含む多結晶シリコン３０６をタングステン膜３０８に置
換する。この置換されたタングステン膜３０８は、基材
の多結晶シリコン膜３０６自体の凹凸および選択成長用
膜３０７の影響によって、その表面に凹凸を有する。

【０１１１】このタングステンへの置換の条件は先に説
明したところである。

【０１１２】次いで、凹凸を有するタングステン膜３０
８をアンモニア雰囲気、摂氏７５０度にて熱処理を施
し、窒化タングステン膜３０７を積層する。この窒化タ
ングステン膜３０９は下部のタングステン膜３０８に添
う形となり、電極の表面に凹凸を有する（図１１
（ｂ））。尚、電極は、必要に応じて更なる導電体層を
積層することも可能である。

【０１１３】この窒化タングステン膜が積層された電極
上に、厚さ２０ｎｍ以下の極めて薄い酸化タンタル膜３
０５を通例のＣＶＤ法（ＣｈｅｍｉｃａｌＶａｐｏｒ
Ｄｅｐｏｓｉｔｉｏｎ）により形成する。膜形成後、
この膜を摂氏４５０度にて５ｍｉｎ間のＯ₃アニールに
よる改質処理を行った。

【０１１４】次に膜改質を施した酸化タンタル膜３１０
上に上部電極３１１を通例のＣＶＤ法により形成した
（図１１（ｃ））。

【０１１５】上記の実施の形態２では、キャパシタの誘
電率膜３１０として酸化タンタルを用いたが、本願発明
はこれに限らず強誘電体膜を用いても良く、同様の効果
が得られる。

【０１１６】本例によれば、これまでより、より大きな
容量を実現することが出来る。半導体装置での容量部の
平面面積を変更せず実質的な電極面積を拡大でき、又、
電極用の導電体膜の形成時、この表面に突起を形成する
ことが出来る。この為、これまでの工程に特別な工程の
増加を必要とせずに設計上の平面面積は同一でも実質的
な電極面積を拡大できる。

【０１１７】また、第１の電極の凹凸がタングステン，
窒化タングステン，窒化チタンなど、シリコンないしは
シリコンを含有しない導電体膜で形成されているため
に、当該容量の誘電体膜の酸化換算膜厚を低減できる。

【０１１８】以上、２つの効果があるために本発明を適
用しない通常の方法で第１の電極を形成した場合に比べ
て、例えば２．５倍から３．７５倍のキャパシタの容量
値を増大させることができた。こうして、従来の方法を
用いたＤＲＡＭの信頼性および集積度向上を図ることが
出来た。

【０１１９】尚、図１２は略円筒形のシリコン膜３００
の内面に突起（凹凸）を有する例を示すものである。図
１２の（ａ）は図９の（ｃ）と同じ状態を示している。
この状態に対して前述の選択成長用膜をこのシリコン３
００の内面に形成し、同等のシリコンからタングステン
への置換成長工程によって当該シリコン３０８の内面に
複数の突起を形成した（図１２の（ｂ））。そして、シ
リコン酸化膜３０１を除去、更に、Ｓｉ₃Ｎ₄膜を除去し
て、電極用のタングステン３０８が形成される（図１２
の（ｃ））。以下、前述の例と同様に容量を構成するこ
とが出来る。

【０１２０】本例によれば、これまでより、より大きな
容量を実現することが出来る。半導体装置での容量部の
平面面積を変更せず実質的な電極面積を拡大できる。
又、電極用の導電体膜の形成時、この表面に突起を形成
することが出来る。この為、設計上の平面面積は同一で
も実質的な電極面積を拡大できる。

【０１２１】また、第１の電極の凹凸がタングステン，
窒化タングステン，窒化チタンなど、シリコンないしは
シリコンを含有しない導電体膜で形成されているため
に、当該容量の誘電体膜の酸化換算膜厚を低減できる。

【０１２２】

【発明の効果】本願発明は、容量部の平面面積の増大を
抑制しつつ、大容量なる容量部を実現する半導体装置の
製造方法を提供することが出来る。わけても、本願発明
は容量部の誘電体膜の酸化換算膜厚を低減することが出
来る。

【０１２３】本願発明は、容量部の平面面積の増大を抑
制しつつ、大容量なる容量部をより容易に実現する半導
体装置の製造方法を提供することが出来る。

【０１２４】本願発明は、高誘電体を利用しつつ、容量
部の有効面積を増加させ、大容量なる容量部を実現する
半導体装置の製造方法を提供することが出来る。

【０１２５】本願発明は、高誘電体を利用しつつ、容量
部の有効面積を増加させ、大容量なる容量部を、より容
易に実現する半導体装置の製造方法を提供することが出
来る。

【０１２６】本願発明は、メモリセルのサイズが縮小し
ても、所定の容量値を確保し得る新規な構造の半導体装
置を提供することが出来る。

【０１２７】本願発明は、突起のある導電体膜、例えば
タングステン膜の製造方法を提供することが出来る。

【図面の簡単な説明】

【図１】本発明の容量部の例を説明するための装置の断
面図である。

【図２】本発明の容量部の例を説明するための装置の断
面図である。

【図３】本発明の容量部の例を説明するための装置の断
面図である。

【図４】本発明の容量部の例を説明するための装置の断
面図である。

【図５】本発明の容量部の製造方法の基本工程を工程順
に示した装置の斜視図である。

【図６】本発明の実施に好適なシリコン酸化物層の製造
条件を示す図である。

【図７】本発明に係わる半導体装置の断面図である。

【図８】本発明に係わる半導体記憶装置の基本構成を示
す図である。

【図９】本発明の第２の実施例を説明するための工程の
一部を示した断面図である。

【図１０】本発明の第２の実施例を説明するための工程
の一部を示した断面図である。

【図１１】本発明の第２の実施例を説明するための工程
の一部を示した断面図である。

【図１２】本発明の別な電極形状を示す断面図である。

【符号の説明】

１：半導体基板、２、３、４：不純物領域、５、６：ゲ
ート電極、７、８：導電体、１０，１１、１２、１３：
絶縁体層、２１、容量用電極、２２：誘電体層、２３：
導電体層、１０１：シリコン基板、１０２：高濃度ｎ型
層、１０３，１０４、：シリコン酸化物層、１０５：タ
ングステン膜、１０６：酸化タンタル膜、１０７：容量
用電極、２０１：ｐ型シリコン基板、２０２：ｎ型ウエ
ル、２０３，２０４：ｐ型ウエル、２０５：素子分離領
域、２０６，２０７：トランジスタ部、２０８：ソース
領域、２０９、２１０：ドレイン領域、２１１：ゲート
絶縁膜、２１２：ゲート電極、２１３、２２０：層間絶
縁膜、２１４、２１８：コンタクト孔、２１５：多結晶
シリコン、２１６：タングステンシリサイド、２１７：
チタンシリサイド、２１８、２２２、２２６：コンタク
ト孔、２１９：シリコンプラグ、２２３：第１の電極、
２２４：第２の電極、２２７、２２９：窒化チタン、２
２８：アルミニウム、２５０：メモリ領域、２５１：ワ
ード線、２５２：ビット線、２５３：ワード線ドライ
バ、２５４：センスアンプ、３０１：絶縁膜、３０２：
フォトレジスト、３０３：第1の導電体膜、３０４：埋
め込み材料、３０５：第１の導電体膜、３０６：凹凸を
有する第1の導電体膜、３０７：選択成長用膜、３０
８：第２の導電体膜、３０９：電極用の積層導電体膜、
３１０：誘電体膜、３１１：電極用導電体膜、３１７：
絶縁膜、３１８：開孔、３１９：メタルプラグ、３２
０：半導体基板である。

───────────────────────────────────────────────────── フロントページの続き (72)発明者飯島晋平東京都小平市上水本町五丁目20番１号株式会社日立製作所半導体事業部内 (72)発明者中村吉孝東京都小平市上水本町五丁目20番１号株式会社日立製作所半導体事業部内 (72)発明者金井美鈴東京都小平市上水本町五丁目20番１号株式会社日立製作所半導体事業部内Ｆターム(参考） 5F038 AC05 AC09 AC10 DF05 EZ14 EZ15 EZ18 5F083 AD24 AD42 AD48 AD49 AD60 AD62 FR02 JA06 JA14 JA15 JA33 JA35 JA36 JA38 JA39 JA40 JA43 JA53 KA05 MA06 MA16 MA17 MA19 MA20 PR05 PR21 PR23 PR41

Claims

【特許請求の範囲】

【請求項１】半導体基板側に位置する容量手段の為の
第１の電極を複数の突起を有せしめて形成する工程、前
記突起を有する第１の電極上に誘電体膜を形成する工
程、前記誘電体膜に当該容量手段の為の第２の電極を形
成する工程を有し、前記第１の電極にその膜面に突起を
設ける前記工程は、所望形状に形成された第１の導体膜
の少なくとも表面が実質的のシリコンを含有しない第２
の導体膜に置換される工程を含んでなされることを特徴
とする半導体装置の製造方法。
【請求項２】半導体基板側に位置する容量手段の為の
第１の電極を複数の突起を有せしめて形成する工程、前
記突起を有する第１の電極上に誘電体膜を形成する工
程、前記誘電体膜に当該容量手段の為の第２の電極を形
成する工程を有し、前記第１の電極にその膜面に突起を
設ける前記工程は、所望形状に形成された第１の導電膜
に複数の局所的な選択成長用膜を形成して少なくとも前
記第１の導電膜の表面を実質的にシリコンを含有しない
第２の導体膜に置換する工程を含んでなされることを特
徴とする半導体装置の製造方法。
【請求項３】半導体基板側に位置する容量手段の為の第
１の電極を複数の突起を有せしめて形成する工程、前記
突起を有する第１の電極上に誘電体膜を形成する工程、
前記誘電体膜に当該容量手段の為の第２の電極を形成す
る工程を有し、前記第１の電極にその膜面に突起を設け
る前記工程は、複数の突起を有する第１の導電膜に複数
の局所的な選択成長用膜を形成して少なくとも前記第１
の導電膜の表面を実質的にシリコンを含有しない第２の
導体膜に置換する工程を含んでなされることを特徴とす
る半導体装置の製造方法。
【請求項４】半導体基板側に位置する容量手段の為の第
１の電極を複数の突起を有せしめて形成する工程、前記
突起を有する第１の電極上に誘電体膜を形成する工程、
前記誘電体膜に当該容量手段の為の第２の電極を形成す
る工程を有し、前記第１の電極にその膜面に突起を設け
る前記工程は、所望形状に形成された第１の導体膜を実
質的のシリコンを含有しない第２の導体膜に置換する工
程を含んでなされることを特徴とする半導体装置の製造
方法。
【請求項５】半導体基板側に位置する容量手段の為の第
１の電極を複数の突起を有せしめて形成する工程、前記
突起を有する第１の電極上に誘電体膜を形成する工程、
前記誘電体膜に当該容量手段の為の第２の電極を形成す
る工程を有し、前記第１の電極にその膜面に突起を設け
る前記工程は、所望形状に形成された第１の導電膜に複
数の局所的な選択成長用膜を形成して少なくとも前記第
１の導電膜を実質的にシリコンを含有しない第２の導体
膜に置換する工程を含んでなされることを特徴とする半
導体装置の製造方法。
【請求項６】半導体基板側に位置する容量手段の為の第
１の電極を複数の突起を有すしめて形成する工程、前記
突起を有する第１の電極上に誘電体膜を形成する工程、
前記誘電体膜に当該容量手段の為の第２の電極を形成す
る工程を有し、前記第１の電極にその膜面に突起を設け
る前記工程は、複数の突起を有する第１の導電膜に複数
の局所的な選択成長用膜を形成して少なくとも前記第１
の導電膜を実質的にシリコンを含有しない第２の導体膜
に置換する工程を含んでなされることを特徴とする半導
体装置の製造方法。
【請求項７】前記実質的のシリコンを含有しない第２の
導電膜がタングステンン膜を有してなることを特徴とす
る請求項１より請求項６に記載の半導体装置の製造方
法。
【請求項８】前記第１の導電膜がシリコンを有してなる
ことを特徴とする請求項１より請求項６に記載の半導体
装置の製造方法。
【請求項９】前記第１の導電膜がシリコンを有してなる
ことを特徴とする請求項７に記載の半導体装置の製造方
法。
【請求項１０】前記誘電体膜は高誘電体材料を有するこ
とを特徴とする請求項１より請求項６に記載の半導体装
置の製造方法。
【請求項１１】前記誘電体膜は高誘電体材料を有するこ
とを特徴とする請求項７に記載の半導体装置の製造方
法。
【請求項１２】前記誘電体膜は強誘電体材料を有してな
ることを特徴とする請求項１より請求項６に記載の半導
体装置の製造方法。
【請求項１３】前記誘電体膜は強誘電体材料を有してな
ることを特徴とする請求項７に記載の半導体装置の製造
方法。
【請求項１４】半導体基板側に位置する容量手段の為の
第１の電極を複数の突起を有せしめて形成する工程、前
記突起を有する第１の電極上に誘電体膜を形成する工
程、前記誘電体膜に当該容量手段の為の第２の電極を形
成する工程を有し、前記第１の電極にその膜面に突起を
設ける前記工程は、所望形状に形成された第１の導体膜
の少なくとも表面がタングステン膜に置換される工程を
含んでなされることを特徴とする半導体装置の製造方
法。
【請求項１５】半導体基板側に位置する容量手段の為の
第１の電極を複数の突起を有せしめて形成する工程、前
記突起を有する第１の電極上に誘電体膜を形成する工
程、前記誘電体膜に当該容量手段の為の第２の電極を形
成する工程を有し、前記第１の電極にその膜面に突起を
設ける前記工程は、所望形状に形成された第１の導電膜
に複数の局所的な選択成長用膜を形成して少なくとも前
記第１の導電膜の表面をタングステン膜に置換する工程
を含んでなされることを特徴とする半導体装置の製造方
法。
【請求項１６】半導体基板側に位置する容量手段の為の
第１の電極を複数の突起を有せしめて形成する工程、前
記突起を有する第１の電極上に誘電体膜を形成する工
程、前記誘電体膜に当該容量手段の為の第２の電極を形
成する工程を有し、前記第１の電極にその膜面に突起を
設ける前記工程は、複数の突起を有する第１の導電膜に
複数の局所的な選択成長用膜を形成して少なくとも前記
第１の導電膜の表面をタングステン膜に置換する工程を
含んでなされることを特徴とする半導体装置の製造方
法。
【請求項１７】半導体基板側に位置する容量手段の為の
第１の電極を複数の突起を有せしめて形成する工程、前
記突起を有する第１の電極上に誘電体膜を形成する工
程、前記誘電体膜に当該容量手段の為の第２の電極を形
成する工程を有し、前記第１の電極にその膜面に突起を
設ける前記工程は、所望形状に形成された第１の導体膜
をタングステン膜に置換する工程を含んでなされること
を特徴とする半導体装置の製造方法。
【請求項１８】半導体基板側に位置する容量手段の為の
第１の電極を複数の突起を有せしめて形成する工程、前
記突起を有する第１の電極上に誘電体膜を形成する工
程、前記誘電体膜に当該容量手段の為の第２の電極を形
成する工程を有し、前記第１の電極にその膜面に突起を
設ける前記工程は、所望形状に形成された第１の導電膜
に複数の局所的な選択成長用膜を形成して少なくとも前
記第１の導電膜をタングステン膜に置換する工程を含ん
でなされることを特徴とする半導体装置の製造方法。
【請求項１９】半導体基板側に位置する容量手段の為の
第１の電極を複数の突起を有せしめて形成する工程、前
記突起を有する第１の電極上に誘電体膜を形成する工
程、前記誘電体膜に当該容量手段の為の第２の電極を形
成する工程を有し、前記第１の電極にその膜面に突起を
設ける前記工程は、複数の突起を有する第１の導電膜に
複数の局所的な選択成長用膜を形成して少なくとも前記
第１の導電膜をタングステン膜に置換する工程を含んで
なされることを特徴とする半導体装置の製造方法。
【請求項２０】前記誘電体膜は高誘電体材料を有するこ
とを特徴とする請求項１４より請求項１９に記載の半導
体装置の製造方法。
【請求項２１】前記誘電体膜は強誘電体材料を有してな
ることを特徴とする請求項１４より請求項１９に記載の
半導体装置の製造方法。
【請求項２２】半導体基板に形成されたＭＯＳトランジ
スタと、このＭＯＳトランジスタの一対の不純物領域の
一方に電気的に接続された容量部とを少なくとも有し、
前記容量部はシリコンを実施的に含有せず且つ複数の突
起を有する第１の電極と、誘電体膜と、前記第１の電極
と前記誘電体膜と共に容量を形成する第２の電極とを有
し、且つ前記第１の電極は当該半導体基板に平行な面の
幅より当該半導体基板に対して突出する長さが大なるご
とき形態なることを特徴とする半導体装置。
【請求項２３】半導体基板に形成されたＭＯＳトランジ
スタと、このＭＯＳトランジスタの一対の不純物領域の
一方に電気的に接続された容量部とを少なくとも有し、
前記容量部はタングステン膜を有し且つ複数の突起を有
する第１の電極と、誘電体膜と、前記第１の電極と前記
誘電体膜と共に容量を形成する第２の電極とを有し、且
つ前記第１の電極は当該半導体基板に平行な面の幅より
当該半導体基板に対して突出する長さが大なるごとき形
態なることを特徴とする半導体装置。
【請求項２４】前記誘電体膜は高誘電体材料を有するこ
とを特徴とする請求項２２より請求項２３に記載の半導
体装置。
【請求項２５】前記誘電体膜は強誘電体材料を有してな
ることを特徴とする請求項２２より請求項２３に記載の
半導体装置。