JP2000010915A - 通信用制御回路 - Google Patents
通信用制御回路Info
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- JP2000010915A JP2000010915A JP10187001A JP18700198A JP2000010915A JP 2000010915 A JP2000010915 A JP 2000010915A JP 10187001 A JP10187001 A JP 10187001A JP 18700198 A JP18700198 A JP 18700198A JP 2000010915 A JP2000010915 A JP 2000010915A
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Abstract
(57)【要約】
【課題】 中間バッファを最小限にした通信用制御回路
を提供する。 【解決手段】 コントローラ回路１をインプットバッフ
ァ２を介してリードソロモンエンコーダ／デコーダ３の
入力端子に接続し、リードソロモンエンコーダ／デコー
ダ３の出力端子はアウトプットバッファ４を介してコン
トローラ回路１に接続し、更にコントローラ回路１には
パラレル・シリアル変換回路５を接続する。そして、コ
ントローラ回路１に入力されたデータはリードソロモン
エンコーダ／デコーダ３に入力し、リードソロモンエン
コーダ／デコーダ３から出力された結果は再びコントロ
ーラ回路１に入力され、コントローラ回路１はリードソ
ロモンエンコーダ／デコーダ３へのデータ出力とリード
ソロモンエンコーダ／デコーダ３からのデータ入力を、
交互に行うように構成する。
を提供する。 【解決手段】 コントローラ回路１をインプットバッフ
ァ２を介してリードソロモンエンコーダ／デコーダ３の
入力端子に接続し、リードソロモンエンコーダ／デコー
ダ３の出力端子はアウトプットバッファ４を介してコン
トローラ回路１に接続し、更にコントローラ回路１には
パラレル・シリアル変換回路５を接続する。そして、コ
ントローラ回路１に入力されたデータはリードソロモン
エンコーダ／デコーダ３に入力し、リードソロモンエン
コーダ／デコーダ３から出力された結果は再びコントロ
ーラ回路１に入力され、コントローラ回路１はリードソ
ロモンエンコーダ／デコーダ３へのデータ出力とリード
ソロモンエンコーダ／デコーダ３からのデータ入力を、
交互に行うように構成する。
Description
【０００１】
【発明の属する技術分野】この発明は、通信用制御回路
に関し、特にバッファを介してコントローラ部と符号化
部が接続されている通信用制御回路に関する。
に関し、特にバッファを介してコントローラ部と符号化
部が接続されている通信用制御回路に関する。
【０００２】
【従来の技術】従来、コントローラ部と通信用ＣＯＤＥ
Ｃ部とからなる通信用制御回路としては、図４に示すよ
うな構成のものが知られている。この構成のものは、コ
ントローラ回路101 の出力端子を、複数バイト（図示例
では４バイト）のインプットバッファ〜からなるイ
ンプットバッファ部102 を介して、リードソロモンエン
コーダ／デコーダ103 の入力端子に接続し、リードソロ
モンエンコーダ／デコーダ103 の出力端子は複数バイト
のアウトプットバッファ〜からなるアウトプットバ
ッファ部104 を介して、パラレル・シリアル変換回路10
5 へ接続して構成されている。
Ｃ部とからなる通信用制御回路としては、図４に示すよ
うな構成のものが知られている。この構成のものは、コ
ントローラ回路101 の出力端子を、複数バイト（図示例
では４バイト）のインプットバッファ〜からなるイ
ンプットバッファ部102 を介して、リードソロモンエン
コーダ／デコーダ103 の入力端子に接続し、リードソロ
モンエンコーダ／デコーダ103 の出力端子は複数バイト
のアウトプットバッファ〜からなるアウトプットバ
ッファ部104 を介して、パラレル・シリアル変換回路10
5 へ接続して構成されている。
【０００３】そして、このように構成されている通信用
制御回路においては、コントローラ回路101 に入力され
たデータは、インプットバッファ部102 を介してリード
ソロモンエンコーダ／デコーダ103 に転送され、リード
ソロモンエンコーダ／デコーダ103 ではリードソロモン
符号計算処理を行い、アウトプットバッファ部104 を介
してデータ又はリードソロモン符号をパラレル・シリア
ル変換回路105 へ出力するようになっている。
制御回路においては、コントローラ回路101 に入力され
たデータは、インプットバッファ部102 を介してリード
ソロモンエンコーダ／デコーダ103 に転送され、リード
ソロモンエンコーダ／デコーダ103 ではリードソロモン
符号計算処理を行い、アウトプットバッファ部104 を介
してデータ又はリードソロモン符号をパラレル・シリア
ル変換回路105 へ出力するようになっている。
【０００４】また、これに関連する従来技術として、特
開平６−２６１０２４号公報には、リードソロモンエン
コード部とパラレル・シリアル変換部と信号符号化部を
直列に接続して、通信伝送路のビット誤りを訂正し、こ
れにより通信品質の低い伝送路で信頼性の高い通信を可
能とするものについて開示がなされている。
開平６−２６１０２４号公報には、リードソロモンエン
コード部とパラレル・シリアル変換部と信号符号化部を
直列に接続して、通信伝送路のビット誤りを訂正し、こ
れにより通信品質の低い伝送路で信頼性の高い通信を可
能とするものについて開示がなされている。
【０００５】また、一般的な送受信装置の構成例として
は、図５に示すような構成のものが知られている。この
構成の送受信装置においては、送信側では、ベースバン
ド入力信号はバッファ201 を介してパケットエンコード
部202 に入力されてパケット符号化され、パケットエン
コード部202 の出力はバッファ203 を介してリードソロ
モンエンコード部204 へ入力され、該リードソロモンエ
ンコード部204 でリードソロモン符号の計算処理が行わ
れ、その出力はバッファ205 を介してパラレル・シリア
ル変換部206 へ入力されてパラレル・シリアル変換さ
れ、次いで変調部207 で変調されて、切替スイッチ208
を介して通信伝送路209 へ出力されるようになってい
る。一方、受信側では、通信伝送路209 からの入力信号
は切替スイッチ208 を介して復調器301 に入力されて復
調され、シリアル・パラレル変換部302 でシリアル・パ
ラレル変換されて、バッファ303 を介してリードソロモ
ンデコーダ部304 へ入力される。そしてリードソロモン
デコーダ部304 でリードソロモン符号の計算処理を行
い、その出力はバッファ305 を介してパケットデコード
部306 へ入力されてパケット復号化処理が行われ、バッ
ファ307 を介してベースバンド出力信号が出力されるよ
うになっている。
は、図５に示すような構成のものが知られている。この
構成の送受信装置においては、送信側では、ベースバン
ド入力信号はバッファ201 を介してパケットエンコード
部202 に入力されてパケット符号化され、パケットエン
コード部202 の出力はバッファ203 を介してリードソロ
モンエンコード部204 へ入力され、該リードソロモンエ
ンコード部204 でリードソロモン符号の計算処理が行わ
れ、その出力はバッファ205 を介してパラレル・シリア
ル変換部206 へ入力されてパラレル・シリアル変換さ
れ、次いで変調部207 で変調されて、切替スイッチ208
を介して通信伝送路209 へ出力されるようになってい
る。一方、受信側では、通信伝送路209 からの入力信号
は切替スイッチ208 を介して復調器301 に入力されて復
調され、シリアル・パラレル変換部302 でシリアル・パ
ラレル変換されて、バッファ303 を介してリードソロモ
ンデコーダ部304 へ入力される。そしてリードソロモン
デコーダ部304 でリードソロモン符号の計算処理を行
い、その出力はバッファ305 を介してパケットデコード
部306 へ入力されてパケット復号化処理が行われ、バッ
ファ307 を介してベースバンド出力信号が出力されるよ
うになっている。
【０００６】また、これに関連する従来技術として、特
開平６−７５７４４号公報には、シリアルで入力される
データを受信するためのデータ入力回路において、シフ
ト回路と符号化処理部をバッファとなるメモリを介して
接続することにより、データ入力と符号化処理の同時処
理を可能とする構成のものについて開示がなされてい
る。
開平６−７５７４４号公報には、シリアルで入力される
データを受信するためのデータ入力回路において、シフ
ト回路と符号化処理部をバッファとなるメモリを介して
接続することにより、データ入力と符号化処理の同時処
理を可能とする構成のものについて開示がなされてい
る。
【０００７】
【発明が解決しようとする課題】ところで、図４に示し
た通信用制御回路の従来例においては、コントローラ部
とパラレル・シリアル変換回路を非同期で動作させる場
合には、インプット用バッファ部とアウトプット用バッ
ファ部として、複数バイト分のバッファを必要とすると
いう問題点があり、また関連技術として示した特開平６
−２６１０２４号公報には、中間バッファを最小限にす
るということに関して何も考慮がなされていない。
た通信用制御回路の従来例においては、コントローラ部
とパラレル・シリアル変換回路を非同期で動作させる場
合には、インプット用バッファ部とアウトプット用バッ
ファ部として、複数バイト分のバッファを必要とすると
いう問題点があり、また関連技術として示した特開平６
−２６１０２４号公報には、中間バッファを最小限にす
るということに関して何も考慮がなされていない。
【０００８】また、図５に示した送受信装置の従来例に
おいては、送信側と受信側で独立の経路が設けられてお
り、したがって回路規模が小さくできないという問題点
があり、また関連技術として示した特開平６−７５７４
４号公報には、データ入力回路においてメモリ容量を最
小限にするという観点については何も考慮がなされてい
ない。
おいては、送信側と受信側で独立の経路が設けられてお
り、したがって回路規模が小さくできないという問題点
があり、また関連技術として示した特開平６−７５７４
４号公報には、データ入力回路においてメモリ容量を最
小限にするという観点については何も考慮がなされてい
ない。
【０００９】本発明は、従来の通信用制御回路や送受信
装置における上記問題点を解消するためになされたもの
で、請求項１に係る発明は、中間バッファを最小限にし
た通信用制御回路を提供することを目的とし、また請求
項２及び３に係る発明は、メモリ容量を最小限にすると
共に送受信時に回路を共用できるようにして回路規模を
小さくした通信用制御回路を提供することを目的とす
る。
装置における上記問題点を解消するためになされたもの
で、請求項１に係る発明は、中間バッファを最小限にし
た通信用制御回路を提供することを目的とし、また請求
項２及び３に係る発明は、メモリ容量を最小限にすると
共に送受信時に回路を共用できるようにして回路規模を
小さくした通信用制御回路を提供することを目的とす
る。
【００１０】
【課題を解決するための手段】上記問題点を解決するた
め、請求項１に係る発明は、入力と出力を選択する手段
を備えたコントローラ部と、該コントローラ部の出力を
入力に接続し該コントローラ部の入力に出力を接続した
通信用ＣＯＤＥＣ部とを備え、前記コントローラ部は該
コントローラ部の入力と出力とが前記選択手段により交
互に選択されるようにして通信用制御回路を構成するも
のである。
め、請求項１に係る発明は、入力と出力を選択する手段
を備えたコントローラ部と、該コントローラ部の出力を
入力に接続し該コントローラ部の入力に出力を接続した
通信用ＣＯＤＥＣ部とを備え、前記コントローラ部は該
コントローラ部の入力と出力とが前記選択手段により交
互に選択されるようにして通信用制御回路を構成するも
のである。
【００１１】このように構成された通信用制御回路にお
いては、コントローラ部に入力されたデータは通信用Ｃ
ＯＤＥＣ部に入力され、ＣＯＤＥＣ部からの出力は再び
コントローラ部に入力される。そして、コントローラ部
はＣＯＤＥＣ部へのデータ出力とＣＯＤＥＣ部からのデ
ータ入力を交互に行う。このようにコントローラ部から
ＣＯＤＥＣ部へのデータ入力後は、次のデータの入力を
行う前にＣＯＤＥＣ部からのデータの取り込みを行うの
で、コントローラ部とＣＯＤＥＣ部の間に必要なバッフ
ァを最小限にすることができる。例えば、図４に示した
従来例と対比すると、入力用と出力用にそれぞれ４バイ
ト必要であったバッファを４分の１に減らすことが可能
である。
いては、コントローラ部に入力されたデータは通信用Ｃ
ＯＤＥＣ部に入力され、ＣＯＤＥＣ部からの出力は再び
コントローラ部に入力される。そして、コントローラ部
はＣＯＤＥＣ部へのデータ出力とＣＯＤＥＣ部からのデ
ータ入力を交互に行う。このようにコントローラ部から
ＣＯＤＥＣ部へのデータ入力後は、次のデータの入力を
行う前にＣＯＤＥＣ部からのデータの取り込みを行うの
で、コントローラ部とＣＯＤＥＣ部の間に必要なバッフ
ァを最小限にすることができる。例えば、図４に示した
従来例と対比すると、入力用と出力用にそれぞれ４バイ
ト必要であったバッファを４分の１に減らすことが可能
である。
【００１２】また、請求項２に係る発明は、請求項１に
係る通信用制御回路において、前記コントローラ部は、
入出力の命令を実行するＣＰＵと、該ＣＰＵによって制
御されるＩ／Ｏポートと、データを貯えるＲＡＭと、実
行される命令が記憶されているＲＯＭと、送信時と受信
時で共用するバスと、ＣＰＵの動作周波数を通信用ＣＯ
ＤＥＣ部の動作周波数の逓倍にする周波数変換回路とを
有することを特徴とするものである。
係る通信用制御回路において、前記コントローラ部は、
入出力の命令を実行するＣＰＵと、該ＣＰＵによって制
御されるＩ／Ｏポートと、データを貯えるＲＡＭと、実
行される命令が記憶されているＲＯＭと、送信時と受信
時で共用するバスと、ＣＰＵの動作周波数を通信用ＣＯ
ＤＥＣ部の動作周波数の逓倍にする周波数変換回路とを
有することを特徴とするものである。
【００１３】このようにコントローラ部を構成した通信
用制御回路においては、ＣＰＵを通信用ＣＯＤＥＣ部の
動作クロックより速く動作させ、タイムシェアリング処
理することによって、通信用ＣＯＤＥＣ部へのデータの
入出力を行う。これによりデータ入力と符号化処理を同
時に進行させるためのメモリバッファ容量を最小限に抑
えることができ、またコントローラ部と通信用ＣＯＤＥ
Ｃ部間に挿入されるバッファを送信時と受信時とで共用
できることにより、従来の半分のバッファ容量で処理が
可能となる。
用制御回路においては、ＣＰＵを通信用ＣＯＤＥＣ部の
動作クロックより速く動作させ、タイムシェアリング処
理することによって、通信用ＣＯＤＥＣ部へのデータの
入出力を行う。これによりデータ入力と符号化処理を同
時に進行させるためのメモリバッファ容量を最小限に抑
えることができ、またコントローラ部と通信用ＣＯＤＥ
Ｃ部間に挿入されるバッファを送信時と受信時とで共用
できることにより、従来の半分のバッファ容量で処理が
可能となる。
【００１４】また請求項３に係る発明は、請求項２に係
る通信用制御回路において、前記バスは、前記通信用Ｃ
ＯＤＥＣ部の入力用信号線数と出力用信号線数の合計数
のバス幅を有し、前記Ｉ／Ｏポートは、前記バスを通信
用ＣＯＤＥＣ部の入力用と出力用に分けて配線する分配
回路を有し、該分配回路は、信号の衝突を回避する信号
衝突回避回路を備えていることを特徴とするものであ
る。
る通信用制御回路において、前記バスは、前記通信用Ｃ
ＯＤＥＣ部の入力用信号線数と出力用信号線数の合計数
のバス幅を有し、前記Ｉ／Ｏポートは、前記バスを通信
用ＣＯＤＥＣ部の入力用と出力用に分けて配線する分配
回路を有し、該分配回路は、信号の衝突を回避する信号
衝突回避回路を備えていることを特徴とするものであ
る。
【００１５】このように構成することにより、ＣＰＵか
らの出力時には通信用ＣＯＤＥＣ部の出力ポートに信号
が伝達されないように制御され、また汎用のバスを通信
用ＣＯＤＥＣ部の入出力信号線として利用することによ
って、信号線の数を最小限にすることができる。
らの出力時には通信用ＣＯＤＥＣ部の出力ポートに信号
が伝達されないように制御され、また汎用のバスを通信
用ＣＯＤＥＣ部の入出力信号線として利用することによ
って、信号線の数を最小限にすることができる。
【００１６】
【発明の実施の形態】次に、実施の形態について説明す
る。図１は、本発明に係る通信用制御回路の基本的な第
１の実施の形態を示す概略ブロック構成図である。図に
おいて、１はコントローラ回路で、該コントローラ回路
１はインプットバッファ２を介してリードソロモンエン
コーダ／デコーダ３の入力端子に接続されている。そし
て、リードソロモンエンコーダ／デコーダ３の出力端子
はアウトプットバッファ４を介してコントローラ回路１
に接続されており、またコントローラ回路１にはパラレ
ル・シリアル変換回路５が接続されている。
る。図１は、本発明に係る通信用制御回路の基本的な第
１の実施の形態を示す概略ブロック構成図である。図に
おいて、１はコントローラ回路で、該コントローラ回路
１はインプットバッファ２を介してリードソロモンエン
コーダ／デコーダ３の入力端子に接続されている。そし
て、リードソロモンエンコーダ／デコーダ３の出力端子
はアウトプットバッファ４を介してコントローラ回路１
に接続されており、またコントローラ回路１にはパラレ
ル・シリアル変換回路５が接続されている。
【００１７】次に、このように構成されている第１の実
施の形態の動作について説明する。コントローラ回路１
は入力されたデータをインプットバッファ２を介してリ
ードソロモンエンコーダ／デコーダ３に転送する。リー
ドソロモンエンコーダ／デコーダ３ではリードソロモン
符号の計算処理を行い、アウトプットバッファ４を介し
てデータ又はリードソロモン符号を出力する。このアウ
トプットバッファ４から出力されるデータ又はリードソ
ロモン符号はコントローラ回路１に入力され、コントロ
ーラ回路１はこれらをパラレル・シリアル変換回路５へ
出力する。コントローラ回路１はインプットバッファ２
に１バイト出力後、次のデータを出力する前にアウトプ
ットバッファ４からの入力動作を行う。
施の形態の動作について説明する。コントローラ回路１
は入力されたデータをインプットバッファ２を介してリ
ードソロモンエンコーダ／デコーダ３に転送する。リー
ドソロモンエンコーダ／デコーダ３ではリードソロモン
符号の計算処理を行い、アウトプットバッファ４を介し
てデータ又はリードソロモン符号を出力する。このアウ
トプットバッファ４から出力されるデータ又はリードソ
ロモン符号はコントローラ回路１に入力され、コントロ
ーラ回路１はこれらをパラレル・シリアル変換回路５へ
出力する。コントローラ回路１はインプットバッファ２
に１バイト出力後、次のデータを出力する前にアウトプ
ットバッファ４からの入力動作を行う。
【００１８】このように、コントローラ回路１からイン
プットバッファ２を介してリードソロモンエンコーダ／
デコーダ３へのデータ入力後は、次のデータの入力を行
う前にリードソロモンエンコーダ／デコーダ３からの出
力データの取り込みを行うので、コントローラ回路１と
リードソロモンエンコーダ／デコーダ３の間の必要なイ
ンプットバッファ２及びアウトプットバッファ４を、１
バイト分のバッファで構成することができる。
プットバッファ２を介してリードソロモンエンコーダ／
デコーダ３へのデータ入力後は、次のデータの入力を行
う前にリードソロモンエンコーダ／デコーダ３からの出
力データの取り込みを行うので、コントローラ回路１と
リードソロモンエンコーダ／デコーダ３の間の必要なイ
ンプットバッファ２及びアウトプットバッファ４を、１
バイト分のバッファで構成することができる。
【００１９】なお、上記第１の実施の形態においては、
通信用ＣＯＤＥＣ部としてリードソロモンエンコーダ／
デコーダを用いたものを示したが、ＣＲＣ符号発生器な
どを用いることもできる。
通信用ＣＯＤＥＣ部としてリードソロモンエンコーダ／
デコーダを用いたものを示したが、ＣＲＣ符号発生器な
どを用いることもできる。
【００２０】次に、第２の実施の形態を図２に基づいて
説明する。この実施の形態は、図１に示した基本的な実
施の形態をより具体化したもので、図１に示したコント
ローラ回路１はＣＰＵ11とバス26とで構成されている。
バス26にはＣＰＵ11，ＲＡＭ12，ＲＯＭ13，双方向パラ
レルポート14，シリアルポート15，シリアルポート16，
Ｉ／Ｏポート17が接続されている。また、シリアルポー
ト15には変調部20が接続され、シリアルポート16には復
調部21が接続されており、変調部20と復調部21は切替ス
イッチ27を介して通信伝送路24に接続されている。ま
た、Ｉ／Ｏポート17はバッファ18及び切替スイッチ19を
介して、リードソロモンエンコーダ部22及びリードソロ
モンデコーダ部23の入力端子に接続されており、リード
ソロモンエンコーダ部22及びリードソロモンデコーダ部
23の出力端子は、切替スイッチ28とバッファ25を介して
Ｉ／Ｏポート17に接続されている。31は発振器で、該発
振器31からは40ＭＨz のクロック信号が出力され、ＣＰ
Ｕ11に供給されている。また発振器31から出力される40
ＭＨz のクロック信号は、分周器32により10ＭＨz に分
周されて、リードソロモンエンコーダ部22及びリードソ
ロモンデコーダ部23に供給されている。また、29，30は
ＲＡＭ12内に配置されている入力用バッファ及び出力用
バッファである。
説明する。この実施の形態は、図１に示した基本的な実
施の形態をより具体化したもので、図１に示したコント
ローラ回路１はＣＰＵ11とバス26とで構成されている。
バス26にはＣＰＵ11，ＲＡＭ12，ＲＯＭ13，双方向パラ
レルポート14，シリアルポート15，シリアルポート16，
Ｉ／Ｏポート17が接続されている。また、シリアルポー
ト15には変調部20が接続され、シリアルポート16には復
調部21が接続されており、変調部20と復調部21は切替ス
イッチ27を介して通信伝送路24に接続されている。ま
た、Ｉ／Ｏポート17はバッファ18及び切替スイッチ19を
介して、リードソロモンエンコーダ部22及びリードソロ
モンデコーダ部23の入力端子に接続されており、リード
ソロモンエンコーダ部22及びリードソロモンデコーダ部
23の出力端子は、切替スイッチ28とバッファ25を介して
Ｉ／Ｏポート17に接続されている。31は発振器で、該発
振器31からは40ＭＨz のクロック信号が出力され、ＣＰ
Ｕ11に供給されている。また発振器31から出力される40
ＭＨz のクロック信号は、分周器32により10ＭＨz に分
周されて、リードソロモンエンコーダ部22及びリードソ
ロモンデコーダ部23に供給されている。また、29，30は
ＲＡＭ12内に配置されている入力用バッファ及び出力用
バッファである。
【００２１】次に、このように構成されている第２の実
施の形態の動作について説明する。送信時には、ベース
バンド入力信号が双方向パラレルポート14を介してＲＡ
Ｍ12に設けられた入力用バッファ29に読み込まれ、入力
用バッファ29に読み込まれたデータは、順次ＣＰＵ11に
より実行されるデータ出力命令でＩ／Ｏポート17を通し
てバッファ18に格納される。次いで、リードソロモンエ
ンコーダ部22はバッファ18からデータを、切替スイッチ
19を介して取り込み、リードソロモン符号を計算処理す
る。リードソロモンエンコーダ部22は動作クロック４周
期後に、切替スイッチ28を介してバッファ25にデータを
出力する。ＣＰＵ11はバッファ25からデータを入力する
命令を実行する。ＲＯＭ13に記述されたプログラムによ
り、ＣＰＵ11は１ブロック分のデータの入出力完了まで
は、リードソロモンエンコーダ部22へのデータ出力と該
リードソロモンエンコーダ部22からのデータ入力を交互
に実行する。リードソロモンエンコーダ部22から順次出
力されるデータとリードソロモン符号は、切替スイッチ
28，バッファ25及びＩ／Ｏポート17を介して出力用バッ
ファ30へ読み込まれる。そして、出力用バッファ30に読
み込まれたデータはシリアルポート15に出力されてパラ
レル・シリアル変換され、変調部20により変調されて、
通信伝送路24に出力される。
施の形態の動作について説明する。送信時には、ベース
バンド入力信号が双方向パラレルポート14を介してＲＡ
Ｍ12に設けられた入力用バッファ29に読み込まれ、入力
用バッファ29に読み込まれたデータは、順次ＣＰＵ11に
より実行されるデータ出力命令でＩ／Ｏポート17を通し
てバッファ18に格納される。次いで、リードソロモンエ
ンコーダ部22はバッファ18からデータを、切替スイッチ
19を介して取り込み、リードソロモン符号を計算処理す
る。リードソロモンエンコーダ部22は動作クロック４周
期後に、切替スイッチ28を介してバッファ25にデータを
出力する。ＣＰＵ11はバッファ25からデータを入力する
命令を実行する。ＲＯＭ13に記述されたプログラムによ
り、ＣＰＵ11は１ブロック分のデータの入出力完了まで
は、リードソロモンエンコーダ部22へのデータ出力と該
リードソロモンエンコーダ部22からのデータ入力を交互
に実行する。リードソロモンエンコーダ部22から順次出
力されるデータとリードソロモン符号は、切替スイッチ
28，バッファ25及びＩ／Ｏポート17を介して出力用バッ
ファ30へ読み込まれる。そして、出力用バッファ30に読
み込まれたデータはシリアルポート15に出力されてパラ
レル・シリアル変換され、変調部20により変調されて、
通信伝送路24に出力される。
【００２２】受信時には、通信伝送路24から到着したデ
ータは切替スイッチ27を介して復調部21で復調された後
に、シリアルポート16によりシリアル・パラレル変換さ
れて、ＲＡＭ12に設けられた入力用バッファ29に格納さ
れる。入力用バッファ29に順次読み込まれたデータは、
ＣＰＵ11により実行されるデータ出力命令で、Ｉ／Ｏポ
ート17を介してバッファ18に格納される。リードソロモ
ンデコーダ部23は、バッファ18から切替スイッチ19を介
してデータを取り込み、リードソロモン符号を計算処理
する。リードソロモンデコーダ部23は動作クロック４周
期後に、切替スイッチ28を介してバッファ25にデータを
出力する。ＣＰＵ11は、バッファ25からデータを入力す
る命令を実行する。ＲＯＭ13に記述されたプログラムに
より、ＣＰＵ11は１ブロック分のデータの入出力完了ま
では、リードソロモンデコーダ部23へのデータ出力と該
リードソロモンデコーダ部23からのデータ入力を交互に
実行する。リードソロモンデコーダ部23から順次出力さ
れるデータは、切替スイッチ28，バッファ25及びＩ／Ｏ
ポート17を介して出力用バッファ30へ読み込まれる。そ
して、出力用バッファ30へ読み込まれたデータは双方向
パラレルポート14に出力され、該双方向パラレルポート
14よりベースバンド出力信号として出力される。
ータは切替スイッチ27を介して復調部21で復調された後
に、シリアルポート16によりシリアル・パラレル変換さ
れて、ＲＡＭ12に設けられた入力用バッファ29に格納さ
れる。入力用バッファ29に順次読み込まれたデータは、
ＣＰＵ11により実行されるデータ出力命令で、Ｉ／Ｏポ
ート17を介してバッファ18に格納される。リードソロモ
ンデコーダ部23は、バッファ18から切替スイッチ19を介
してデータを取り込み、リードソロモン符号を計算処理
する。リードソロモンデコーダ部23は動作クロック４周
期後に、切替スイッチ28を介してバッファ25にデータを
出力する。ＣＰＵ11は、バッファ25からデータを入力す
る命令を実行する。ＲＯＭ13に記述されたプログラムに
より、ＣＰＵ11は１ブロック分のデータの入出力完了ま
では、リードソロモンデコーダ部23へのデータ出力と該
リードソロモンデコーダ部23からのデータ入力を交互に
実行する。リードソロモンデコーダ部23から順次出力さ
れるデータは、切替スイッチ28，バッファ25及びＩ／Ｏ
ポート17を介して出力用バッファ30へ読み込まれる。そ
して、出力用バッファ30へ読み込まれたデータは双方向
パラレルポート14に出力され、該双方向パラレルポート
14よりベースバンド出力信号として出力される。
【００２３】上記第２の実施の形態においては、周波数
変換部として分周器を用いたものを示したが、リードソ
ロモンエンコーダ部及びリードソロモンデコーダ部の動
作クロックをマスタクロックとして、そのマスタクロッ
クを逓倍した周波数のクロックをＣＰＵに供給するよう
に構成してもよい。
変換部として分周器を用いたものを示したが、リードソ
ロモンエンコーダ部及びリードソロモンデコーダ部の動
作クロックをマスタクロックとして、そのマスタクロッ
クを逓倍した周波数のクロックをＣＰＵに供給するよう
に構成してもよい。
【００２４】次に、第３の実施の形態について説明す
る。図３は第３の実施の形態を示す回路構成図で、図２
に示した第２の実施の形態における構成要素と同一又は
対応する構成要素には同一符号を付して示している。こ
の実施の形態は、図２に示した第２の実施の形態におけ
るバスとして、16ビットデータバスを利用し、Ｉ／Ｏポ
ートに入力用と出力用に８ビットづつ分配する回路41を
付加している。また分配回路41は信号衝突回避回路43を
備えており、ＣＰＵ11の出力信号は該信号衝突回避回路
43を経由してバッファ25に接続されている。更に、ＣＰ
Ｕ11から直接制御可能なＲ／Ｗ信号線45とＳＴＲＯＢＥ
信号線46が設けられている。ＳＴＲＯＢＥ信号線46は信
号出力制御回路44を経由して、バッファ18とバッファ25
に接続されている。また、ＲＡＭ12，ＲＯＭ13，バッフ
ァ18及びバッファ25はアドレスバス47でＣＰＵ11と接続
されていて、アドレスバス47の出力ビットによってデー
タバス42の使用権が与えられるようになっている。
る。図３は第３の実施の形態を示す回路構成図で、図２
に示した第２の実施の形態における構成要素と同一又は
対応する構成要素には同一符号を付して示している。こ
の実施の形態は、図２に示した第２の実施の形態におけ
るバスとして、16ビットデータバスを利用し、Ｉ／Ｏポ
ートに入力用と出力用に８ビットづつ分配する回路41を
付加している。また分配回路41は信号衝突回避回路43を
備えており、ＣＰＵ11の出力信号は該信号衝突回避回路
43を経由してバッファ25に接続されている。更に、ＣＰ
Ｕ11から直接制御可能なＲ／Ｗ信号線45とＳＴＲＯＢＥ
信号線46が設けられている。ＳＴＲＯＢＥ信号線46は信
号出力制御回路44を経由して、バッファ18とバッファ25
に接続されている。また、ＲＡＭ12，ＲＯＭ13，バッフ
ァ18及びバッファ25はアドレスバス47でＣＰＵ11と接続
されていて、アドレスバス47の出力ビットによってデー
タバス42の使用権が与えられるようになっている。
【００２５】ＣＰＵ11からバッファ18へのデータ出力時
は、アドレスバス47にバッファ18を指定するビットパタ
ーンを出力し、Ｒ／Ｗ信号線45をＯＮする。そして、Ｒ
／Ｗ信号線45のＯＮを契機に、回路44によりＳＴＲＯＢ
Ｅ信号線46はバッファ18のみと電気的に接続され、それ
と同時に信号衝突回避回路43により、データバス信号線
42の上位８ビットはバッファ25との電気的接続が遮断さ
れる。次に、ＣＰＵ11からの出力データがバッファ18に
伝達された後に、ＣＰＵ11はＳＴＲＯＢＥ信号線46をＯ
Ｎする。バッファ18はＳＴＲＯＢＥ信号線46のＯＮを検
出し、Ｉ−ＳＴＲＯＢＥ信号線48をＯＮにし、リードソ
ロモンエンコーダ／デコーダ50はＩ−ＳＴＲＯＢＥ信号
線48のＯＮを契機に、バッファ18からデータを取り込
む。
は、アドレスバス47にバッファ18を指定するビットパタ
ーンを出力し、Ｒ／Ｗ信号線45をＯＮする。そして、Ｒ
／Ｗ信号線45のＯＮを契機に、回路44によりＳＴＲＯＢ
Ｅ信号線46はバッファ18のみと電気的に接続され、それ
と同時に信号衝突回避回路43により、データバス信号線
42の上位８ビットはバッファ25との電気的接続が遮断さ
れる。次に、ＣＰＵ11からの出力データがバッファ18に
伝達された後に、ＣＰＵ11はＳＴＲＯＢＥ信号線46をＯ
Ｎする。バッファ18はＳＴＲＯＢＥ信号線46のＯＮを検
出し、Ｉ−ＳＴＲＯＢＥ信号線48をＯＮにし、リードソ
ロモンエンコーダ／デコーダ50はＩ−ＳＴＲＯＢＥ信号
線48のＯＮを契機に、バッファ18からデータを取り込
む。
【００２６】次に、バッファ25からＣＰＵ11へのデータ
入力時の動作について説明する。ＣＰＵ11は、アドレス
バス47にバッファ25を指定するビットパターンを出力
し、Ｒ／Ｗ信号線45をＯＦＦにする。そして、Ｒ／Ｗ信
号線45のＯＦＦを契機に、回路44によりＳＴＲＯＢＥ信
号線46はバッファ25のみと電気的に接続され、それと同
時に信号衝突回避回路43により、データバス信号線42の
上位８ビットはバッファ25と電気的に接続される。リー
ドソロモンエンコーダ／デコーダ50からバッファ25に設
定されたデータは、ＣＰＵ11に取り込まれる。データ取
り込み後に、ＣＰＵ11はＳＴＲＯＢＥ信号線46をＯＮに
し、バッファ25はＳＴＲＯＢＥ信号線46のＯＮを契機
に、Ｏ−ＳＴＲＯＢＥ信号線49をＯＮにする。リードソ
ロモンエンコーダ／デコーダ50はＯ−ＳＴＲＯＢＥ信号
線49のＯＮを検出し、１バイトのデータが伝達完了した
ことを認識する。このようにしてＣＰＵ11へのデータ入
力動作が行われる。
入力時の動作について説明する。ＣＰＵ11は、アドレス
バス47にバッファ25を指定するビットパターンを出力
し、Ｒ／Ｗ信号線45をＯＦＦにする。そして、Ｒ／Ｗ信
号線45のＯＦＦを契機に、回路44によりＳＴＲＯＢＥ信
号線46はバッファ25のみと電気的に接続され、それと同
時に信号衝突回避回路43により、データバス信号線42の
上位８ビットはバッファ25と電気的に接続される。リー
ドソロモンエンコーダ／デコーダ50からバッファ25に設
定されたデータは、ＣＰＵ11に取り込まれる。データ取
り込み後に、ＣＰＵ11はＳＴＲＯＢＥ信号線46をＯＮに
し、バッファ25はＳＴＲＯＢＥ信号線46のＯＮを契機
に、Ｏ−ＳＴＲＯＢＥ信号線49をＯＮにする。リードソ
ロモンエンコーダ／デコーダ50はＯ−ＳＴＲＯＢＥ信号
線49のＯＮを検出し、１バイトのデータが伝達完了した
ことを認識する。このようにしてＣＰＵ11へのデータ入
力動作が行われる。
【００２７】
【発明の効果】以上実施の形態に基づいて説明したよう
に、請求項１に係る発明は、コントローラ部からＣＯＤ
ＥＣ部へのデータ入力後は、次のデータの入力を行う前
にＣＯＤＥＣ部からのデータの取り込みを行うように構
成されているので、コントローラ部とＣＯＤＥＣ部の間
に必要なバッファを最小限にすることができる。また請
求項２に係る発明によれば、ＣＰＵを通信用ＣＯＤＥＣ
部の動作クロックより速く動作させ、タイムシェアリン
グ処理によって、通信用ＣＯＤＥＣ部への入出力を行う
ことができるように構成されているので、データ入力と
符号化処理を同時進行させるためのメモリバッファ容量
を最小限に抑えることができる。また請求項３に係る発
明によれば、ＣＰＵからの出力時は通信用ＣＯＤＥＣ部
の出力ポートに信号が伝達されないように制御され、ま
た汎用のバスを通信用ＣＯＤＥＣ部の入出力信号線とし
て利用するように構成されているので、信号線の数を最
小限にすることができる。
に、請求項１に係る発明は、コントローラ部からＣＯＤ
ＥＣ部へのデータ入力後は、次のデータの入力を行う前
にＣＯＤＥＣ部からのデータの取り込みを行うように構
成されているので、コントローラ部とＣＯＤＥＣ部の間
に必要なバッファを最小限にすることができる。また請
求項２に係る発明によれば、ＣＰＵを通信用ＣＯＤＥＣ
部の動作クロックより速く動作させ、タイムシェアリン
グ処理によって、通信用ＣＯＤＥＣ部への入出力を行う
ことができるように構成されているので、データ入力と
符号化処理を同時進行させるためのメモリバッファ容量
を最小限に抑えることができる。また請求項３に係る発
明によれば、ＣＰＵからの出力時は通信用ＣＯＤＥＣ部
の出力ポートに信号が伝達されないように制御され、ま
た汎用のバスを通信用ＣＯＤＥＣ部の入出力信号線とし
て利用するように構成されているので、信号線の数を最
小限にすることができる。
【図１】本発明に係る通信用制御回路の基本的な第１の
実施の形態を示すブロック構成図である。
実施の形態を示すブロック構成図である。
【図２】本発明の具体的な第２の実施の形態を示すブロ
ック構成図である。
ック構成図である。
【図３】本発明の具体的な第３の実施の形態を示すブロ
ック構成図である。
ック構成図である。
【図４】従来の通信用制御回路の構成例を示すブロック
構成図である。
構成図である。
【図５】従来の一般的な送受信装置の構成例を示すブロ
ック構成図である。
ック構成図である。
１ コントローラ回路 ２ インプットバッファ ３ リードソロモンエンコーダ／デコーダ ４ アウトプットバッファ ５ パラレル・シリアル変換回路 11 ＣＰＵ 12 ＲＡＭ 13 ＲＯＭ 14 双方向パラレルポート 15，16 シリアルポート 17 Ｉ／Ｏポート 18 バッファ 19 切替スイッチ 20 変調部 21 復調部 22 リードソロモンエンコーダ 23 リードソロモンデコーダ 24 通信伝送路 25 バッファ 26 バス 27 切替スイッチ 28 切替スイッチ 29 入力用バッファ 30 出力用バッファ 31 発振器 32 分周器 41 分配回路 42 データバス 43 信号衝突回避回路 44 信号出力制御回路 45 Ｒ／Ｗ信号線 46 ＳＴＲＯＢＥ信号線 47 アドレスバス 48 Ｉ−ＳＴＲＯＢＥ信号線 49 Ｏ−ＳＴＲＯＢＥ信号線 50 リードソロモンエンコーダ／デコーダ
Claims (3)
- 【請求項１】 入力と出力を選択する手段を備えたコン
トローラ部と、該コントローラ部の出力を入力に接続し
該コントローラ部の入力に出力を接続した通信用ＣＯＤ
ＥＣ部とを備え、前記コントローラ部は該コントローラ
部の入力と出力とが前記選択手段により交互に選択され
るように構成されていることを特徴とする通信用制御回
路。 - 【請求項２】 前記コントローラ部は、入出力の命令を
実行するＣＰＵと、該ＣＰＵによって制御されるＩ／Ｏ
ポートと、データを貯えるＲＡＭと、実行される命令が
記憶されているＲＯＭと、送信時と受信時で共用するバ
スと、ＣＰＵの動作周波数を通信用ＣＯＤＥＣ部の動作
周波数の逓倍にする周波数変換回路とを有することを特
徴とする請求項１に係る通信用制御回路。 - 【請求項３】 前記バスは、前記通信用ＣＯＤＥＣ部の
入力用信号線数と出力用信号線数の合計数のバス幅を有
し、前記Ｉ／Ｏポートは、前記バスを通信用ＣＯＤＥＣ
部の入力用と出力用に分けて配線する分配回路を有し、
該分配回路は、信号の衝突を回避する信号衝突回避回路
を備えていることを特徴とする請求項２に係る通信用制
御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10187001A JP2000010915A (ja) | 1998-06-18 | 1998-06-18 | 通信用制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10187001A JP2000010915A (ja) | 1998-06-18 | 1998-06-18 | 通信用制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000010915A true JP2000010915A (ja) | 2000-01-14 |
Family
ID=16198479
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10187001A Withdrawn JP2000010915A (ja) | 1998-06-18 | 1998-06-18 | 通信用制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000010915A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015110452A (ja) * | 2002-05-03 | 2015-06-18 | アドバンスド テクノロジー マテリアルズ，インコーポレイテッド | 返却可能かつ再使用可能なバッグインドラム流体貯蔵および分配容器システム |
-
1998
- 1998-06-18 JP JP10187001A patent/JP2000010915A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015110452A (ja) * | 2002-05-03 | 2015-06-18 | アドバンスド テクノロジー マテリアルズ，インコーポレイテッド | 返却可能かつ再使用可能なバッグインドラム流体貯蔵および分配容器システム |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20050906 |