JP2000004400A

JP2000004400A - 増幅型固体撮像装置、その駆動方法及び物理量分布検知半導体装置

Info

Publication number: JP2000004400A
Application number: JP10324869A
Authority: JP
Inventors: Takao Kuroda; 隆男黒田; Masayuki Masuyama; 雅之桝山
Original assignee: Matsushita Electronics Corp
Current assignee: Panasonic Holdings Corp
Priority date: 1998-04-14
Filing date: 1998-11-16
Publication date: 2000-01-07
Anticipated expiration: 2018-11-16
Also published as: JP3027569B2

Abstract

(57)【要約】【課題】画素内増幅トランジスタのしきい値電圧がば
らついても、その影響を補償し、画素から信号を正確か
つ高速に読み出す増幅型固体撮像装置を提供する。【解決手段】第１の電位状態（リセット状態）から入
射光の量に応じた第２の電位状態へ遷移し得るフォトダ
イオード２１と、その電位状態に応じた情報を読み出す
ための補償回路を備える。補償回路は、フォトダイオー
ド２１の第２の電位状態に対応する量の正電荷および負
電荷を蓄積できる第１蓄積素子３１と、第１の電位状態
に対応する量の正電荷および負電荷を蓄積できる第２蓄
積素子３２とを備えるとともに、第１蓄積素子３１に蓄
積された正電荷に対して、第２蓄積素子３２に蓄積され
た負電荷を混合させるスイッチング素子ＳＷ５を含んで
いる。混合された電荷の量に応じた信号を生成すること
によって、増幅トランジスタ２３の特性バラツキに影響
されない信号を再生することが可能になる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、増幅型固体撮像装
置、およびその駆動方法、ならびに物理量分布検知半導
体装置に関する。

【０００２】

【従来の技術】近年、各種物理量の一次元的／二次元的
分布を検知する装置の必要性が高まってきている。物理
量として光量を検知する固体撮像装置の分野では、いわ
ゆる増幅型固体撮像装置が注目されている。増幅型固体
撮像装置に複数設けられた画素の各々は、光の照射を受
け、光電変換によって信号電荷を生成する光電変換部
と、その信号電荷を蓄積する蓄積部と、信号電荷の量に
応じた信号を出力するための増幅型トランジスタである
電界効果トランジスタ（以下、「ＦＥＴ」と記す）等の
検知素子とを備えている。

【０００３】蓄積部は検知素子である増幅トランジスタ
の動作制御部（例えば、ＦＥＴのゲート電極やバイポー
ラトランジスタのベース部等）と接続されており、信号
電荷量に応じて変化する蓄積部の電位によって検知素子
の出力値が制御される。

【０００４】このような増幅型固体撮像装置は、検知素
子として機能する増幅用トランジスタを画素毎に備えて
いるが、ひとつの装置内の複数の増幅用トランジスタ
は、それらが同一基板上に同一プロセスによって作製さ
れた場合でも、完全に均一な特性を有しているわけでは
ない。例えば、検知回路のトランジスタのしきい値電圧
（以下「Ｖｔ」と称する）がばらつくと、光量の均一な
光が光電変換部に入射し、それによって動作制御部の電
位が等しくなった状態においても、トランジスタの出力
値がばらついてしまう。その結果、空間的に固定したノ
イズ（以下「ＦＰＮ」と記す）が発生し、それは画質を
著しく損なう。

【０００５】このようなＦＰＮの発生を防止する増幅型
固体撮像装置のひとつが特開平８−１８１９２０号公報
に開示されている。この装置を、図５を参照しながら説
明する。図５においては、単一の画素１０２が示されて
いるが、現実には、一列に配列された複数の画素１０２
が、その列に割り当てられたひとつの単位補償回路に接
続されており、しかも、そのような構成が各列に設けら
れている。ここでは、簡単のため、代表的なひとつの画
素１０２と、それに対応する単位補償回路との関係を説
明する。

【０００６】図５に示すように、画素１０２は、フォト
ダイオード１２１と、ゲート電極１２２がフォトダイオ
ード１２１に接続されたＭＯＳトランジスタからなる増
幅トランジスタ１２３と、リセット用トランジスタ１２
４と、スイッチング用トランジスタ１２５とを含んでい
る。

【０００７】リセット用トランジスタ１２４のゲート電
極はリセット配線１０４に接続され、ドレインは第１電
源端子（Ｖ_dd）１２６に接続され、ソースはフォトダイ
オード１２１に接続されている。垂直シフトレジスタ１
０３によってリセット配線１０４の電位が変化し、リセ
ット用トランジスタ１２６が導通すると、フォトダイオ
ド１２１はリセットされる。

【０００８】画素１０２内のスイッチング用トランジス
タ１２５のゲート電極は行選択線１０５に接続され、ド
レインは増幅トランジスタ１２３のソースに接続され、
ソースは垂直信号線１０６に接続されている。垂直シフ
トレジスタ１０３によって、行選択線１０５の電位が変
化すると、スイッチング用トランジスタ１２５は導通
し、その結果、第１電源端子（Ｖ_dd）１２６から駆動素
子１２３、スイッチング用トランジスタ１２５、垂直信
号線１０６および負荷素子１２７を介して第２電源端子
（Ｖ_ss）１２８に電流が流れる。このとき、垂直信号線
１０６の電位は、フォトダイオード１２１の電位状態に
依存して変化する。その結果、垂直信号線１０６の電位
は、フォトダイオード１２１の電位状態に応じたレベル
を持つことになる。

【０００９】単位補償回路は、信号記憶部１５１とリセ
ット記憶部１５２とを有しており、これらが、それぞ
れ、信号読み出し時およびリセット時における、垂直信
号信号線１０６の出力ノード１３３の電位を記憶するこ
とができる。電位の記憶は、信号記憶部１５１とリセッ
ト記憶部１５２中に設けられたサンプルホールド回路等
によって実行される。

【００１０】信号記憶部１５１とリセット記憶部１５２
に記憶された電位は、水平シフトレジスタ１０７によっ
て選択された列のスイッチング素子１５３および１５４
が導通することによって、差動増幅器１１１の二つの入
力部に印加される。こうして、信号記憶部１５１の電位
とリセット記憶部１５２の電位との差異に応じた信号が
差動増幅器１１１の出力部１４４に出力されることにな
る。この信号は、増幅トランジスタ１２３のしきい値電
圧のばらつきが相殺された値を有してる。

【００１１】

【発明が解決しようとする課題】上記装置によれば、信
号記憶部１５１およびリセット記憶部１５２の各々が記
憶している電位を差動増幅器１１１の＋側入力部と−側
入力部に与えるとき、信号記憶部１５１およびリセット
記憶部１５２と差動増幅器１１１とを接続する配線を蓄
積する必要がある。この配線の各々には列数に等しい数
のスイッチング素子１５３または１５４が接続されてい
る。スイッチング素子１５３および１５４はＭＯＳトラ
ンジスタから形成されており、各配線にはトランジスタ
のソース／ドレイン容量が付加されている。その結果、
一組の信号記憶部１５１およびリセット記憶部１５２
が、そのような容量の付加された配線を通じて、差動増
幅器１１１を動作させるには長い時間が必要になる。こ
のことは、一行に含まれる画素の数を増加させることを
困難にする。

【００１２】本発明の目的は、単位領域ごとに情報蓄積
部の特性がばらついても、その影響を補償し、情報蓄積
部から情報をより正確かつ高速に読み出すことのできる
増幅型固体撮像装置、およびその駆動方法ならびに物理
量分布検知半導体装置を提供することにある。

【００１３】

【課題を解決するための手段】本発明による増幅型固体
撮像装置は、リセット動作に応じた第１の電位状態から
光の強度に応じた第２の電位状態へ遷移する光電変換手
段と、前記光電変換手段に対応し、前記光電変換手段か
ら前記第１の電位状態と前記第２の電位状態にそれぞれ
対応する第１の信号と第２の信号とを読み出す増幅手段
と、前記増幅手段からの前記第１の信号と第２の信号を
得て第３の信号を出力する補償手段とを備えた増幅型固
体撮像装置であって、前記補償手段は、前記第２の信号
に対応する第１の量の正電荷および負電荷を蓄積する第
１の蓄積手段と、前記第１の信号に対応する第２の量の
正電荷および負電荷を蓄積する第２の蓄積手段と、前記
第１の量の正電荷と前記第２の量の負電荷とを混合して
生じた第１の混合電荷を前記第３の信号として出力する
か、または、前記第１の量の負電荷と前記第２の量の正
電荷とを混合して生じた第２の混合電荷を前記第３の信
号として出力する混合手段と、前記混合手段から出力さ
れた前記第３の信号を入力し映像信号として出力する出
力手段とを備えたことを特徴とする。

【００１４】本発明による他の増幅型固体撮像装置は、
Ｎ行Ｍ列に配列された複数の画素（ＮおよびＭは２以上
の整数）を備え、前記複数の画素の各々は、リセット動
作に応じた第１の電位状態から光の強度に応じた第２の
電位状態へ遷移する光電変換手段と、前記光電変換手段
に接続され、前記光電変換手段から前記第１の電位状態
と前記第２の電位状態にそれぞれ対応する第１の信号と
第２の信号とを読み出す増幅手段とを備え、前記複数の
画素のうち所定の行を選択するための行選択手段と、前
記複数の画素のうち所定の列を選択する列選択手段と、
選択された画素列に対応する前記第１の信号と第２の信
号を前記増幅手段から得て第３の信号を出力する補償手
段とを備えた増幅型固体撮像装置であって、前記補償手
段は、前記第２の信号に対応する第１の量の正電荷およ
び負電荷を蓄積する第１の蓄積手段と、前記第１の信号
に対応する第２の量の正電荷および負電荷を蓄積する第
２の蓄積手段と、前記第１の量の正電荷と前記第２の量
の負電荷とを混合して生じた第１の混合電荷を前記第３
の信号として出力するか、または、前記第１の量の負電
荷と前記第２の量の正電荷とを混合して生じた第２の混
合電荷を前記第３の信号として出力する混合手段と、前
記混合手段から出力された前記第３の信号を入力し映像
信号として出力する出力手段とを備えたことを特徴とす
る。

【００１５】前記補償手段は、前記検知手段からの信号
を受け取る第１の入力手段と、少なくとも前記第１の蓄
積手段または前記第２の蓄積手段に電荷が蓄積される
間、参照信号を受け取る第２の入力手段と、前記第１の
蓄積手段に電荷を蓄積するとき、前記第１の入力手段に
おける前記信号と前記第２の入力手段における前記参照
信号を前記第１の蓄積手段に印加する第１選択手段と、
前記第２の蓄積手段に電荷を蓄積するとき、前記第１の
入力手段における前記信号と前記第２の入力手段におけ
る前記参照信号を前記第２の蓄積手段に印加する第２選
択手段とを備えていることが好ましい。

【００１６】前記第１選択手段は、前記第１の入力手段
と前記第１の蓄積手段と間の電気的導通と非導通状態と
を制御する第１スイッチング手段と、前記第２の入力手
段と前記第１の蓄積手段と間の電気的導通と非導通状態
とを制御する第２スイッチング手段とを有し、前記第２
選択手段は、前記第１の入力手段と前記第２の蓄積手段
と間の電気的導通と非導通状態とを制御する第３スイッ
チング素子と、前記第２の入力手段と前記第２の蓄積手
段と間の電気的導通と非導通状態とを制御する第４スイ
ッチング素子とを有していることが好ましい。

【００１７】前記光電変換手段の電位状態に応じて電流
駆動力の変化する増幅トランジスタからる前記増幅手段
と、前記増幅トランジスタを流れる電流に応じた電位差
を生成する負荷素子とによってソースフォロワー回路が
構成され、前記負荷素子の生成した電位差に応じた電位
を出力するノードを備えていることが好ましい。

【００１８】前記混合手段は、前記第１の蓄積手段の正
電荷が蓄積されている正電極を、前記第２の蓄積手段の
負電荷が蓄積されている負電極に電気的に導通させ、ま
たは、前記第１の蓄積手段の負電荷が蓄積されている負
電極を、前記第２の蓄積手段の正電荷が蓄積されている
正電極に電気的に導通させることが好ましい。

【００１９】前記出力部は、前記補償手段の前記第２の
入力手段の電位が、前記第１の蓄積手段の前記正電極の
電位に実質的に等しくなるように、前記混合電荷を前記
補償手段から排出させ、それによって前記混合電荷の量
に応じた電流を生成し、前記電流に基づいて、前記信号
を生成するようにしてもよい。

【００２０】前記第１の蓄積手段の容量は前記第２の蓄
積手段の容量に実質的に等しいことが好ましい。

【００２１】本発明による増幅型固体撮像装置の駆動方
法は、リセット動作に応じた第１の電位状態から光の強
度に応じた第２の電位状態へ遷移する光電変換手段と、
前記光電変換手段に対応し、前記光電変換手段から前記
第１の電位状態と前記第２の電位状態にそれぞれ対応す
る第１の信号と第２の信号とを読み出す増幅手段と、第
１の蓄積手段と第２の蓄積手段とを備え、かつ、前記増
幅手段から前記第１の信号と第２の信号とを得て第３の
信号を出力する補償手段とを備えた増幅型固体撮像装置
の駆動方法であって、前記複数の光電変換手段から少な
くもひとつを選択する工程と、前記選択した光電変換手
段における前記第２の電位状態を前記増幅手段が得る工
程と、前記第２の電位状態を得て前記増幅手段から出力
される前記第２の信号に対応する第１の量の正電荷と負
電荷とを前記第１の蓄積手段が蓄積する工程と、前記選
択した光電変換手段における前記第１の電位状態を前記
増幅手段が得る工程と、前記第１の電位状態を得て前記
増幅手段から出力される前記第１の信号に対応する第２
の量の正電荷と負電荷とを前記第２の蓄積手段が蓄積す
る工程と、混合手段が、前記第１の量の正電荷と前記第
２の量の負電荷とを混合して生じた第１の混合電荷を前
記第３の信号として出力するか、または、前記第１の量
の負電荷と前記第２の量の正電荷とを混合して生じた第
２の混合電荷を前記第３の信号として出力する工程と、
出力手段が、前記第３の信号を入力し映像信号として出
力する工程とを包含することを特徴とする。

【００２２】本発明による他の増幅型固体撮像装置の駆
動方法は、Ｎ行Ｍ列に配列された複数の画素（Ｎおよび
Ｍは２以上の整数）を備え、前記複数の画素の各々は、
リセット動作に応じた第１の電位状態から光の強度に応
じた第２の電位状態へ遷移する光電変換手段と、前記光
電変換手段に接続され、前記光電変換手段から前記第１
の電位状態と前記第２の電位状態にそれぞれ対応する第
１の信号と第２の信号とを読み出す増幅手段とを備え、
前記複数の画素のうち所定の行を選択するための行選択
手段と、所定の列を選択する列選択手段と、選択された
画素列に対応する第１の蓄積手段と第２の蓄積手段とを
備え、かつ、前記増幅手段から前記第１の信号と第２の
信号を得て第３の信号を出力する補償手段とを備えた増
幅型固体撮像装置の駆動方法であって、前記行選択手段
によって前記複数の画素の中から行を選択する工程と、
前記選択された行に属するＭ個の光電変換手段における
前記第２の電位状態を選択された行に属するＭ個の前記
増幅手段が各々得る工程と、前記Ｍ個の増幅手段に対応
する各々の前記第１の蓄積手段が、前記第２の電位状態
を得て前記増幅手段から出力される前記第２の信号に対
応する第１の量の正電荷と負電荷とを蓄積する工程と、
前記選択された行に属するＭ個の光電変換手段における
前記第１の電位状態を前記選択された行に属するＭ個の
増幅手段が得る工程と、前記Ｍ個の増幅手段に対応する
各々の前記第２の蓄積手段が、前記第１の電位状態を得
て前記増幅手段から出力される前記第１の信号に対応す
る第２の量の正電荷と負電荷とを蓄積する工程と、混合
手段が、前記第１の量の正電荷と前記第２の量の負電荷
とを混合して生じた第１の混合電荷を前記第３の信号と
して出力するか、または、前記第１の量の負電荷と前記
第２の量の正電荷とを混合して生じた第２の混合電荷を
前記第３の信号として出力する工程と、出力手段が、前
記第３の信号を入力し映像信号として出力する工程とを
包含することを特徴とする。

【００２３】前記混合工程において、前記第１の蓄積手
段および前記第２の蓄積手段の電極のうち、混合される
電荷を蓄積していた電極に対向する側の電極に所定の電
位に与えるようにしてもよい。

【００２４】前記第１の蓄積手段および前記第２の蓄積
手段の各々に含まれる一対の電極のうちの一方の電極は
異なる２つの層から形成されており、他方の電極は前記
２つの層の間に位置していることが好ましい。前記第１
の蓄積手段の前記正電極および前記第２の蓄積手段の前
記負電極の少なくとも一方は、異なる２つの層から形成
された対向電極の間に位置していることが好ましい。前
記異なる２つの層から形成された対向電極のうちの何れ
かの一方の層は、半導体基板から形成されていてもよ
い。

【００２５】前記異なる２つの層から形成された対向電
極のうちの何れかの一方の層は、半導体基板の表面に形
成された不純物拡散層から形成されていてもよい。

【００２６】前記第１の蓄積手段の前記正電極および前
記第２の蓄積手段の前記負電極の少なくとも一方は、半
導体基板上に形成された絶縁膜を介して前記半導体基板
に対向する導電膜から形成されていてもよい。

【００２７】前記第１の蓄積手段の前記正電極および前
記第２の蓄積手段の前記負電極の少なくとも一方は、半
導体基板上に形成された第１絶縁膜、前記第１絶縁膜上
に形成された第１導電膜、および前記第１導電膜上に形
成された第２絶縁膜を介して前記半導体基板に対向する
第２導電膜から形成されていてもよい。

【００２８】前記第１の蓄積手段および前記第２の蓄積
手段の各々に含まれる一対の電極のうちの一方の電極は
異なる２つの層から形成されており、他方の電極は前記
２つの層の間に位置し、前記他方の電極の下面および上
面は、それぞれ絶縁膜を介して前記２つの層に対向して
いてもよい。本発明による物理量分布検知半導体装置
は、物理的刺激に応答して、第１の電位状態から前記物
理的刺激の物理量に応じた第２の電位状態へ遷移し得る
情報蓄積部と、前記情報蓄積部の電位状態に応じた情報
を読み出すための回路を備えた物理量分布検知半導体装
置であって、前記回路は、補償手段を有しており、前記
情報蓄積部の前記第２の電位状態に対応する量の正電荷
および負電荷を蓄積できる第１の蓄積手段と、前記情報
蓄積部の前記第１の電位状態に対応する量の正電荷およ
び負電荷を蓄積できる第２の蓄積手段と、前記第１の蓄
積手段に蓄積された前記正電荷に対して前記第２の蓄積
手段に蓄積された前記負電荷を混合させるか、または前
記第１の蓄積手段に蓄積された前記負電荷に対して前記
第２の蓄積手段に蓄積された前記正電荷を混合させる混
合手段とを含んでおり、更に、前記混合手段によって混
合された電荷の量に応じた信号を生成する出力部を備え
ている。

【００２９】前記補償手段は、前記情報蓄積部の電位状
態に応じた信号電位を受け取る第１の入力手段と、少な
くとも前記第１の蓄積手段または前記第２の蓄積手段に
電荷が蓄積される間、参照信号電位を受け取る第２の入
力手段と、前記第１の蓄積手段に電荷を蓄積するとき、
前記第１の入力手段における前記信号電位と前記第２の
入力手段における前記参照信号電位を前記第１の蓄積手
段に印加する第１選択回路と、前記第２の蓄積手段に電
荷を蓄積するとき、前記第１の入力手段における前記信
号電位と前記第２の入力手段における前記参照信号電位
を前記第２の蓄積手段に印加する第２選択回路とを備え
ていることが好ましい。

【００３０】好ましい実施形態において、前記第１選択
回路は、前記第１の入力手段と前記第１の蓄積手段と間
の電気的導通／非導通状態を制御する第１スイッチング
素子と、前記第２の入力手段と前記第１の蓄積手段と間
の電気的導通／非導通状態を制御する第２スイッチング
素子とを有し、前記第２選択回路は、前記第１の入力手
段と前記第２の蓄積手段と間の電気的導通／非導通状態
を制御する第３スイッチング素子と、前記第２の入力手
段と前記第２の蓄積手段と間の電気的導通／非導通状態
を制御する第４スイッチング素子とを有している。

【００３１】

【発明の実施の形態】以下、図面を参照しながら、本発
明による物理量分布検知半導体装置の実施形態を説明す
る。本発明の好ましい実施形態として、増幅型固体撮像
装置を説明する。図１は、この増幅型固体撮像装置１の
概略構成を示している。

【００３２】増幅型固体撮像装置１は、半導体基板の撮
像エリア内にマトリクス（行列）状に配列された複数の
画素２を備えている。ここでは、行数をＮとし、列数を
Ｍとする（ＮおよびＭをともに２以上の整数）。固体撮
像装置の場合、典型的には、Ｎは５０〜２０００であ
り、Ｍは５０〜２０００である。各画素２は、図１にお
いて不図示のフォトダイオードなどの光電変換部と蓄積
部とを備えている。各蓄積部は、光電変換部に入射した
光の強度（物理量のひとつ）に応じた情報を「電位」と
して蓄積することができる。光電変換部は、リセット時
において第１の電位状態にあるが、その後、光入射によ
って第２の電位状態に遷移する。第２の電位状態は、入
射光の強度に応じて異なるレベルを示す。第２の電位状
態と第１の電位状態のレベル差は、リセット時以降に、
その画素２に入射した光の量に対応する。なお、各画素
２の内部構成については、あとで説明する。

【００３３】増幅型固体撮像装置１は、複数の画素２か
ら特定の画素を選択して、その画素にアクセスするため
の複数の配線および回路を有している。これらの配線お
よび回路ならびに各画素を構成するトランジスタ素子な
どは、公知の半導体集積回路における製造技術と同様の
技術を用いて基板上に形成される。

【００３４】本実施形態では、垂直（行選択）シフトレ
ジスタ３がリセット配線４および行選択線５を介して全
ての画素２に電気的に接続される。ひとつのリセット配
線４は、それに対応するひとつの行内の複数の画素２の
すべてに接続されている。同様に、ひとつの行選択線５
は、それに対応するひとつの行内の複数の画素２のすべ
てに接続されている。垂直シフトレジスタ３からは、配
線４および５の組が画素２の行数に等しい数だけ延びて
いる。

【００３５】複数の行の中から特定の行を選択するため
に、垂直シフトレジスタ３は、特定行に割り当てられた
行選択線５の電位を例えば論理「Ｌｏｗ」から論理「Ｈ
ｉｇｈ」に選択的に変化させる。このとき、他の行に対
応する行選択線の電位は論理「Ｌｏｗ」にする。その結
果、論理「Ｈｉｇｈ」に相当する電位が、その特定行に
含まれる全ての画素２内のスイッチング素子（図１にお
いて不図示）の制御端子部に供給され、そのスイッチン
グ素子を導通させる。スイッチング素子の導通によっ
て、選択された行内の各蓄積部に蓄積されていた情報に
応じた電位が、対応する垂直信号線６上に現れることに
なる。このとき、選択された行以外の行においては、各
画素２内の蓄積部とそれに対応する垂直信号線との間は
非導通状態にある。このような情報検知のための回路お
よびその動作については、あとで詳細に説明する。

【００３６】このようにして、ある選択された行に含ま
れる全ての画素２から全ての垂直信号線６に、それぞ
れ、蓄積部内の情報が読み出さた後、各列の情報が水平
（列選択）シフトレジスタ７の働きによってひとつづつ
順番に読み出されて行く。

【００３７】本実施形態の増幅型撮像装置１は、各画素
から読み出された電位情報を補償して、より正確な情報
を再生するための補償回路８を備えている。補償回路８
は、各列に割り当てられたＭ個の単位補償回路１８に分
かれている。各単位補償回路１８は、読み出し対象とな
る画素２内の情報蓄積部における第２の電位状態に応じ
て、対応する垂直信号線６上の電位（信号電位）がある
レベル（「信号電位の信号レベル」と称する）に変化し
たとき、その電位のレベルを電荷量として記憶・保持す
ることができる。また、この単位補償回路１８は、読み
出し対象となる画素２内の蓄積部における電位状態をリ
セット動作によって第１の電位状態に強制的に復帰させ
た後、その第１の電位状態に応じて垂直信号線６上の電
位があるレベルに変化したとき、その電位のレベル
（「信号電位のリセットレベル」と称する）を電荷量と
して記憶・保持することもできる。

【００３８】各単位補償回路１８は、自己の記憶してい
る信号電位の「信号レベル」と「リセットレベル」との
差に基づいて、単位補償回路１８の出力部分に出力信号
を生成する。その結果、垂直信号線６上の信号電位の
「信号レベル」に「バラツキ成分」が含まれている場合
でも、そのバラツキ成分を同じように含む「リセットレ
ベル」で補償することによって、バラツキ成分が相殺さ
れ、バラツキ成分が低減された情報の再生が可能にな
る。

【００３９】Ｍ個の単位補償回路１８の出力部分は、ス
イッチング素子９を介してひとつの水平信号線１０に接
続されている。スイッチング素子９の制御部（例えば、
ＭＯＳトランジスタのゲート電極）は、水平シフトレジ
スタ７に接続されている。水平シフトレジスタ７は、Ｍ
個のスイッチング素子９の中からひとつのスイッチング
素子７のみを選択的に導通させる。その結果、ある選択
された行に属するＭ個の画素２から同時に読み出された
情報が、その後、補償回路８を介して、列毎に、順次、
水平信号線上に現れることになる。情報は、最終的に
は、出力アンプ１１を介して、電位情報として出力され
る。

【００４０】次に、図２を参照しながら、単位補償回路
１８の構成および動作を説明する。図２の回路図は、増
幅型固体撮像装置１における単位補償回路１８および関
連する他の主要素を示している。

【００４１】単位補償回路１８は、画素２に接続されて
いる。図２においては、単一の画素２が示されている
が、現実には、一列に配列された複数の画素２が、その
列に割り当てられたひとつの単位補償回路１８に接続さ
れている（図１参照）。ここでは、簡単のため、代表的
なひとつの画素２と、それに対応する単位補償回路１８
との関係を説明する。

【００４２】図２に示すように、画素２は、フォトダイ
オード２１と、ゲート電極２２がフォトダイオード２１
に接続されたＭＯＳトランジスタからなる増幅トランジ
スタ２３とを含んでいる。フォトダイオード２１は、た
とえば、シリコン基板内に形成されたｐｎ接合ダイオー
ドなどであり、入射光を光電変換して信号電荷を生成す
る光電変換部と、その信号電荷を蓄積する蓄積部とを兼
ねるものである。増幅トランジスタ２３は、例えば、シ
リコン基板内にチャネル領域およびソース／ドレイン領
域を有する通常のＭＯＳ構造を有している。ＭＯＳトラ
ンジスタからなる増幅トランジスタ２３と負荷素子とか
らソースフォロワー回路（検知回路として機能する）が
構成され、その検知回路がフォトダイオード２１の電位
状態の微小な変化を増幅して読み出すうえで重要な働き
を行う。本実施形態では、増幅トランジスタ２３のゲー
ト電極２２とフォトダイオード２１との間に、特別の容
量素子は挿入されていないが、ここにキャパシタ等の容
量素子を挿入しても良い。

【００４３】画素２は、他に、リセット素子２４とスイ
ッチング素子２５とを含んでいる。リセット素子２４
は、リセット配線４に接続されたゲート電極を有するＭ
ＯＳトランジスタである。このＭＯＳトランジスタのド
レインは第１電源端子（Ｖ_dd）２６に接続されており、
ソースはフォトダイオード２１に接続されている。垂直
シフトレジスタ３によって、図示されているリセット配
線４の電位が論理「Ｌｏｗ」から論理「Ｈｉｇｈ」に選
択的に変化させられると、リセット素子２４は導通し、
その結果、第１電源２６からフォトダイオード２１に対
して電源電位が供給されることになる。フォトダイオー
ド２１の電位状態、すなわち、増幅トランジスタ２３の
ゲート電極２２の電位状態は、第１電源端子２６に与え
られる電源電位（Ｖ_dd）によって定まるある値に強制的
に復帰させられる（「リセット」される）。このような
リセット動作が完了したときのフォトダイオード２１の
電位状態を、ここでは、「蓄積部の第１の電位状態」と
定義する。リセット動作完了後、画素２が受け取る光の
強度に応じて、フォトダイオード２１の電位は徐々に変
化する。このときのフォトダイオード２１の電位状態を
「蓄積部の第２の電位状態」と定義する。光の照射によ
ってフォトダイオード２１の電位状態が変化するのは、
フォトダイオード２１の持つ光電変換機能によってキャ
リアが生成され、生成されたキャリアが蓄積部内に蓄積
されるからである。

【００４４】画素２内のスイッチング素子２５は、行選
択線５に接続されたゲート電極を有するＭＯＳトランジ
スタから構成されている。このＭＯＳトランジスタのド
レインは増幅トランジスタ２３のソースに接続されてお
り、ソースは垂直信号線６に接続されている。垂直シフ
トレジスタ３によって、図示されている行選択線５の電
位が論理「Ｌｏｗ」から論理「Ｈｉｇｈ」に選択的に変
化させられると、スイッチング素子２５は導通し、その
結果、第１電源端子（Ｖ_dd）２６から増幅トランジスタ
２３、スイッチング素子２５、垂直信号線６および負荷
素子２７を介して第２電源端子（Ｖ_ss）２８に電流が流
れる。このとき、垂直信号線６の電位は、フォトダイオ
ード２１の電位状態（増幅トランジスタ２３のゲート電
極２２の電位）と、増幅トランジスタ２３のしきい値電
圧（Ｖｔ）とに依存して変化する。その結果、垂直信号
線６の電位は、画素２の蓄積部の第２の電位状態に応じ
たレベルを持つことになる。ただし、前述したように、
増幅トランジスタ２３のしきい値電圧が画素毎にばらつ
いていると、第２の電位状態が同一であっても、対応す
る垂直信号線６上に現れる電位のレベルはばらついてし
まう。

【００４５】単位補償回路１８は、フォトダイオード２
１の第２の電位状態に対応する量の正電荷および負電荷
を蓄積できる第１蓄積素子３１と、フォトダイオード２
１の第１の電位状態に対応する量の正電荷および負電荷
を蓄積できる第２蓄積素子３２とを含んでいる。また、
単位補償回路１８は、フォトダイオード２１の電位状態
に応じた信号電位（垂直信号線６上の電位）を受け取る
第１の電位入力部３３と、少なくとも第１蓄積素子３１
または第２蓄積素子３２に電荷がチャージされる間、参
照信号電位（Ｖ_ref1またはＶ_ref2）を受け取る第２の電
位入力部３４とを備えている。

【００４６】更に、単位補償回路１８は、第１蓄積素子
３１に電荷を蓄積するとき、第１の電位入力部３３にお
ける信号電位と第２の電位入力部３４における参照信号
電位を第１蓄積素子３１に印加する「第１選択回路」
と、第２蓄積素子３２に電荷を蓄積するとき、第１の電
位入力部３３における信号電位と第２の電位入力部３４
における参照信号電位を前記第２蓄積素子に印加する
「第２選択回路」とを備えている。第１選択回路は、第
１の電位入力部３３と第１蓄積素子３１と間の電気的導
通／非導通状態を制御する第１スイッチング素子ＳＷ１
と、第２の電位入力部３４と第１蓄積素子３１と間の電
気的導通／非導通状態を制御する第２スイッチング素子
ＳＷ２とを含んでいる。第２選択回路は、第１の電位入
力部３３と第２蓄積素子３２と間の電気的導通／非導通
状態を制御する第３スイッチング素子ＳＷ３と、第２の
電位入力部３４と第２蓄積素子３２と間の電気的導通／
非導通状態を制御する第４スイッチング素子ＳＷ４とを
含んでいる。

【００４７】第１蓄積素子３１の正電荷を蓄積する正電
極３１ａと、第２蓄積素子３２の負電荷を蓄積する負電
極３２ｂとは、他のスイッチング素子ＳＷ５によって、
電気的に接続されたり、その電気的接続が切断されたり
する。

【００４８】次に、図３および下記表１を参照ながら、
スイッチング素子ＳＷ１〜ＳＷ６の開閉動作を説明す
る。なお、図３は、単位補償回路１８の等価回路を示し
ている。

【００４９】

【表１】

【００５０】上記表１に示すように、まず、時刻ｔ１で
は、スイッチング素子ＳＷ１を導通させることによっ
て、容量Ｃ１の第１蓄積素子３１の正電極３１ａと第１
の電位入力部３３とを電気的に接続する。また、このと
き、スイッチング素子ＳＷ２を導通させることによっ
て、第１蓄積素子３１の負電極３１ｂと第２の電位入力
部３４とを電気的に接続する。こうして、第１の電位入
力部３３に与えられる信号電位（Ｖ_in1）と、第２の電
位入力部３４に与えられる電位（Ｖ_ref1）との差（Ｖ
_in1−Ｖ_ref1）が第１蓄積素子３１に印加される。この
とき、スイッチング素子ＳＷ３およびＳＷ４は非導通状
態におかれるため、第２蓄積素子３２には電位差（Ｖ
_in1−Ｖ_ref1）が印加されない。その結果、Ｑ１の電荷
が第１蓄積素子３１にチャージされる。電荷量Ｑ１は、
Ｃ１×（Ｖ_in1−Ｖ_ref1）で表現される。

【００５１】時刻ｔ１は、水平帰線期間内において、リ
セットパルスが印加される前のある時刻に相当する。こ
の時刻ｔ１において、第１の電位入力部に与えられる信
号電位（Ｖ_in1）は、対応する画素２内のフォトダイオ
ード２１の第２の電位状態を検知回路（ＳＦＣ）を用い
て読み出した値である。増幅トランジスタ２３として機
能するＭＯＳトランジスタのしきい値電圧が画素ごとに
異なると、かりに、同じ強度の光が複数の画素を照射し
ている場合でも、対応する垂直信号線６上に現れる信号
電位（Ｖ_in1）は、例えば±１０％程度ばらつく可能性
がある。

【００５２】時刻ｔ２では、スイッチング素子ＳＷ１お
よびＳＷ２は導通状態から非導通状態に変化させられ
る。その結果、第１蓄積素子３１には電荷Ｑ１が保持さ
れたまま、単位補償回路１８内のスイッチング素子ＳＷ
１〜ＳＷ５はすべて非導通状態になる。

【００５３】次に、時刻ｔ３では、スイッチング素子Ｓ
Ｗ３を導通させることによって、容量Ｃ２の第２蓄積素
子３２の正電極３２ａと第１の電位入力部３３とを電気
的に接続する。また、このとき、スイッチング素子ＳＷ
４を導通させることによって、第２蓄積素子３２の負電
極３２ｂと第２の電位入力部３４とを電気的に接続す
る。こうして、第１の電位入力部３３に与えられる信号
電位（Ｖ_in2）と、第２の電位入力部３４に与えられる
電位（Ｖ_ref1）との差（Ｖ_in2−Ｖ_ref1）が第２容量素
子３２に印加される。このとき、スイッチング素子ＳＷ
１およびＳＷ２は非導通状態におかれるため、第１蓄積
素子３２には電位差（Ｖ_in2−Ｖ_ref1）が印加されな
い。その結果、Ｑ２の電荷が第２蓄積素子３２にチャー
ジされる。電荷量Ｑ２は、Ｃ２×（Ｖ_in2−Ｖ_ref1）で
表現される。

【００５４】時刻ｔ３は、水平帰線期間内において、リ
セットパルスが印加されている間（または印加直後）の
ある時刻に相当する。この時刻ｔ３において、第１の電
位入力部３３に与えられる信号電位（Ｖ_in2）は、対応
する画素２内のフォトダイオード２１の第１の電位状態
を検知回路を用いて読み出した値である。増幅トランジ
スタ（ＭＯＳトランジスタ）のしきい値電圧が画素ごと
に異なると、第１の電位状態が同一レベルに強制されて
も、対応する垂直信号線６上に現れる信号電位
（Ｖ_in2）は、±１０％程度ばらつく可能性がある。

【００５５】時刻ｔ４では、スイッチング素子ＳＷ３お
よびＳＷ４は導通状態から非導通状態に変化させられ
る。その結果、第２蓄積素子３２には電荷Ｑ２が保持さ
れたまま、単位補償回路１８内のスイッチング素子ＳＷ
１〜ＳＷ５はすべて非導通状態になる。

【００５６】次に、時刻ｔ５では、スイッチング素子Ｓ
Ｗ１〜ＳＷ４を非導通状態においたまま、スイッチング
素子ＳＷ５を導通させる。第１蓄積容量３１の正電極３
１ａに蓄積されていた「正電荷＋Ｑ１」と、第２蓄積容
量３２の負電極３１ｂに蓄積されていた「負電荷−Ｑ
２」とが混合して、「電荷量（＋Ｑ１−Ｑ２）」が得ら
れる。第１蓄積素子３１の容量Ｃ１が第２蓄積素子３２
の容量Ｃ２に実質的に等しい場合、電荷量（＋Ｑ１−Ｑ
２）は、増幅トランジスタ２３であるＭＯＳトランジス
タのしきい値電圧バラツキにほとんど影響されない。な
お、時刻ｔ５において、第２の電位入力部３４には第２
の参照信号電位Ｖ_ref2が印加される。この第２の参照信
号電位Ｖ_ref2は、オペアンプ１１（図２）の＋側入力部
と接続されているため、オペアンプの一般的特性によっ
て−側に印加される電位と等しくなるように動作する。
また、第２の電位入力部分３４と第２蓄積素子３２の正
電極３２ａとが、スイッチング素子ＳＷ６を介して電気
的に接続される。このスイッチング素子ＳＷ６は、スイ
ッチング素子ＳＷ５と同じタイミングで開閉してもよ
い。スイッチング素子ＳＷ６が導通し、それによって、
第２の電位入力部分３４と第２蓄積素子３２の正電極３
２ａとが導通するとともに、スイッチング素子ＳＷ２が
導通し、第１蓄積素子３１の負電極３１ｂが第２の電位
入力部３４と電気的に接続され、第２蓄積素子３２の負
電荷−Ｑ２は、すみやかに、第１蓄積素子３１の正電荷
＋Ｑ１と混合することが可能になる。

【００５７】なお、スイッチング素子ＳＷ５およびＳＷ
６が導通するとき、第２の電位入力部３４は、スイッチ
ング素子４１を介して出力アンプ１１の＋側入力部に接
続される。その結果、第２の電位入力部３４の電位は、
出力アンプ１１の＋側入力部に接続された＋側入力部４
２の電位に等しくなる。なお、スイッチング素子ＳＷ５
およびＳＷ６が導通するまでは、第２の電位入力部３４
はスイッチング素子４０を介して接地されている。本実
施形態の場合、ｔ１〜ｔ２、ｔ２〜ｔ３、ｔ３〜ｔ４お
よび４〜ｔ５の時間間隔は、それぞれ、０．１マイクロ
秒程度に設定できる。

【００５８】次に、図２および図４を参照しながら、増
幅型固体撮像装置１の駆動方法の実施形態を説明する。
ここでは、垂直シフトレジスタ３によって画素配列の第
ｎ行（ｎは１以上Ｎ以下の何れかの整数）が選択された
場合を説明する。

【００５９】まず、図４の（ａ）に示す第ｎ行選択パル
スが第ｎ行の行選択線５に与えられる。この選択パルス
の印加によって、第ｎ行の行選択線５の電位は水平帰線
期間（例えば約１０マイクロ秒）中に論理「Ｈｉｇｈ」
となり、その期間以外の期間は論理「Ｌｏｗ」となる。
この結果、第ｎ行の行選択線５に接続された全ての画素
２のスイッチング素子２５が導通する。こうして選択さ
れた画素２の各々は、対応する垂直信号線６に接続され
る。このとき、各フォトダイオード２１は、それまでに
受けた光の量に応じた量のキャリアを蓄積しており、第
２の電位状態にある。第ｎ行選択パルスの印加は、第ｎ
行に属する全て画素２内の情報蓄積部における第２の電
位状態を検知するために行われる。第ｎ行選択パルスの
印加は、第ｎ行第ｍ列（ｍは１、２、３・・・Ｍ）の駆動
素子（検知素子）として機能する増幅トランジスタ２３
と第ｍ列の負荷素子２７とから構成されるｍ個のソース
フォロワー回路をほぼ同時に動作させる。その結果、ｍ
個のソースフォロワー回路（検知回路として機能する）
の各々の出力が、対応する垂直信号線６を介して、対応
する単位補償回路１８の第１の電位入力部３３に与えら
れる。なお、負荷素子２７のゲート電極２９には、図４
（ｃ）に示す電圧（Ｖｌ：０ボルトよりも大きい）が常
に印加されており、負荷素子２７は検知回路のロードと
して機能する。

【００６０】図４（ｂ）に示す「リセットパルス７２」
をリセット配線４に印加する前に、図４（ｄ）および
（ｅ）に示す「ゲートパルス７５および７６」をスイッ
チング素子ＳＷ１およびＳＷ２のゲート電極にそれぞれ
入力する。これらのゲートパルスは、後述するゲートパ
ルスと同様に、不図示の制御回路から各単位補償回路１
８にいっせいに与えられる。ゲートパルスの各パルス幅
は、例えば、約０．１〜約１マイクロ秒である。

【００６１】ゲートパルス７５の入力は、スイッチング
素子ＳＷ１を導通させ、それによって、第１の電位入力
部３３の電位を第１蓄積素子３１の正電極３１ａに伝達
する。一方、ゲートパルス７６の入力は、スイッチング
素子ＳＷ２を導通させ、それによって、第２の電位入力
部３４の電位を第１蓄積素子３１の負電極３１ｂに伝達
する。第２の電位入力部３４は、ほぼ水平帰線期間のあ
いだ導通するスイッチング素子４０を介して接地され
る。そのため、ゲートパルス７５および７６が印加され
ているあいだ、第１蓄積素子３１には検知回路（ソース
フォロワー回路）の出力信号に応じた電圧が印加され
る。この電圧印加によって、前述した電荷Ｑ１が第１蓄
積素子３１にチャージされ、そこに保持されることにな
る。

【００６２】次に、図４（ｂ）に示すように、「リセッ
トパルス７２」をリセット配線４に印加することによっ
てフォトダイオード２１に蓄積されていたキャリアをリ
セットし、フォトダイオード２１の電位状態を第１の電
位状態に復帰させる。

【００６３】次に、図４（ｆ）および（ｇ）に示す「ゲ
ートパルス７７および７８」をスイッチング素子ＳＷ３
およびＳＷ４のゲート電極にそれぞれ入力する。ゲート
パルス７７の入力は、スイッチング素子ＳＷ３を導通さ
せ、それによって、第１の電位入力部３３の電位を第２
蓄積素子３２の正電極３２ａに伝達する。一方、ゲート
パルス７８の入力は、スイッチング素子ＳＷ４を導通さ
せ、それによって、第２の電位入力部３４の電位を第２
蓄積素子３２の負電極３２ｂに伝達する。ゲートパルス
７７および７８が印加されているあいだ、第２蓄積素子
３１には検知回路の出力信号に応じた電圧が印加され
る。この電圧印加によって、前述した電荷Ｑ２が第２蓄
積素子３２にチャージされ、そこに保持されることにな
る。

【００６４】次に、図４（ｈ）に示す「ゲートパルス７
９」をスイッチング素子ＳＷ５のゲート電極に入力す
る。ゲートパルス７９が印加される直前、第１蓄積素子
３１は電荷Ｑ１を蓄積し、第２蓄積素子３２は電荷Ｑ２
を蓄積している。ゲートパルス７９の印加が、それまで
非導通だったスイッチング素子ＳＷ５を導通させると、
第１蓄積素子３１の正電極３１ａと第２蓄積素子３２の
負電極３２ｂとが電気的に接続される結果、正電荷＋Ｑ
１と負電荷−Ｑ２とが混合する。なお、このとき、第２
蓄積素子３２の正電極３２ａおよび第１蓄積素子３１の
負電極３１ｂは、スイッチング素子ＳＷ２およびＳＷ６
を介して、第２の電位入力部３４に接続される。

【００６５】以上の動作がなされている間、第２の電位
入力部３４は、導通しているスイッチング素子４０を介
して、接地されている。このスイッチング素子４０に
は、水平帰線期間中、図４（ｉ）に示す「ゲートパルス
８０」が印加されている。水平帰線期間以外の期間は、
スイッチング素子４０は非導通となる。その代わりに、
図４（ｊ）に示す「ゲートパルス８１」がスイッチング
素子４１のゲート電極に印加され、このスイッチング素
子４１が導通する。その結果、第２の電位入力部３４
は、導通するスイッチング素子４１を介して、オペアン
プ１１の＋側入力部に電気的に接続される。

【００６６】水平帰線期間終了のあと、水平有効期間
（例えば約５０マイクロ秒）内において、選択された第
ｎ行内の画素２の全ての情報が第１列から第Ｍ列まで順
番にひとづつ出力される。図４（ｋ）は、それぞれ、第
ｍ列のスイッチング素子９を導通させる選択パルス（パ
ルス幅：例えば約５０〜５００ナノ秒）を示し、図４
（ｌ）は、第（ｍ＋１）列のスイッチング素子９を導通
させる選択パルスを示す。これらの選択パルスは、水平
シフトレジスタ７から順次出力される。あるｍ列のスイ
ッチング素子９が導通すると、そのｍ列の単位補償回路
１８の出力部分３０に蓄積されていた混合電荷がオペア
ンプ１１の−側入力部に流れ込む。この結果、オペアン
プ１１の−側入力部の電位と＋側入力部の電位が等しく
ように、そのときに流れた電流の量に応じた電圧が信号
としてオペアンプ１１の出力端子４４に出力される。な
お、オペアンプ１１の出力端子４４は、積分容量とリセ
ット用トランジスタを介して、−側入力部に接続されて
いる。この構成による出力アンプ４３は、電流電圧変換
手段としてよく用いられる。このように、情報を電荷と
して保持し、電荷の状態で補償動作を行い、その電荷を
利用して、出力アンプを動作させると、情報を「電位」
として保持し、最終段まで伝達する装置に比較して、高
速に出力を実行することが可能になる。

【００６７】上記のようにして、一行に含まれる全ての
列から必要な情報を出力し終わったならば、次は、他の
行について、同様の動作が実行される。なお、付加素子
２７のゲート電極２９に対して、図４（ｃ）の点線で示
すようなゲートパルスを印加しても良い。そうすること
によって、ソースフォロワーのゲインのばらつきを低減
することができる。

【００６８】以上の説明からわかるように、第１および
第２蓄積素子は少なくとも一水平有効期間（約５０マイ
クロ秒）は電荷量を充分なレベルに維持・蓄積すること
が好ましい。本実施形態の場合、各蓄積素子の容量は、
０．１〜０．５ｐＦ（ピコファラッド）とした。蓄積素
子としては、たとえば、酸化膜を容量絶縁膜として使用
するキャパシタを用いることができる。酸化膜として熱
酸化膜を採用すれば、容量のバラツキは非常に小さくな
る。他のキャパシタまたはキャパシタと同様の電荷保持
機能のある素子を採用していも、ひとつの列内において
第１蓄積素子と第２蓄積素子との間で生じる容量のずれ
は通常無視できるくらい小さいと考えられる。なお、第
１蓄積素子の容量と第２蓄積素子の容量とが相互に完全
に等しくない場合であっても、トランジスタのしきい値
電圧のばらつきは、低減される。この低減の効果は、第
１蓄積素子の容量が第２蓄積素子の容量に等しい場合に
最高となる。

【００６９】上記実施形態では、第２蓄積素子３２の負
電荷−Ｑ２と第１蓄積素子３１の正電荷＋Ｑ１とを混合
したが、電荷混合はこれに限定されない。たとえば、第
２蓄積素子３２の正電荷Ｑ２と第１蓄積素子３１の負電
荷−Ｑ１とを混合しても良い。

【００７０】単位補償回路１８内の各スイッチング素子
は、他のスイッチング素子と同様に、好適には、ＭＯＳ
トランジスタから形成される。

【００７１】上記実施形態では、第２の電位入力部３４
に与える電位を、スイッチング素子４０および４１を用
いて、電荷保持時と電荷出力時とで異なるようにしてい
る。これによって、微小出力の際も、バイアス電荷が重
畳されるため、出力の線形性や動作安定性が向上する。
ただし、電荷を誘起・保持するときにスイッチング素子
４０および４１を用いずに、第２の電位入力部が出力ア
ンプ１１の＋側入力部に接続されたままであっても動作
は可能である。

【００７２】上記実施形態では、画素２にアクセスする
ための選択回路としてシフトレジスタを用いたが、シフ
トレジスタの代わりにデコーダなどのアクセス機能を持
つ選択回路を使用しても良い。また、行選択のための選
択パルスを出力する垂直シフトレジスタからリセットパ
ルスを出力する例を説明したが、リセットパルス出力用
のシフトレジスタやデコーダと、行選択用のシフトレジ
スタやデコーダを、撮像エリアの異なる側に別々に配置
してもよい。

【００７３】また、上記実施形態では、単位領域が行列
状に配列された装置について、本発明を説明してきた
が、単位領域の配列はこれに限定されない。単位領域
は、一本の線状に配列されていてもよいし、また、千鳥
足状にウォブルしながら配置されていても良い。また、
平面状に配列されるだけではなく、曲面上に配列されて
も良い。

【００７４】光電変換素子のかわりに、他の物理量に応
じて電位状態が変化する変換素子を各単位領域内に設け
れば、その物理量の空間分布を検知する装置を提供でき
る。例えば、圧力検知素子やＸ線検知素子を情報蓄積部
内に設けることによって、圧力分布検知装置やＸ線分布
検知装置が提供される。

【００７５】（蓄積素子の具体例１）次に、図面を参照
しながら、上記実施形態に好適に使用され得る第１蓄積
素子３１および第２蓄積素子３２の構造を説明する。

【００７６】前述のように、本発明の増幅型固体撮像装
置において、第１および第２蓄積素子の容量の値がばら
つくと、正確な信号補償が困難になる。従って、高い精
度で容量値が制御された蓄積素子を用いることが好まし
い。

【００７７】第１蓄積素子３１の正電極３１ａの電荷と
第２蓄積素子３２の負電極３２ｂの電荷を混合する場
合、正電極３１ａおよび負電極３２ｂが電荷混合を実行
する上で最も重要な部材となる。そのため、これらの電
極３１ａまたは３２ｂが他の電極との間に形成する容量
のうち不要な容量はできる限り低く抑制することが好ま
しい。より具体的には、第１蓄積素子３１について、そ
の正電極３１ａと負電極３１ｂとの間の容量は再現性良
く所定の値を示すように形成されることが好ましく、ま
た、負電極３１ｂ以外の電極や配線層と正電極３１ａと
の間の容量の値は小さいことが好ましい。同様に、第２
蓄積素子３２の正電極３２ａと負電極３２ｂとの間の容
量は再現性良く所定の値を示すように形成されることが
好ましく、正電極３２ａ以外の電極や配線層と負電極３
２ｂとの間の容量は小さいことが好ましい。

【００７８】このような観点から、電荷混合に際して正
電極３１ａと負電極３２ｂとを接続する場合は、負電極
３１ｂおよび正電極３２ａをそれぞれ「２層の導電層」
から形成し、正電極３１ａおよび正電極３２ｂをそれぞ
れ上記「２層の導電層」の間に配置することが好まし
い。これに対して、電荷混合に際して負電極３１ａと正
電極３２ａとを接続する実施形態形態の場合は、正電極
３１ａおよび負電極３２ｂをそれぞれ「２層の導電層」
から形成し、負電極３１ｂおよび正電極３２ａをそれぞ
れ上記「２層の導電層」の間に配置することが好まし
い。

【００７９】次に、図６を参照しながら上記構成をより
詳細に説明する。図６は、蓄積素子およびその他の導電
層の断面を模式的に示している。図６に示されている構
造は、シリコン基板５０、およびシリコン基板５０上に
形成された積層体を有しており、その積層体は、シリコ
ン基板５０に近い側から順番に、第１絶縁膜５１、第１
導電層５２、第２絶縁膜５３、第２導電層５４、第３絶
縁膜５５、第３導電層５６、第４絶縁膜５７、および第
４導電層５８を含んでいる。導電層５２、５４、５６、
５８は、蓄積素子の電極や他の配線層を構成しており、
それぞれ、端子６１、６２、６３、６４に接続されてい
るとする。

【００８０】ここでは、負電極３１ｂおよび正電極３２
ａをそれぞれ「２層の導電層」から形成し、正電極３１
ａおよび負電極３２ｂをそれぞれ上記「２層の導電層」
の間に配置した蓄積素子の構成例を説明する。このよう
な蓄積素子を得るためには、図６の構造について以下に
述べる接続関係を与えればよい。すなわち、第１導電層
５２から正電極３１ａを形成し、シリコン基板５０およ
び第２導電層５４から負電極３１ｂを形成する。この場
合、端子６０と端子６２とを電気的に接続することにな
る。第１蓄積素子３１をこのようにして形成した場合、
図６の層５５〜５８は、第１蓄積素子３１の構成要素で
はなく、第１蓄積素子３１の上に形成された多層配線構
造などを構成する。なお、装置によっては、図６の層５
５〜５８などの層が第１蓄積素子３１を覆わないことも
あり得る。

【００８１】第２蓄積素子３２についても、図６の第１
導電層５２から負電極３２ｂを形成し、シリコン基板５
０および第２導電層５４から正電極３２ａを形成すれ
ば、同様の構造を有するものが得られる。その場合も、
端子６０と端子６２とを電気的に接続することになる。

【００８２】このような構成によれば、図６に示すよう
な層５５〜５８が蓄積素子３１、３２を覆っていたとし
ても、不要な寄生容量はほとんど生じず、容量値のばら
つきが少ない蓄積素子を再現性良く形成することができ
る。

【００８３】次に、図６の構造を構成している各層の材
料および形成方法を説明する。シリコン基板５０上に形
成される第１絶縁膜５１は、例えば、シリコン基板５０
の表面を熱酸化することによって得られる熱酸化膜から
形成される。第２〜第４絶縁膜５３、５５、５７は、例
えばＣＶＤ法によって堆積される二酸化シリコン膜から
形成される。一方、第１〜第２導電層５２および５４
は、例えば不純物がドープされた多結晶シリコン膜から
形成され、第３〜第４導電層５６および５８は、例えば
アルミニウム合金膜から形成される。なお、第１〜第２
導電層５２および５４が多結晶シリコン膜から形成され
る場合、第１導電層５２上の第２絶縁膜５３、および第
２の導電層５４の第３絶縁膜５５は、下地導電層の表面
を酸化することによって形成することも可能である。シ
リコンの酸化によって得られる熱酸化膜は、一般に、絶
縁性に優れ、薄膜化しても高い信頼性が維持される。こ
のため、そのような薄い熱酸化膜を用いて容量絶縁膜を
形成すれば、キャパシタの容量を容易に増大できる。な
お、シリコン酸化膜に代えて、シリコン酸化膜よりも比
誘電率の高い他の材料からなる膜を用いてもよい。

【００８４】（蓄積素子の具体例２）図６を再び参照し
ながら、蓄積素子の第２の具体例を説明する。

【００８５】この具体例では、図６の構造について、以
下に述べる接続関係を与える。すなわち、第２導電層５
４から正電極３１ａを形成し、第１導電層５２および第
３導電層５６から負電極３１ｂを形成することによって
第１蓄積素子を得る。その場合、端子６１と端子６３と
を電気的に接続する。また、図６の構造と同様の構造に
ついて、第２導電層５４から負電極３２ｂを形成し、第
１導電層５２および第３導電層５６から正電極３２ａを
形成すれば、第２蓄積素子が得られる。その場合も、端
子６１と端子６３とが電気的に接続されることになる。

【００８６】蓄積素子の第１の具体例では、シリコン基
板５０を電極の一部として利用しているが、この第２の
具体例では、シリコン基板５０上に形成した導電層から
全ての電極を形成している。シリコン基板５０には、撮
像装置の他の部分を正常動作させるためにＤＣ電圧が印
加されることが多い。電荷の蓄積と読み出し時にシリコ
ン基板５０に印加される電圧が変化しない場合は、シリ
コン基板５０を電極の一部として使用することに問題は
ない。しかし、シリコン基板５０に印加される電圧が電
荷の蓄積と読み出し時において変動しうる場合は、本具
体例のように、堆積した導電層から全ての電極を形成す
ることが好ましい。（蓄積素子の具体例３）図７を参照しながら、蓄積素子
の第３の具体例を説明する。

【００８７】図７の構造は、図７の構造と同様に、シリ
コン基板５０、およびシリコン基板５０上に形成された
積層体を有しており、その積層体は、シリコン基板５０
に近い側から順番に、第１絶縁膜５１、第１導電層５
２、第２絶縁膜５３、第２導電層５４、第３絶縁膜５
５、第３導電層５６、第４絶縁膜５７、および第４導電
層５８を含んでいる。

【００８８】図７の構造が図６の構造と異なる点は、図
７のシリコン基板５０の表面に不純物拡散層５９が形成
されている点にある。図７の具体例では、シリコン基板
５０そのものが電極の一部を構成しているが、本具体例
では、不純物拡散層５９が電極の一部として機能する。
不純物拡散層５９の導電型がシリコン基板５０の導電型
の反対である場合、シリコン基板５０に対する印加電圧
とは異なる電圧を不純物拡散層５９に対して印加するこ
とができる。シリコン基板５０の電位から独立した電位
を不純物拡散層５９に与えられれば、シリコン基板５０
の電位変動の影響を避けることが可能である。

【００８９】これに対して、不純物拡散層５９の導電型
がシリコン基板５０の導電型の同一であってもよい。そ
の場合、不純物拡散層５９の抵抗をシリコン基板５０の
抵抗よりも充分に低減できるため、蓄積素子の動作可能
周波数を増大させることができ、周波数特性を改善でき
る。

【００９０】（蓄積素子の具体例４）次に、蓄積素子の
レイアウト例を説明する。

【００９１】図８（ａ）は、第４の具体例の平面レイア
ウトを示し、図８（ｂ）はそのＡ−Ａ’線断面を示して
いる。

【００９２】この具体例では、第１導電層５２が第１絶
縁膜５１を介してシリコン基板５０に対向するととも
に、第２絶縁膜５３を介して第２導電層５４に対向して
いる。第１導電層５２は、接続部６５を介して不図示の
配線などに接続される。このため第１導電層５２は、図
８（ａ）に示されるように、第２導電層５４が形成され
る領域よりも外側に突出した突起部分を有しており、そ
の突起部分に接続部６５が形成される。第１導電層５２
のうち突起部分を除いた大部分は第２導電層５４によっ
て覆われている。その結果、図８（ｂ）に示すように、
第１導電層５２は、シリコン基板５０および第２導電層
５４によって囲まれている。第２導電層５４は、接続部
６６を通じてシリコン基板５２と電気的に接続されてい
る。

【００９３】この具体例では、第１導電層５２から正電
極３１ａが形成され、シリコン基板５０および第２導電
層５４から負電極３１ｂが形成される。前述のように、
正電極３１ａとして機能する第１導電層５２が、負電極
３１ｂとして機能するシリコン基板５０および第２導電
層５４によってほぼ完全に包囲されている。そのため、
正電極３１ａから延びる電気力線は、シリコン基板５０
および第２導電層５４に吸収され、蓄積素子外部へはほ
とんど漏れ出さない。その結果、高い容量精度を達成す
ることができる。なお、第２蓄積素子３２についても、
同様の構成が与えられる。

【００９４】（蓄積素子の具体例５）次に、蓄積素子の
他のレイアウト例を説明する。

【００９５】図９（ａ）は、第５の具体例の平面レイア
ウトを示し、図９（ｂ）はそのＢ−Ｂ’線断面を示して
いる。

【００９６】この具体例では、第２導電層５４が第２絶
縁膜５３を介して第１導電層５２に対向するとともに、
第３絶縁膜５５を介して第３導電層５６に対向してい
る。第２導電層５４は、接続部６７を介して不図示の配
線などに接続される。このため第２導電層５４は、図９
（ａ）に示されるように、第３導電層５６が形成される
領域よりも外側に突出した突起部分を有しており、その
突起部分に接続部６７が形成される。第２導電層５４の
うち突起部分を除いた大部分は第３導電層５６によって
覆われている。その結果、図９（ｂ）に示すように、第
２導電層５４は、第１導電層５２および第３導電層５６
によって囲まれている。第１導電層５２および第３導電
層５６は、それぞれ、接続部６８および６９を通じて配
線などに電気的に接続されている。その結果、第１導電
層５２と第３導電層５６とは相互に電気的に接続され
る。なお、第１導電層５２と第３導電層５６とを直接的
に接続してもよい。例えば、第１導電層５２と第３導電
層５６とが絶縁膜を介して対向する領域において、その
絶縁膜にコンタクトホールを形成しておけば、第３導電
層５６がコンタクトホールを介して第１導電層５２と直
接に接触する。

【００９７】この具体例では、第２導電層５４から正電
極３１ａが形成され、第１導電層５２および第３導電層
５６から負電極３１ｂが形成される。前述のように、正
電極３１ａとして機能する第２導電層５４が、負電極３
１ｂとして機能する第１導電層５２および第３導電層５
６によってほぼ完全に包囲されている。そのため、正電
極３１ａから延びる電気力線は、第１導電層５２および
第３導電層５６に吸収され、蓄積素子外部へはほとんど
漏れ出さない。その結果、高い容量精度を達成すること
ができる。なお、第２蓄積素子３２についても、同様の
構成が与えられる。

【００９８】（蓄積素子の他の具体例）図１０（ａ）お
よび（ｂ）は、蓄積素子の他の具体例を示している。

【００９９】この具体例では、第１導電層５２の突出部
分のサイズが図８（ａ）および（ｂ）の具体例よりも縮
小されており、接続部６５のために、第２導電層５４に
凹部が形成されている。この点以外の構成については、
図７の具体例の構成と同様であるので、詳細な説明は省
略する。

【０１００】図１１（ａ）および（ｂ）は、蓄積素子の
更に他の具体例を示している。この具体例でも、上記凹
部と同様の凹部が第３導電層５３に設けられている。そ
れ以外の点では、この具体例の構成も図９（ａ）および
（ｂ）の具体例と同様である。

【０１０１】

【発明の効果】本発明の物理量分布検知半導体装置によ
れば、補償回路が電荷の状態で補償動作を行うため、単
位領域ごとに情報蓄積部の特性がばらついても、その影
響を補償し、情報蓄積部から情報をより正確かつ高速に
読み出すことができる。

【図面の簡単な説明】

【図１】本発明による物理量分布検知半導体装置の実施
形態（増幅型固体撮像装置）を示す回路図である。

【図２】本発明による物理量分布検知半導体装置内の単
位補償回路の一例を示す回路図である。

【図３】図２の単位補償回路の動作を説明するための等
価回路図である。

【図４】本発明による物理量分布検知半導体装置の駆動
方法の実施形態を説明するタイミングチャートである。

【図５】従来の増幅型固体撮像装置を示す回路図であ
る。

【図６】蓄積素子として本発明に使用されるキャパシタ
の構造を模式的に示す断面図である。

【図７】蓄積素子として本発明に使用されるキャパシタ
の他の構造を模式的に示す断面図である。

【図８】（ａ）は、上記キャパシタの一例を示す平面レ
イアウト図であり、（ｂ）はそのＡ−Ａ’線断面であ
る。

【図９】（ａ）は、上記キャパシタの他の一例を示す平
面レイアウト図であり、（ｂ）はそのＢ−Ｂ’線断面で
ある。

【図１０】（ａ）は、上記キャパシタの更に他の一例を
示す平面レイアウト図であり、（ｂ）はそのＣ−Ｃ’線
断面である。

【図１１】（ａ）は、上記キャパシタの更に他の一例を
示す平面レイアウト図であり、（ｂ）はそのＤ−Ｄ’線
断面である。

【符号の説明】

１増幅型固体撮像装置２画素３垂直シフトレジスタ４リセット配線５行選択線６垂直信号線７水平シフトレジスタ８補償回路９スイッチング素子１０水平信号線１１出力アンプ１８単位補償回路２１フオトダイオード２２増幅トランジスタのゲート電極２３増幅トランジスタ（検知素子・駆動素子）２４リセット素子２５スイッチング素子２６第１電源２７負荷素子２８第２電源２９負荷素子のゲート電極に与える電源３０単位補償回路の出力部分３１第１蓄積素子３２第２蓄積素子３３単位補償回路の第１の電位入力部３４単位補償回路の第２の電位入力部４０スイッチング素子４１スイッチング素子５０シリコン基板５１第１絶縁膜５２第１導電層５３第２絶縁膜５４第２導電層５５第３絶縁膜５６第３導電層５７第４絶縁膜５８第４導電層

Claims

【特許請求の範囲】

【請求項１】リセット動作に応じた第１の電位状態か
ら光の強度に応じた第２の電位状態へ遷移する光電変換
手段と、前記光電変換手段に対応し、前記光電変換手段から前記
第１の電位状態と前記第２の電位状態にそれぞれ対応す
る第１の信号と第２の信号とを読み出す増幅手段と、前記増幅手段からの前記第１の信号と第２の信号を得て
第３の信号を出力する補償手段とを備えた増幅型固体撮
像装置であって、前記補償手段は、前記第２の信号に対応する第１の量の
正電荷および負電荷を蓄積する第１の蓄積手段と、前記第１の信号に対応する第２の量の正電荷および負電
荷を蓄積する第２の蓄積手段と、前記第１の量の正電荷と前記第２の量の負電荷とを混合
して生じた第１の混合電荷を前記第３の信号として出力
するか、または、前記第１の量の負電荷と前記第２の量
の正電荷とを混合して生じた第２の混合電荷を前記第３
の信号として出力する混合手段と、前記混合手段から出力された前記第３の信号を入力し映
像信号として出力する出力手段とを備えたことを特徴と
する増幅型固体撮像装置。
【請求項２】Ｎ行Ｍ列に配列された複数の画素（Ｎお
よびＭは２以上の整数）を備え、前記複数の画素の各々は、リセット動作に応じた第１の電位状態から光の強度に応
じた第２の電位状態へ遷移する光電変換手段と、前記光
電変換手段に接続され、前記光電変換手段から前記第１
の電位状態と前記第２の電位状態にそれぞれ対応する第
１の信号と第２の信号とを読み出す増幅手段とを備え、前記複数の画素のうち所定の行を選択するための行選択
手段と、前記複数の画素のうち所定の列を選択する列選択手段
と、選択された画素列に対応する前記第１の信号と第２の信
号を前記増幅手段から得て第３の信号を出力する補償手
段とを備えた増幅型固体撮像装置であって、前記補償手段は、前記第２の信号に対応する第１の量の
正電荷および負電荷を蓄積する第１の蓄積手段と、前記第１の信号に対応する第２の量の正電荷および負電
荷を蓄積する第２の蓄積手段と、前記第１の量の正電荷と前記第２の量の負電荷とを混合
して生じた第１の混合電荷を前記第３の信号として出力
するか、または、前記第１の量の負電荷と前記第２の量
の正電荷とを混合して生じた第２の混合電荷を前記第３
の信号として出力する混合手段と、前記混合手段から出力された前記第３の信号を入力し映
像信号として出力する出力手段とを備えたことを特徴と
する増幅型固体撮像装置。
【請求項３】前記補償手段は、前記検知手段からの信号を受け取る第１の入力手段と、少なくとも前記第１の蓄積手段または前記第２の蓄積手
段に電荷が蓄積される間、参照信号を受け取る第２の入
力手段と、前記第１の蓄積手段に電荷を蓄積するとき、前記第１の
入力手段における前記信号と前記第２の入力手段におけ
る前記参照信号を前記第１の蓄積手段に印加する第１選
択手段と、前記第２の蓄積手段に電荷を蓄積するとき、前記第１の
入力手段における前記信号と前記第２の入力手段におけ
る前記参照信号を前記第２の蓄積手段に印加する第２選
択手段と、を備えている請求項１または２に記載の増幅
型固体撮像装置。
【請求項４】前記第１選択手段は、前記第１の入力手段と前記第１の蓄積手段と間の電気的
導通と非導通状態とを制御する第１スイッチング手段
と、前記第２の入力手段と前記第１の蓄積手段と間の電気的
導通と非導通状態とを制御する第２スイッチング手段
と、を有し、前記第２選択手段は、前記第１の入力手段と前記第２の蓄積手段と間の電気的
導通と非導通状態とを制御する第３スイッチング素子
と、前記第２の入力手段と前記第２の蓄積手段と間の電気的
導通と非導通状態とを制御する第４スイッチング素子
と、を有している、請求項３に記載の増幅型固体撮像装
置。
【請求項５】前記光電変換手段の電位状態に応じて電
流駆動力の変化する増幅トランジスタからる前記増幅手
段と、前記増幅トランジスタを流れる電流に応じた電位
差を生成する負荷素子とによってソースフォロワー回路
が構成され、前記負荷素子の生成した電位差に応じた電位を出力する
ノードを備えている、請求項４に記載の増幅型固体撮像
装置。
【請求項６】前記混合手段は、前記第１の蓄積手段の正電荷が蓄積されている正電極
を、前記第２の蓄積手段の負電荷が蓄積されている負電
極に電気的に導通させ、または、前記第１の蓄積手段の
負電荷が蓄積されている負電極を、前記第２の蓄積手段
の正電荷が蓄積されている正電極に電気的に導通させる
請求項１から５の何れかに記載の増幅型固体撮像装置。
【請求項７】前記出力部は、前記補償手段の前記第２の入力手段の電位が、前記第１
の蓄積手段の前記正電極の電位に実質的に等しくなるよ
うに、前記混合電荷を前記補償手段から排出させ、それ
によって前記混合電荷の量に応じた電流を生成し、前記
電流に基づいて、前記信号を生成する、請求項６または
７に記載の増幅型固体撮像装置。
【請求項８】前記第１の蓄積手段の容量は前記第２の
蓄積手段の容量に実質的に等しい請求項１に記載の増幅
型固体撮像装置。
【請求項９】リセット動作に応じた第１の電位状態か
ら光の強度に応じた第２の電位状態へ遷移する光電変換
手段と、前記光電変換手段に対応し、前記光電変換手段から前記
第１の電位状態と前記第２の電位状態にそれぞれ対応す
る第１の信号と第２の信号とを読み出す増幅手段と、第１の蓄積手段と第２の蓄積手段とを備え、かつ、前記
増幅手段から前記第１の信号と第２の信号とを得て第３
の信号を出力する補償手段とを備えた増幅型固体撮像装
置の駆動方法であって、前記複数の光電変換手段から少なくもひとつを選択する
工程と、前記選択した光電変換手段における前記第２の電位状態
を前記増幅手段が得る工程と、前記第２の電位状態を得て前記増幅手段から出力される
前記第２の信号に対応する第１の量の正電荷と負電荷と
を前記第１の蓄積手段が蓄積する工程と、前記選択した光電変換手段における前記第１の電位状態
を前記増幅手段が得る工程と、前記第１の電位状態を得て前記増幅手段から出力される
前記第１の信号に対応する第２の量の正電荷と負電荷と
を前記第２の蓄積手段が蓄積する工程と、混合手段が、前記第１の量の正電荷と前記第２の量の負
電荷とを混合して生じた第１の混合電荷を前記第３の信
号として出力するか、または、前記第１の量の負電荷と
前記第２の量の正電荷とを混合して生じた第２の混合電
荷を前記第３の信号として出力する工程と、出力手段が、前記第３の信号を入力し映像信号として出
力する工程と、を包含することを特徴とする増幅型固体
撮像装置の駆動方法。
【請求項１０】Ｎ行Ｍ列に配列された複数の画素（Ｎ
およびＭは２以上の整数）を備え、前記複数の画素の各々は、リセット動作に応じた第１の電位状態から光の強度に応
じた第２の電位状態へ遷移する光電変換手段と、前記光
電変換手段に接続され、前記光電変換手段から前記第１
の電位状態と前記第２の電位状態にそれぞれ対応する第
１の信号と第２の信号とを読み出す増幅手段とを備え、前記複数の画素のうち所定の行を選択するための行選択
手段と、所定の列を選択する列選択手段と、選択された画素列に対応する第１の蓄積手段と第２の蓄
積手段とを備え、かつ、前記増幅手段から前記第１の信
号と第２の信号を得て第３の信号を出力する補償手段と
を備えた増幅型固体撮像装置の駆動方法であって、前記行選択手段によって前記複数の画素の中から行を選
択する工程と、前記選択された行に属するＭ個の光電変換手段における
前記第２の電位状態を選択された行に属するＭ個の前記
増幅手段が各々得る工程と、前記Ｍ個の増幅手段に対応する各々の前記第１の蓄積手
段が、前記第２の電位状態を得て前記増幅手段から出力
される前記第２の信号に対応する第１の量の正電荷と負
電荷とを蓄積する工程と、前記選択された行に属するＭ個の光電変換手段における
前記第１の電位状態を前記選択された行に属するＭ個の
増幅手段が得る工程と、前記Ｍ個の増幅手段に対応する各々の前記第２の蓄積手
段が、前記第１の電位状態を得て前記増幅手段から出力
される前記第１の信号に対応する第２の量の正電荷と負
電荷とを蓄積する工程と、混合手段が、前記第１の量の正電荷と前記第２の量の負
電荷とを混合して生じた第１の混合電荷を前記第３の信
号として出力するか、または、前記第１の量の負電荷と
前記第２の量の正電荷とを混合して生じた第２の混合電
荷を前記第３の信号として出力する工程と、出力手段が、前記第３の信号を入力し映像信号として出
力する工程と、を包含することを特徴とする増幅型固体
撮像装置の駆動方法。
【請求項１１】前記混合工程において、前記第１の蓄
積手段および前記第２の蓄積手段の電極のうち、混合さ
れる電荷を蓄積していた電極に対向する側の電極に所定
の電位に与える請求項９または１０に記載の増幅型固体
撮像装置の駆動方法。
【請求項１２】前記第１の蓄積手段および前記第２の
蓄積手段の各々に含まれる一対の電極のうちの一方の電
極は異なる２つの層から形成されており、他方の電極は
前記２つの層の間に位置している請求項１または２に記
載の増幅型固体撮像装置。
【請求項１３】前記第１の蓄積手段の前記正電極およ
び前記第２の蓄積手段の前記負電極の少なくとも一方
は、異なる２つの層から形成された対向電極の間に位置
している請求項６に記載の増幅型固体撮像装置。
【請求項１４】前記異なる２つの層から形成された対
向電極のうちの何れかの一方の層は、半導体基板から形
成されている請求項１３に記載の増幅型固体撮像装置。
【請求項１５】前記異なる２つの層から形成された対
向電極のうちの何れかの一方の層は、半導体基板の表面
に形成された不純物拡散層から形成されている請求項１
３に記載の増幅型固体撮像装置。
【請求項１６】前記第１の蓄積手段の前記正電極およ
び前記第２の蓄積手段の前記負電極の少なくとも一方
は、半導体基板上に形成された絶縁膜を介して前記半導
体基板に対向する導電膜から形成されている請求項１３
に記載の増幅型固体撮像装置。
【請求項１７】前記第１の蓄積手段の前記正電極およ
び前記第２の蓄積手段の前記負電極の少なくとも一方
は、半導体基板上に形成された第１絶縁膜、前記第１絶
縁膜上に形成された第１導電膜、および前記第１導電膜
上に形成された第２絶縁膜を介して前記半導体基板に対
向する第２導電膜から形成されている請求項１３に記載
の増幅型固体撮像装置。
【請求項１８】前記第１の蓄積手段および前記第２の
蓄積手段の各々に含まれる一対の電極のうちの一方の電
極は異なる２つの層から形成されており、他方の電極は
前記２つの層の間に位置し、前記他方の電極の下面および上面は、それぞれ絶縁膜を
介して前記２つの層に対向している請求項１または２に
記載の増幅型固体撮像装置。
【請求項１９】物理的刺激に応答して、第１の電位状
態から前記物理的刺激の物理量に応じた第２の電位状態
へ遷移し得る情報蓄積部と、前記情報蓄積部の電位状態に応じた情報を読み出すため
の回路を備えた物理量分布検知半導体装置であって、前記回路は、補償手段を有しており、前記情報蓄積部の前記第２の電位状態に対応する量の正
電荷および負電荷を蓄積できる第１の蓄積手段と、前記情報蓄積部の前記第１の電位状態に対応する量の正
電荷および負電荷を蓄積できる第２の蓄積手段と、前記第１の蓄積手段に蓄積された前記正電荷に対して前
記第２の蓄積手段に蓄積された前記負電荷を混合させる
か、または前記第１の蓄積手段に蓄積された前記負電荷
に対して前記第２の蓄積手段に蓄積された前記正電荷を
混合させる混合手段と、を含んでおり、更に、前記混合手段によって混合された電荷の量に応じ
た信号を生成する出力部を備えている、物理量分布検知
半導体装置。