IT8225092A1 - Dispositivo di memoria a semiconduttore e procedimento per la fabbricazione di esso - Google Patents

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IT8225092A1 IT1982A25092A IT2509282A IT8225092A1 IT 8225092 A1 IT8225092 A1 IT 8225092A1 IT 1982A25092 A IT1982A25092 A IT 1982A25092A IT 2509282 A IT2509282 A IT 2509282A IT 8225092 A1 IT8225092 A1 IT 8225092A1
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Description

DESCRIZIONE
La presente invenzione riguarda un dispositivo di memoria a semiconduttori e pi? particolarmente una D-RAM (memoria ad ao cesso oasuale dinamica) costituita da MISFET (transistor a effetto di campo me tallo-isolante-semi conduttore)? Essa riguarda inoltre un pro, cedimento per la fabbricazione di tale dispositivo di memoria a send, conduttori.
In una D-RAM oorrente, al fine di rilevare se i dati memorizzati nel condensatore C di una cella di memoria sono ''1 o "C viene solitamente impiegato il oondensatore di una cella fittizia (una oella per generare un livello di riferimento) la cui capacit? ? impostata a circa met? della capacit? del condensatore C . Il metodo di rilevazione consiste nel fatto ohe un livello di tensione immagaz-Binato nel condensatore C della cella di memoria in conformit? con i dati viene comparato con il livello di tensione di riferimento immagazzinato preliminarmente nel condensatore Cs della cella fittizia. Bella struttura de Ila D-RAM della tecnioa nota, al fine di impostare il rapporto fra i valori di capacit? dei condensatori C e Cs a C :
?2:1, entrambe le*celle impiegano il medesimo materiale, (SiO2) per gli strati dielettrici e l'area S del condensatore ? resa appros, ai(nativamente doppia dell'area S. del oondensatore C ? In aggiunta, questi condensatori hanno una struttura in cui lo strato dielettrico ? frapposto fra uno strato di Inversione o strato di diffusione formato entro un substrato di semiconduttore e silicio polioristallino.
In tal modo nel caso in cui si intende ridurre l'area ocoupata dalle cello di memoria al fine di aumentare la capacit? della D-RAM, laistruttura della L-RA? precedentemente descritta ha i problemi qui sotto indioati?
In primo luogo, quando si intende migliorare la densit? di integrazione, nel procedimento di fabbricazione si hanno ostaooli. L'area occupata da matrici di memoria entro un corpo di semioonduttoro singolo (piastrina di semiconduttore) ? molto grande, e l'area occupata dai condensatori delle celle di memoria ? molto grande entro la matrice di memoria. Perci?, ? richiesta riduzione dell'area S del condensatore per diminuire le dimensioni della piastrina della D-EAM. Belativanente a ci?, quando l'area S del condensatore ? resa piccola, l'area del condensatore diventa ancora pi? piccola poich? il rapporto di capacit? deve essere impostato a i ?2 : 1. Perci?, rispetto al grado di variazione col quale l'area S del condensatore C varia a causa di dispersioni di fabbricazione provocate da attacco chimico., eccetera, il grado di variazione nella area Sd, del condensatore Cs di approssimativamente met? della summe "n" Bionata area S, diviene molto grande. Li conseguenza,non pu? essere prodotto ilcondensatore Cs dicapacit? ugualeacirca met?diquella di.con densatore C . Perci? sussiste una limitazione nella riduzione della area del condensatore C e l'aumento della densit? di integrazione ? ostacolato
In secondo luogo, la struttura di condensatore nella tecnica nota comporta il problema di errori "morbidi " ascrivibili a particelle ohe sono emesse dall'uranio U, torio Th, eccetera in un materiale di confezionamento o imballaggio? E' stato rivelato ohe le particelle ? che hanno invaso il corpo di semiconduttore costituiscono una causa di generazione di portatori? che neutralizzano cariche nei condensatori cosi da esercitare cattiva influenza sulla ritnezione dei dati? In particolare? il condensatore della cella di memoria avente grande area di ingombro o occupazione subisoe una grande quantit? di entrata di particelle ? ed ? suscettibile di subire l'influenza di esse?
Uno scopo della presente invenzione ? quello di aumentare la densit? di integrazione di una D-RAM e ottimizzare la funzione di ritenzione dei dati.
Secondo un?aspetto della presente invenzione? le costanti dielettriche delle pellicole dielettriche dei condensatori rispettivi C e Cs- di una cella di memoria e di una cella fittizia sono rese diverse? per oui la capacit? del condensatore C diviene doppia di quella del condensatore Cs nonostante che i condensatori C e Cs abbiano aree sostanzialmente uguali e? inoltre? il condensatore C viene posto in una struttura impilata che ? costituita da un primo e seoondo strato conduttori formati su un substratoe dalla pellicola dielettrica frapposta fra essi.
L'area del condensatore ohe aveva un'area di ingombro maggiore? ? resa pi? piccola tramite l'impiego della pellicola avente la pi? elevatacostante dielettrica.In aggiunta, a causa della struttura impilata? per il oondensatore C vengono effettivamente impiegati uno spazio su una spessa pellicola di ossido per l'isolamento ed una parte a becoo di uccello di essa?
Poich? il condensatore C ha piccola area e grande capaoit? esso 6 immune da particelle ? ? In aggiunta, esso ? resistente alle particelle ? grazie alla struttura impilata.
Fei disegnii
la figura 1 ? uno sohema illustrante la disposizione cir cuitale principale di una D-EAM del tipo a linea di bit a ripiegamento;
la figura 2 ? una vista in sezione prospettica illustrante la struttura di una cella di memoria nellaD-RAM di figura 1;
la figura 3 ? una vista prospettica in sezione illustrante la struttura di una cella fittizia nellaD-RAM d? figura 1;
la figura 4 ? una vista prospettica in sezione illustrante la struttura di una parte del circuito periferico di una matrice di memoria nella D-RAM di figura 1;
la figura 5 ? una vista in pianta illustrante la disposizione della matrice di memoria e di una matrice fittizia nellaD-RAM di figura 1;
le figure 6A, 65 e 6C sono viste in pianta parzialmente ingrandite di una pellicola di ossido di campo, di un primo strato di silicio policrlstallino e di un secondo strato di silicio policristallino rappresentati in figura 5, rispettivamente;
le figure da 7a a 7P sono viste in sezione rappresentanti le fasi di fabbricazione dellaD-RAM delle figure da 2 a 6C, nello ordine;
le figure da 8A a 8D sono viste in pianta rappresentanti gli stati della matrice di memoria e della matrioe fittizia nelle fasi di fabbileazione illustrate nelle figure da 7A a 7P)
la figura 9 ? una vista prospettica in sezione illustrante la struttura di una cella fittizia che costituisce l'alternativa della cella fittizia di figura 3)
le figure da 10A a 10F sono viste in sezione illustranti le fasi di fabbricazione di una D-RAM oheincludela oella fittizia di figura 9, nel loro ordine)
le figure 11? e 11B sono-viste in pianta illustranti gli stati di una matrioe di memoria e di una matrice fittizia nelle fasi di fabbricazione illustrate nelle figure da 10A,a 10F|
la figura 12 ? uno schema illustrante le relazioni posizionali di una cella di memoria e di una oella fittizia rispetto ad un amplificatore sensore in una D-RAM del tipo a linea di bit aperta;
la figura 13 ? una vista in sezione prospettica illustrante la struttura di una oella di memoria nella D-RAM di figura 12;
la figura 14 ? una vista prospettica in sezione illustrante la struttura di una cella fittizia nella D-RAM di figura 12;
la figura 15 ? una vista in pianta illustrante la disposizione di una matrice di memoria e di una matrice fittizia nella D-RAH rappresentata nelle figure da 12 a 14;
la figura 16 ? una vista illustrante un piano in sezione preso lungo la linea T - I di figura 15)
la figura 17 ? una vista prospettica in sezione illustrante la struttura di una cella fittizia ohe costituisce un'alternativa alla cella fittizia di figura 14;
la figura 18 ? una vista in pianta illustrante la disposizione di una matrice di memoria e di una matrice fittizia in una D-RAM che include la cella fittizia di figura 17?
Saranno ora descritte facendo riferimento ai disegni forme di realizzazione in cui la presente invenzione ? applicata ad unaD-RAM , a linea di bit a ripiegamento.
Un circuito D-RAM secondo la prima forma di realiesazione d$lla presente invenzione & illustrato in-figura 1. 11 circuito della D-BAM ? costituito da un amplificatore sensore SA., da una matrice di memoria M-ARY, da una matrice fittizia D-ARY, da un commutatore C-SW1, di colonne da un decodificatore di righe e di colonne BC-DCR, da un buffer di indirizzo ADB, e da un buffer di uscita dati 2>0B, un buffer di ingresso dati DIB un amplificatore principale U?, ecoetera. Una cella di memoria M-CSL, nella H-ARY ? costituita da un oondensatore C ohe immagazzina oariohe corrispondenti al valore loglco di un segnale logico, ed un MISFET di trasferimento la cui porta zioeve un segnale di parole. D?altro canto, una cella fittizia (ossia una cella per generare un livello di rlferimento)D-CEIiche ? inclusa nella D-ABY echeserve periiriferimento della comparazione di livello con la M-CT3L ? costiImitadaun condensatore che Cs un valore di oapaclt? uguale a ciroa met? di quello del condensatore C , da un MISFET QD1 di trasferimento la cui porta zioeve un segnale di parole fittizio, ? da un MISFET che serve per scaricare le cariohe nel condensatore ??de.
Bella figura 1, i MISFET oontrassegnati con asterischi,, ad esempio, Q2 e sono concepiti in maniera tale che le tensio. ni di soglia di essi possono,divenire pi? basse di quelle di altri MISFET ad esempio Q g e Qs9.
In figura 2 6 illustrata la struttura di una M-CEL di figura 1.
In questa figura, il numero 1 indica il substrato di semiconduttore di tipo P,il numero 2 indica una spessa pellicola (in seguito chiamata "pellicola di ossido di campo"), il numero 3 indica una sottile pellicola isolante (in seguito chiamata "seconda pellicola isolante di porta?), il simbolo 3a indica una pellicola dielettri oa di alta costante dielettrica, i numeri 4 e 5 indicano regioni di semiconduttore di tipo B+, il simbolo 6a un primo strato di silicio polioristallino, il simbolo 6b un secondo strato di silicio policristallino, il numero 7 una regione di semiconduttore di tipo B , il numero 8 un terzo strato di silicio policristallino, il numero $ uno strato di PSG (vetro fosfosilicatioo), e il numero 10 uno strato di alluminio* .
Il MISFET nella M-CEL ha il suo substrato, la sua regione di sorgente, la sua regione di pozzo, la pellicola di isolamento di porta e l'elettrodo di porta costituiti dai summenzionati substrato di semiconduttore 1 di tipo P, regione di semiconduttore 4 41 tipo B+, regione di semiconduttore 5 del tipo B+, seconda pellicola di isolamento di porta (pellicola di SiO2) 3 e terzo strato di silicio policristallino 8, rispettivamente* 11 terzo strato di silicio policristallino 8 ? usato, ad esempio, come una linea di parole WL^ ^ rappresentata in figura 1? Lo strato di alluminio 10 collegEto alla regione di semiconduttore 5 di tipo H ? usato, ad esempio, come una linea di dati DL1- 1 rappresentata in figura 1. Al tempo stesso, il condensatore di immagazzinamento C nella M-CEM ? caratterizzato dal fatto che un elettrodo, uno strato dielettrico e l'altro elettrodo di esso sono rispettivamente costituiti dal primo strato di silicio polioristallino 6a, da una pellicola ?solante (principalmente la pellicola del n?truro del semiconduttore 3a, ossia nitruro di silicio Si3N4 d? elevata costante dielettrica) e secondo strato di silicio pollcristallino 6b* In altre parole, il condensatore C impiega Si3N4
come dielettrico ed ? realizzato in una struttura impilata in cui un elettrodo s? trova in contatto diretto con il substrato* Il primo atra to di silicicapolicristallino 6a, che ? l'elettrodo inferiore del oondenBatore Cs, Siin:contatto diretto con la regione di tipo N+7 entro il substrato 1, mentre l'elettrodo superiore (il secondo strato di silicio policristallino 6b) ? collegato ad una linea V (GND). La superficie della pell?cola Si3N4 indicata da 3a ? coperta con una sottile pellicola 3b di SiO2.
La figura 3 riguarda la L-CEL di figura 1, e rappresenta la struttura di una L-CEL.
In particolare in figura 3, i numeri 11-14 indicano regio, ni di semiconduttori di tipo B , il numero 15 un secondo strato di si. lido policristallino, il numero 16 una regione di semiconduttore di tipo B+, i numeri 17 e 18 terzi strati di silicio policristallino, il numero 19 uno strato di alluminio e il numero 29 una prima pellicola isolante di porta?
Il MISFET (1 nella L-CEL ha il suo substrato,la sua ragione di pozzo, la regione di sorgente, pellicola isolante di porta ed elettrodo di porta costituiti dal substrato di semiconduttore 1 di tipo P, dalla regione di semiconduttore 11 di tipo V , dalla regione di semiconduttore 12 di tipo S+, dalla seconda pellicola isolsn te di porta 3, e dal terzo strato di silicio policristallino 17, rispettivamente. L?a seconda pellicola isolante di porta 3 ? formata, ad esemplo, da una pellicola di SiO^. Il terzo strato di silicio policristallino 17.ai estende sul substrato di semiconduttore 1 di tipo P come ad esempio una linea di parole fittizia DWL1 2 rappresentata in figura 1? Lo strato di alluminio 19 collegato alla regione di . semiconduttore di tipo H+ si estende sul substrato di semioonduttore idi tipo P, come ad esempio una l?nea di dati fittizia DL1- 1 rappresentata in figura 1.
Il MISFET nella L-CEL ha il suo substrato,la sua regione di pozzo, regione di s?rgente, pellicola ?solante di porta ed elettrodo di porta costituiti dal substrato di semiconduttore 1 di tipo P, dalla regione di semiconduttore 13 di tipo S+, dalla regione di semioonduttore 14 di tipo H+, dalla seconda pellicola ?solante di porta (pellicola di SiO2) 3 e dal terzo strato di silicio policristallino -i6, rispettivamente. Il terzo strato di silicio policristallino 18 ? alimentato con un segnale di soarica , ad esempio, rappresentato entro la L-CEL in figura 1.
Il condensatore Cs nella D-CEL ha un elettodo, uno strato dielettrico e l' altro elettrodo di esso costituiti dal seoondo etrato di sil?cio pol? cri stallino 15* dalla prima pellicola di isolamento di porta 29 o dalla regione di semi conduttore 16 di tipo U+, rispettivamente? Poich? il lato inferiore (superficie del substrato) del condensatore Cs ? formato dalla regione di semiconduttore di tipo N<+>, l'elettrodo superiore ( seoondo strato di silicio policri stallino 15) ? collegato al Vs (QND) di linea.
Come ? stato descritto precedentemente, il condensatore C nella cella di memoria impiega . dSii3eNle4vata costante dielettri ca avente una costante dielettrica relativa di 7-8 in qualit? dello stra to dielettrico che si comporta sostanzialmente come una capacit?} mentre il condensatore Cs nella cella fitt?zia impiega SiO2 di costante dielettrica relativamente bassa, avente ima costante dielettri, ca relativa di 3,7-4 in qualit? dello strato dielettrico che s? compor, ta sostanzialmente da capacit?. Le aree di questi condensatori sono previste per essere approssimativamente uguali. Il condensatore C ? costituito dalla struttura impilata di silicio policristallino-Si3N4 silioio policristallino. La figura 4 rappresenta come una vista prospettica parzialmente in sezione, le strutture di taluni elementi :In un circuito periferico formato nella periferia della matrice di memoria M-AHY, ad esempio, in un elemento d? ripristino attivo ?Rj rappresentato in figura 1. In particolare, .in figura 4 i numeri 20 -23 indicano regioni di semiconduttore d? tipo H+, i numeri 24 - 27 indicano terzi strati di silicio policristallino e.il numero 28 indioa uno strato di alluminio.
Un MISFET Qs 6 nell'elemento di ripristino attivo AR rappresentato in figura 1 ha il suo substrato, la sua regione di sorgente, la sua regione d? pozzo, la pellicola di isolamento di porta e l'elettrodo di porta costituiti dal substrato di semiconduttore 1 di tipo P, dalla regione di semiconduttore 20 di tipo H+, dalla regione di semiconduttore 21 di tipo N+, dalla seconda pellicola di isola mento di porta 3 e dal terzo strato di sil?cio policristallino 24, rispettivamente? Un MISFET nell'elemento di ripristino attivo AR1, ha il BUO substrato, la sua regione di sorgente, la sua regione'di pozzo, la pellicola isolante di porta e il suo elettrodo di porta costituiti dal substrato di semiconduttore 1 di tipo P, dalla regione di semiconduttore 22 di tipo N<+>, dalla regione di Bemloonduttore 23 di tipo H+, dalla seconda pellicola isolante di porta 3? e dal terzo strato di silicio polioristallino 27, rispettivamente. Un segnale fi^ di controllo dell'elemento di ripristino attivo rappresentato in figura 1 ? applicato al terzo strato di silicio policristallino 27.
Un condensatore C nell'elemento di ripristino attivo AR1 ha un elettrodo ed uno strato dielettrico di esso costituiti dal terzo strato di siliolo polioristallino 25 e dalla pellicola isolante di porta 3, rispettivamente. 11 terzo strato di silioio policristallino 25 ? collegato in modo cont?nuo al terzo strato di silioio poliori, stallino 24, il quale ? impiegato come elettrodo di porta del MISFET Qs 6. In aggiunta, una parte 25a di tale terzo strato di silioio pol?cristallino 25 ? collegata direttamente alla regione 22 di semicondute di tipo N<+ >del MISFET . La regione ? che quando il terzo strato di silicio policri stallino 24 e la regione di semiconduttore 22 di tipo IT Bono collegati allo strato di collegamento di alluminio, ? richiesta l'area di contatto fra l'area di silicio policristallino 24 e lo strato di collegamento di alluminio, per cui la densit? del collegamento non pu? essere aumentata? Perci?, per aumentare la daneit? di cablaggio sono adottati i summensionati. mezzi di collegamento.
L'altro elettrodo del summensionato condensatore C ? costituito, ad esempio, daUno strato di inversione di tipo 9 (oppure da una regione di semiconduttore di tipo 9+), che ? formato nella superficie del substrato di semiconduttore 1. Questo strato di inversione di tipo B ? formato da una tensione che ? alimentata al terzo strato di silicio polioristailino 25. Benoh? non sia illustrato, lo etrato di inversione di estende ad una regione di semiconduttore di tipo N<+ >ohe ? formata nel substrato di semiconduttore 1 e a cui ? applicato un segnale di controllo di ripristino attivo in figura 1.11 terzo strato di silicio policristallino 26 ? un elettrodo di un condensatore C rappresentato in figura 1. Come nel condensatore C ., una parte dello strato di silicio polioristallino ? collegata direttamente alla regione di sorgente di un MISFET rappresentato in figura 1, e un'altra parte ? collegata in maniera continua all'elettrodo di porta ?i un MISFET ,
Sar? ora descritta facendo riferimento alla figura 5 la cori figurazione di disposizione della matrice di memoria M-ARY e della matri_ oe fittizia D-ARY. La matrice di memoria M-ARY rappresentata in figura 5 ? tale che una pluralit? di celle di memoria M-CEL rappresentate in figura 2 sono disposte sul substrato di semiconduttore 1? D'altro canto? la matrice fittizia D-AHT ? tale che una pluralit? di celle fittizie D-CEL rappresentata in figura 3 sono disposte sul substrato di semiconduttore 1.
In primo luogo? la matrice di memoria M-AHY rappresentata in figura 5 ? costruita come qui sotto indioato.
Al fine di isolare mutuamente la pluralit? di osile di memoria M-CEL, ciascuna delle,quali ? costituita dal MISFET e dal condensatore di Immagazzinamento Cs, sulla superficie del substrato di eerniconduttore 1 ? formata la pellioola di ossido di campo 2 sulla base di una configurazione rappresentata nella figura 6A (indicata da una linea tratteggiata in figura 5)? Diversamente da tale configurasione basilare standard? una pellicola di ossido di oampo 2a ? eccezio. nalmente disposta al di sotto di un foro di contatto CHO per applicarela tensione Vs al secondo strato di silicio policrlstallino 6b. E' perci? possibile impedire l'inconveniente costituito dal fatto che una lega di alluminio-silicio? formata stilla base dell'interazione fra lo strato di alluminio e lo strato di silicio policrlstallino in prossimi t? del foro di contatto CHO abbia a penetrare in una pellicola isolante direttamente al di sotto del foro di contatto CHO cosi da raggiungere in modo indesiderabile la superficie d?i substrato semiconduttore 1* Su una parte di un'area circondata dalla pellicola di ossi, do di campo 2, ? formato il primo strato di silicio policristallino 6a avente la sagoma rappresentata nella figura 6B (in figura 5 indicata parzialmente tramite una linea a trattini, per eemplificare il disegno). Questo primo strato di eilicio policristallino 6a ? l'elettrodo inferiore del condensatore C della cella di memoria* ed ? in oontatto diretto con la regione di semiconduttore di tipo H che ? formato entro il substrato in una parte diversa dalla pellicola di ossido di campo 2
Sul primo strato di silicio polioristallino 6a, ? formato il secondo strato di B?licio policristallino 6b (indicato dalla linea trattegiata in figura 5) che si trova sull?elettrodo superiore del condensatore' C sulla pellicola di Si3N4. che costituisce il dielettrioo del condensatore C e, sulla base della configurazione rappresentata nella figura 6C. Il secondo strato di silicio policristallino 6b ? l'elettrodo comune a tutti i condensatori C ed ? alimentato con la tensione Vs attraverso il foro di contatto CHO come ? stato descritto precedentemente?
Inoltre* linee di parole TCL1.-1'?- 1-6. ohe sono formate nel terzo strato di silioip policristallino 8 in figura 2 nella direzione verticale di figura 5 ai estendono sul secondo strato di silido policristallino 6b? In aggiunta, una linea di alimentazione di pj> tenza 7ss-_L che serve per alimentare la tensione 7ss attraverso il foro di contatto CH^ allo strato di silicio policristallino 6b, costituente un elettrodo del oondensatore di immagazzinamento o memorizzazione C , si estende nella direzione orizzontale di figura 5?
D'altro canto, linee di dati, DL1- 1 e DL1- 1 ciascuna delle quali ? formata dallo strato di alluminio 10 in figura 2 si estendono sostanzialmente parallelamente alla l?nea Vs di alimentazione e ?i potenza ciane ? rappresentato in figura 5. La linea di dati ? collegata alla regione di pozzo del MI SFET nella M-CEL attraverso un foro di contatto CH^ mentre la linea di dati DL1- 1 ? oollegata -nlla regione di pozzo del MISFET 0 in un'altra M-CEL attraverso un foro di contatto CH2. Analogamente alle linee dei dati DL1- 1 e DL1- 1 linee di dati DL1-2 e DL1- 2 si estendono nella direzione orizsostalein figura5e sono collegate alle regioni di pozzo dei MISFET nelle M-CEL attraverso fori di contatto in part i predeterminate.
La matrice fittizia L-AHY rappresentata in figura 5 ? strutturata oome qui sotto illustrato?
La pellicola di ossido di campo 2 ? formata su una parte della superficie del substrato di semiconduttore 1? mentre la seconda pellicola isolante di porta 3 ? formata su un?altra parte della superficie del substrato di semi conduttore 1. Sulla pellicola di ossido di oampo 2 e la pellicola isolante di porta 3? secondi strati d? silicio poliori stallino 15a e 15?> si estendono nelle direzioni rappresentate in figura 5 s in modo da essere distanziati l'uno dall' altro. La larghszza di ciascuno dei secondi strati di silicio policristallino 15a e 15b ? molto importante per determinare il valore di capacit? del condensatole La regione 14 di semiconduttore di tipo 5+ rappresentata in figura 3 ? disposta fra il secondo strato di silicio policristallino 15a e il secondo strato di silicio policristallino 15b. Questa regio ne di semiconduttore 14 di tipo N<+ >? impiegata come la linea di massa comune 766 di una pluralit? di celle fittizie D-CEL. Inoltre, la ' linea di parole fittizie DWL1- 1 che ? formata dal terzo strato di silicio policristallino 17 in figura 3 si estende sul secondo strato di silicio policristallino 15a. Questa linea di parole fittizie DWL1- 1 costituisce l'elettrodo di porta del MISFET nella D-CEL. D'altro canto, una linea 0c di segnale di controllo, che ? formata dal terzo strato di silicio policristallino 18 in figura 3 al fine di applicare il segnale di controllo o di scarioa 0s, rappresentato in figura 1 ? distanziata dalla linea di parole fittizie DWL1- 1 e si esten de parallelamente ad essa. Una linea 0c -segnale di controllo .-costituiscel'elettrodo porta del MISFET?Qd nella D-CEL.
Sar? ora descrittodettagliatamente ? procedimento di fai? hrloazionedellaD-EAM della presente forma di realizzazione facendo riferimento alle figure 7A - 7P? In ciascuna di queste figure, una regione X1 rappresenta una vista in sezione di trattamento della parte tagliata - X1 nella matrice di memoria M-AHY rappresentata in figura 5* una regione X2 mostra una vista in sezione di trattamento della pur te tagliata X2 - X2 nella matrice fittizia D-ARY rappresentata in figura 5 ed una regione X^ mostra una vista in sezione.di un trattamento di un MISFET diverso da quelli della matrice d? memoria e della matrice fittizia, ad esempio il MISFET in figura 1.
(A. Fase di formazione della pellicola di ossido e della pellicola resistente all'ossidazione)
Come ? rappresentato nella figura 7A, la superficie di un substrato di semiconduttore 101 ? coperta con una pellicola di os' eldo 102 ed una pell?cola isolante ohe non consente permeazione di oss?geno attraverso di essa, ossia una pellicola 103 resistente alla ossidazione?Un substrato di silicio S? monocristallino di tipo P avente orientamento oristallografioo (100), una pell?cola di biossido di sllio?o SiO. ed una pellicola di nitruro di silioio (SiJJ ) sono rispettivamente impiegati come 1 materiali pratici favorevoli per il substrato di semiconduttore 101, la pellicola di ossido 102 e la pellicola 103 resistente all'ossidazione? La pellicola 102 di SiO2 ? formata sino ad uno spessore di circa 500 A tramite l'ossidazione superficiale del substrato di silicio 101, per la ragione seguente? Nel caso in cui la pellicola 103 di Si3N4 ? formata direttamente sulla superficie del substrato di silioio 101, sollecitazioni termiche sono applicate alla superf?cie del substrato 101 di Si a causa della differenza fra ? coefficienti di espansione termica del substrato 101 di silicio e della pellicola di Si3.ND4ifetti cristallini sono perci? provocati nella superf?cie del substrato di silicio 101. Al fine di impedire ci?, la pellicola 102 di SiO2 ? formata sulla superficie del substrato 101 di silicio prima della formazione della pellicola 103 di Si3N4. D'altro canto, la pellicola 103 di Si3N4 ? formata sino ad uno spessore di circa 1.400 A ad esempio tramite il processo CVD (Chemical Vapor Deposition - Deposizione di vapori chimioi), poich? essa vigne impiegata comeunamascheraper l'ossidazione locale del substrato di silicio 101 come sar? discusso dettagliatamente in eeguito?
(B, Fase di Rimozione Selettiva della Pellicola resistente all'Ossidazione ed Impianto Ionico)
Come ? illustrato nella figura 7B, al fine di rimuovere selettivamente la pellicola 103 di Si3N4 su quelle parti della superfide del substrato 101 di Si su cui deve essere formata una pellicola isolante relativamente spessa, cio? la pellicola di ossido di campo, una pellicola di fotoriserva 104 ? dapprima formata sulle parti selezionate della superficie della pellicola 103 di Si B come una masche. ra di attaoco chimico. In questo stato, le parti esposte della pellicola 103 di Si3N .4 sono rim?sse ad esempio tramite il processo di at.tacoo chimico con plasma che ? in grado di fornire attacco chimico con elevata precisione. Successivamente, al fine di impedire ad uno strato avente tipo di conduttivit? opposto a quello del substrato, o cosiddetto strato di inversione, di formarsi in ciascuna di quelle parti della superficie del substrato di silicio 101 su oui deve essere formata la pellicola di ossido di campo, una impurit? avente medesimo tipo di conduttivit? di quello del substrato, o impurit? di tipo P viene introdotta nel substrato 101 di silioio attraverso le parti espo ste della pellicola 102 di SiO2 nello stato in cui & lasciata la pellicola di.fotoriserva 104, come ? rappresentato nella figura 7B. L'impianto ionico ? favorevole come un processo per introdurre le impurit? di tipo P. A titolo esemplificativo? gli ioni toro (B) che oostituisoono l'impurit? di tipo P sono impiantati nel substrato 101 di silicio con^una energia di impianto di 75 kcV. La dose di ioni ? a questo tempo di 3 x 1012 atcnd/cm2.
(C. Fase di Formazione della Pellicola di Ossido di Campo) La pellicola di ossido di campo 105 summenzionata ? formata sulle aree selezionate della superf?cie del substrato di silicio 101. Pii/ specificatamente? come ? illustrato nella figura 7C, dopo che la pellicola 104 di fotoriserva e stata rimossa? la superficie del substrato 101 di silicio viene ossidata selettivamente impiegando la pel. licola 103 di Si3N.4 oome maschera, per formare la pellicola 105 di SiO2 avente uno spessore di circa 9?500 A (in seguito chiamata "pellicola di SiO2 di campo"). Durante la formazione di questa pellicola 105 di SiO2, il boro gi? impiantato a ioni viene introdotto nel substrato di silicio 101 tramite la diffusione a conficoamento, in modo tale che uno strato impedente inversione di tipo P (non rappresentato) avente una profondit? predeterminata viene formato direttamente al di sotto di ciascuna parte della pellicola 105 di SiO2 di campo.
(D. Fase di Rimozione della Pellicola resistente all'Ossidazione e della Pellicola di Ossido)
Al fine di esporre quelle parti della superficie del substrato di silicio 101 che non sono formate con la pellicola di SiO2 di campo 105, la pellicola 103 di Si3N,4 viene rimossa ad esempio con una soluzione di soldo fosforico caldo (H PO ), Successivamente viene ri'-' mossa la pellicola 102 di SiO2,ad esempio con una soluzione di acido fluoridrico (HF)? Quindi, come ? rappresentato nella figura 72), sono esposte le parti selezionate della superficie del substrato di silicio 101
Una vista in pianta della matrice di memoria e della matri ce fittizia, nello stato in cui la pellicola 103 di Si3N4 8 la pell?cola 102 di SiO sono , state rimosse, ? rappresentata nella figura 8A. In altre parole,-viste in sezione nel caso di taglio del substrato lungo linee X e X in figura 8A sono rispettivamente il-.lustrate nelle parti Z1e Z2 della figura 7D. Come ? illustrato nella figura 8A, bench? una porzione in cui ciascun condensatore C nella M -CEL deve essere formato e differisca per forma da una porzione in cui deve essere formato ciascun condensatore Cd nella L-CEL, la prima ? resa piccola cos? da divenire di area uguale a quella della seconda*
(E, Fase di Formare la Prima Pellicola Isolante)
La superficie del substrato esposta nello stato di figura 7L ? coperta con una prima pellicola isolante (pellicola di (SiO,,)) 140 avente uno spessore di 750A tramite un trattamento termico in ima atmosfera ossidante* La prima pellicola isolante 140 o orrispondente alla porzione del condensatore C nella parte (Z ? per formare la cella di memoria e alla porzione di condensatore Cd nella parte (X ) per formare la cella fittizia viene rimossa tramite attacco chimioo* In tal modo, le parti corrispondenti del substrato di silicio 101 vengono esposte come ? rappresentato nella figura 73, in modo tale che il primo strato d silicio polioristallino pu? venire in contatto diretto con il substrato. La prima peliloola isolante risultante 140 serve come maschera per formare regioni di semiconduttore di tipo S al di sotto dei condensatori C e Cd .
(F. Fase di Depositare il Primo Strato Conduttore^
In qualit? di un primo strato conduttore per formare l'elettrodo inferiore del condensatore C della cella di memoria, il primo strato di silicio policristallino 141 summenzionato e avente uno epe B s ore di 1.000 A - 2.000 A viene formato sulla intera superficie ad esemplo mediante il processo CVD. Successivamente, regioni di semi? conduttore di tipo N<+ >sono formate come gli elettrodi laterali del sub strato del condensatore nella cella di memoria del condensatore nella cella fittizia.
Una impurit? di tipo N<+>, ad esempio arsenico, viene impian tata a ioni (energia di impianto! 30 keV, dose! 1 x 10 atomi/cm ) impiegando come una maschera la prima pell?cola isolante 140 che si trova la di sotto del primo strato di eilicio policristallino 141, per cui le regioni di semiconduttore 143 di tipo N+ sono formate nelle parti della superficie del substrato di silicio corrispondente alla parte condensatore della cella di memoria e la parte oondensatore della cella fittizia, come ? rappresentato nella figura 7F. Il valore'di re.sisterzadelprimo etrato di silicio polioristallino 141 viene ridotto tramite l'impianto ionico di arsenico.
(G. Fase di Rimuovere Selettivamente il Primo Strato Conduttore e Formare la Pellicola di Mtruro)
Al fine di porre il primo strato di silicio policristallino 141 in una sagoma elettrodica predeterminatat tale primo strato di silicio poli ori stallino 141 viene rimosso selettivamente mediante Il procedimento di fotoincisione ed ? lasciato in qualit? dell'elettrodo 141 A del condensatore C come ? rappresentato nella figura 7G, L'attacco con plasma in grado di attaccare con elevata precisione ? favor?vole in qualit? del prooe?so di rimozione selettiva per il primo strato di silicio poli ori stallino 141 ? Una configurazione in pianta di tale stato ? rappresentata nella figura 8B,
Successivamente, al fine di produrre lo strato dielettrico del condensatore C , una pellicola 142 di Si3N4 viene formata su tutta la superficie sino ad uno spess?re di 400 A tramite il procedimento CVD come ? rappresentato nella figura 70? Questa pellicola 142 di Si3N4.viene formata al fine di stabilire una costante dielettrica diversa da quella dello strato dielettrico (pellioola di SiO2) del con densatore C ? In questo processo) l'arsenico che ? stato introdotto nella superficie del substrato viene sottoposto ad una diffusione a conficcamentoy o a penetrazione) in maniera tale che le regioni di semiconduttore 143 di tipo H+ previste per fungere da elettrodi inferiori dei oondensatori C e Cd vengono ultimate?
(E? Fase di Rimozione della Pellicola di Si3N4 della Cella Fittizia)
La pellicola di Si3N4 della parte (Xg) per formare la cella fittizia viene attaccata selettivamente e rimossa impiegando una masche. ra oome una pellicola di fotoriserva appena formata, dopodich? la prima pellicola isolante 140 corrispondente alla medesima parte viene rimossa? Perci?, come ? rappresentato nella figura 7H, sono esposte le superfici del substrato 101 di silicio nella parte Xg e Pellicola di ossido di campo 105 in prossimit? di essa?
(I? Fase di Formazione della Prima Pellicola Isolante di Porta)
Sulla superficie esposta del substrato 101 di silioio nella parte (Xg) per formare la D-CEI?, viene formata una prima pellicola isolante di porta 144 al fine di produrre lo strato dielettrico del condensatore CCLB nella cella fitt?zia. In altre parol^e, come ?? rappresentato nella figura 7?? la pellicola di ossido 144 avente uno spessore di circa 400 A viene formata sulla superficie del.substra to di silicio esposta della parte di cella fittizia (Xg) eseguendo ossidazione termica? A cauea della ossidazione termica, le parti della superf?cie di Si3N4 nella parte (X ) per formare la cella di memoria e la parte (X^) per formare il circuito periferico sono ossidate simultaneamente, per cui ? formata una sottile pellicola di ossido 139 avente uno spessore di circa 40 A come ? rappresentato nella figura 7I?
(j. Fase di Depositare il Secondo Strato Conduttivo)
Al fine di produrre gli elettrodi superiori dei oondensatori C e Cd nella cella di memoria e nella cella fitt?zia, un secondo strato di silicio policrlstallino in qualit? di secondo strato conduttore 145 viene formato sull'intera superficie del substrato di silioio 101 fino ad uno spessore di 4.000 A? mediante il processo CVD. Lo strato di silicio policristallino 145 formato sulla cella di memoria viene depositato sulla pellicola 142 di Si3N4 attraverso la sottile pellicola di ossido 139?
Una impurit? di tipo N, ad esempio fosforof viene introdotta in questo silicio policristallino tramite il prooesso di diffusione al fine di ridurre il valore di resistenza del secondo strato di silicio policristallino 145. Come oonsenguenza, il valore di resistenza dello strato di silicio poiioristallino diviene di circa 16?/0. Successivamente, il secondo strato di silicio policrlstallino 145 viene rimosso selettivamente tramite un processo di attaoco ohimico che impiega una pell?cola di fotoriserva come maschera, per formare un secondo strato di sil?cio policristallino 145A servente come l'elettrodo superiore del condensatore C della cella di.memoria, Un secondo strato di silicio polioristallino 145B servente come elettrodo superiore del consensatore della cella fittizia, ed un eeoondo strato di silicio policristallino 145C servente come la porzione di collegamento fra questi secondi strati di silicio polioristallino e la linea V come ? rappresentato nella figura 7J.
(K, Fase di Bimozione della Pellicola di Hitruro) Impiegando la configurazione della pellicola di fotoriserva nella fase precedente cosi com'?, le parti esposte della pellicola 139 di SiO2 e della pellicola 142 di Si3N4, cio? la pellicola 139 di SiO2 e la pellicola 142 di Si3N4 non coperte con il secondo strato di silicio policristallino 145 vengono rimosse tramite attacco ohimico. Inoltre, impiegando la medesima pellicola di fotoriserva come maschera, il primo strato di silicio policristallino 141A in una parte appena esposta, viene rimosso tramite attacco chimico ed.? configurato come ? rappresentato nella figura 7K, la tal modo il primo strato di silicio pol?cristallino 141A che aveva la forma rappresentata in pianta in figura 8B diviene della forma rappresentata nella figura 6B. In al-'tre parole, la forma finale del primo strato di silicio polioristallino 141A ? determinata dalla forma nel secondo strato di silicio polioristallino 145A, e le part? di estremit? attaccate chimicamente di entrambi concordano a causa delle operazioni di attacco chim?oo eseguite con la medesima maschera. Si pu? perci? di,re.che la oapaclt? del condensatore C ?determinatadallaformadelsecondostrato di silicio 'polioristallino 145A. Non vi ? la dispersione della capacit? del condensatore C8 aaorivibile all'errore di posizionamento fra la configurazione della pellicola di ossido di campo e la oonfigurazione del primo strato di silicio policristallino che costituisce l'elettrodo superiore del condensatore C , la dispersione dell'attacco chimico della pellicola di ossido per formare la prima pellicola isolante di porta essendo il dielettrico del condensatore C , eccetera, come nella teoni ca nota.
(L. Fase di rimozione della Pima Pellicola Isolante e della Prima Pellicola Isolante di Porta)
In aggiunta, impiegando la medesima configurazione della pell?cola di fotoriserva come maschera, tutte le parti esposte della prima pellicola isolante 140 (di spessore 750 A) e della prima pelli -cola ?solante di porta 144 (spessore 400 A) vengono rimosse tramite attacco ohim?co, per esporre il substrato 101, come ? rappresentato nella finora 7L? Come ? vantaggioso per tale attacco c'himico ? mandato attacco chimico con acido fluoridrico e simile, avente una azione di attacco chimico sul SiO^ ma non sul silicio, per impedire l'attacco chimico della superficie del substrato 101.
Una vista in pianta della forma in questo stato ? rappresentata nella figura 8C. In altre parole, viste in sezione per il caso del taglio del substrato lungo linee X e X in figura 8C sono rispettivamente indicate in corrispondenza di e in figura 7L.
(M. Fase di Formazione della Seconda Pellicola Isolante di Porta)
Al fine di produrre la pell?cola isolante di porta dei MI-SFET nelle M-CEL?, D-CEL e circuito periferico, una seconda pellicola isolante di porta 146 & formata sulla superficie esposta del substrato di silicio 101 come ? rappresentato nella figura 7H. In altre parole, la superficie esposta del substrato di silicio 101 ? ossidata termioamente cosi da formare la seconda pellicola isolante d? porta (pellicola di SiOg) 146 avente uno spessore di oirca 500 A. Simultaneamente una pellicola di ossido (pellicola di (SiO^)) 147 & formata sulla superficie del secondo strato di silicio polior?stallino 145 sino ad uno spessore di 1.000 - 1.500 A.
Suocessivamente, al fine di regolare le tensioni di soglia dei MISFET aventi basse tensioni di soglia oome ? mostrato in figura 1, l'impurit? di tipo F, ad esempio boro, sono impiantate a ioni nella intera superficie del substrato attraverso la seconda pellicola di porta 146 di SiO^ (energia di impianto: 75keV dossi 2,4 x 10 atomi/cm ).
Successivanente, il foro di contatto che serve per collegare un elettrodo 25 di ciascun condensatore C direttamente alla re? gione di semiconduttore 22 di tipo N<+ >del MISFET Qs, come ? stato illustrato con riferimento in figura 4, cio? il cosiddetto foro di contatto, viene formato tramite l'attaoco chimico selettivo della seconda pellicola di porta di SiO2?
(N. Fase di Penositetre il Terzo Strato Conduttore e Formare Regioni di Sorgente e di Pozzo?
Un terzo strato conduttore viene formato sull'intera superficie del substrato di silicio 101 al fine di impiegarlo oome gli elettrodi di porta di tutti i MISFET e strati di cablaggio o collegamento? In qualit? del terzo strato conduttore, un terzo strato di silicio policristallino 148, ad esempio, viene formato su tutta la superficie del substrato di silicio 101 sino ad uno spessore di 3.500 tramite il prooesso CVD. Successivamente, impurit? di tipo H, ad esempio fosforo, viene introdotta in questo strato di silicio policristallino tr^ite il processo di diffusione al fine di ridurre il vai
re di resistenza di esso, ed il valore di resistenza ? reso di circa 10 ? /m .
Il terzo strato di silicio pol?oristallino 148 viene rimosso selettivamente in una forma di elettrodo o di oollegamento predeterminata tramite il procedimento di fotoincisione? Come ? rappresentato nella figura 7N, lo strato di silicio 148, dopo la fotoinci?
Al fine di impedire la contaminazione di parti superficiali in cui devono essere formate le regioni di sorgente e le regioni di pozzo dei MISFET, la superficie esposta del substrato 101 del silicio ? ricoperta con una pellicola 149 di SiO2 avente uno spessore di circa 100 A tramite l'ossidazione termica della superficie oome ? rappresentato in figura 7H. Simultaneamente con la formazione della pel?
di silicio policxistallino, vengono ossidati* Di conseguenza, queste superfici sono ooperte con la pellicola 149 di SiO^ avente uno spesso re di dia 300 A come ? rappresentato nella figura 7K.
Successivamente, come ? illustrato nella figura 7N, una imparit? di tipo N, ad esempio arsenico viene impiantata a ioni Attraverso la pellicola 149 di SiO2 (energia di impianto: 80 keV, dose: 1 x 10 atomi/cm ) per formare le regioni di sorgente e di pozzo 150 dei ISISFET. Una vista in pianta a questo,punto ? rappresentata nella figura 8D. In altre parole, viBte in sezione nel caso di taglio del substrato lungo linee X 1N e N in figura 8P sono indieate in corrispondenza di X1 e anella figura 7N?
Fase di Formazione della Pellicola Isolante Infrastrati e del Foro di contatto)
Una pellicola isolante infrastrati ? formata sull'intera superficie del substrato di silicio 101. Pi? specificatamente, come ? rappresentato in figura 70, la pellioola ?solante infrastrati, ad esempio una pell?cola 151 di vetro fosfos?licatioo (PSG) avente uno spessore di circa 8.000 A viene formata sull'intera superficie del substrato di silicio 101. Questa pellicola 151 di PSG serve pure come assorbitore di ioni sodio (Ha) che hanno una influenza sfavorevole sulle caratteristiche dei MISFST.
Successivamente, fori di contatto vengono formati nella pellicola 151 di PSG. In altre parole , come ? rappresentato in figura 70, la pellicola 151 di PSG ? attacoata selettivamente per formare fori di contatto CH - CH104.
Successivamente la pellicola 151 di PSG viene trattata a caldo ad una temperatura di oiroa 1.000?C al fine di appiattirla. A causa del trattamento termico in oorrispondenza d? questo momento, l'impurit? arsenico impiantata con ioni viene sottoposta alla diffu siozie a penetrazione, in modo tale che le regioni di semiconduttore di tipo N<+ >150 aventi una profondit? predeterminata vengono oomple_ tate.
(P? Fase di Formazione del Quarto Strato Conduttore) Al fine di formare la linea Vs .di alimentazione di potenza e le linee di dati rappresentate in figura 1, un quarto etrato conduttore ad esempio uno strato di alluminio avente uno spessore di 12.000 A viene dapprima formato su tutta la superficie del substrato di silicio 101. Successivamente, questo strato di alluminio viene attaccato selettivamente per formare la linea 7 di alimentazione di potenza, la linea di datiDL1 e lo strato d? collegamento 1^2 come ? rappresentato nella figura TP, Nel modo precedente, viene ultimata la D-RAM secondo la presente forma di realizzazione.
La D-RAM secondo la presente forma di realizzazione preseli ta i seguenti vantaggi1
(l) la densit? di integrazione pu? essere aumentata.
La pellicola di Si3N4 la cui costante dielettrica relativa ? di 7-8 ? prinoipalmento impiegata come il dielettrico del condensatore C della cella di memoria, e la pellicola di SiO2 la cui costante dielettrica relativa ? 3*5-4 uguale a circa la met? del valore della pell?cola di Si3N4 impiegata come il dielettrico del condensatore Cas della cella fittizia, per cui le aree di C e Cd possono essere sostanzialmente rese uguali mentre il rapporto di capacit? fra di esse ? mantenuto a 2:1.
In tal modo la differenza delle velocit? di variazione (o variazioni) delle aree dei due attribuita alle fluttuazioni delle condizioni di fabbricazione inevitabili nel processo di fabbricazione pub essere ridotta notevolmente, e il limite della riduzione dell'area di attribuita a ? eliminato. Per questa ragione, l'area di C pu? essere resa a circa 1/2 di quella della tecnica nota. Poioh? l'area di Cs occupante gran parte della matrice di memoria ? stata resa piocola, la matrioe di memoria occupante il 50-60% dell'area della piastrina pub essere resa piccola, per cui la densit? di integrazione viene aumentata?
Poich? C pub essere formato in modo da estemdersi al di sopra della pellicola di oesido di campo, possono eseere efficacemente utilizzate part? a becco di uccello e parti di campo, e la denedt? di integrazione pu? essere ulteriormente aumentata in questo grado.'
(2) Il rapporto fra le capacit? di C e Cd pu? essere realizzato sostanzialmente come un valore di progettazione?
Sella tecnica nota era necessario rimuovere in una sola volta una pellicola di ossido esistente sulla superficie del substrato, perliminarmente, al fine di formare gli strati dielettrici di C e Cd . A causa della dispersione dell'attacco chimico a tal fan? nelle parti a becco di uccello, le aree degli strati dielettrici di C e Cd luttuavano fortemente. Viceversa, quando ? fabbricato con' la struttura impilata come cella presente invenzione, tale inconveniente non si presenta, e a C pu? essereassegnatounvalore dicapacit? sostanzialmente corrispondente a quello di progettazione*
In aggiunta, la dispesione dell'area di C avente una grande capacit? per area unitaria viene soppressa realizzando C con la struttura impilata. Fero??, il rapporto di capacit? fra C e Cd pu? essere realizzato sostanzialmente come valore d? progetta^ zione.
(3) L'inversione di dati dovuta alle particelle
pu? essere ridotta.
A causa della riduzione dell'area di C la probabilit? di entrata di particelle ? si riduce. In aggiunta, ha la struttura a sandwich del silioio policristallino. Perci?, la.neutralizzazione di una strato di Inversione di tipo E tramite lacune oreate dalle particelle ? non ha luogo, per cui l'inversione dei dati ascrivibile alle particelle pu? essere notevolmente ridotta.
(4) La ritenzione dei dati pu? essere stabilizzata impiegando Vs .
Poich? gli elettrodi (strati di silicio policristallino) dei condensatori Cs, sono messi a massa (GED), possono essere ritenuti dati stabili rispetto ai dati ritenuti tramite un metodo in cui una tensione di alimentazione Vc (5 V) ? applicata agli elettrodi. Col metodo di applicazione della tensione di alimentazione 7 , si verifica una variazi?ne di capacit? a causa di fluttuazione della tensione di alimentazione, e i dati immagazzinati nei condensatori C e Cd divengono a stabili.
(5) I condensatori possono essere etabilizzati nel processo di fabbricazione.
Secondo la presente forma di realizzazione, ? possibile impedire allo strato di silicio policristallino di essere deposita? to direttamente sulla pellicola di Si3N4 del condensatore C . Al fine di ridurre le sollecitazioni termiche attribuite alla differenza fra i coeffioienti di dilatazione termica dello strato d? silicio policristallino e la pellicola di Si3N4, nello stesso tempo in cui la pellicola di Si3N4 viene ossidata termicamente per formare la sot ;tile pellicola di Si02 sulla superficie di essa? viene formata la pell?cola di SIO che ? lo strato dielettrico del condensatore Cds nella D-CEL.
In aggiunta? non ? richiesta a tal fine nessuna fase indipendente? e un Cs stabile viene fabbricato senza aumento del numero di fasi.
Facendo ora riferimento alla figura 9-figura 11B, sar? descritta la seconda forma di realizzazione della presente invenzione. Questa forma di realizzazione costituisce un esempio in cui la struttura della cella fitt?zia della prima forma di realizzazione preoedentemente descritta (si facoia riferimento alla figura 3) 6 sostituita con la struttura rappresentata in figura 9. L'altra configurazione includente la struttura della cella di memoria? eccetera ? uguale a quella della prima forma di realizzazione. Perci?? la illustrazione della presente f?rma di realizzazione sar? basata sulla cella fittizia La figura 9 rappresenta la struttura della della fittieia o D-CEL. In questa figura, il simbolo 3C indica una sottile pellicola di SiO2, i numeri 11-14 indicano regioni di semiconduttore di tipo N<+ >, il simbolo 15a indica un primo strato di silicio polioristallino, il simbolo 15b un secondo strato di silicio polior??tallino, il muser? 16 una regione di semiconduttore di tipo N<+>, i numeri 17 e 18 terzi strati policristallini e il numero 19 uno strato di alluminio.
' Un condensatore Cd nella L-CEL ha un elettrodo, uno strato dielettrico e l'altro elettrodo di esso fatti del primo atra to di silicio polioristallino 15a, della pellicola di ossido superficiale (pellicola di SiO ) 3C dello strato di silicio polioristallino 15a e del secondo strato di silicio policristallino 15*o, rispettivamente? La regione di semioonduttore 16 di tipo ? formata in contatto diretto con l'elettrodo inferiore (il primo strato di silicio polioristallino 15a) del condensatore Cd e l'elettrodo superiore (il secondo strato di silioio polioristallino 15b) ? collegato,a
V (GHD) di linea.
Paloh? i MISFET e della D-CEL sono uguali a quelli di figura 3? le stesse parti sono contrassegnate dai medesimi simboli e non saranno descritte ulteriormente*
In questa forma di realizzazione, perci? i condensatori C e Cd sono rispettivamente formati da elementi impilati che sono strutture a sandwich degli strati di silicio policristallino includenti la pellicola di Si N e la pellicola di SIO come strati dielettrici. Natualmente il condensatore Cs nella cella di memoria impiega Si3N4 di elevata costante dielettrica avente una costante dielettrioa relativa di 7 - 8 in qualit? dello strato dielettrico<chesicom porta sostanzialmente come una capacit?, mentre il condensatore nella cella fittizia impiega SiO2 di costante dielettrica relativamen te ?bassa avente una costante dielettrica relativa di 3,7 - 4 in qualit? dello strato dielettrico che si comporta sostanzialmente da ooii densatore. Le aree di questi condensatori sono previste per risultare approssimativamente uguali.
Il processo di fabbricazione della D-BAM della seconda forma d? realizzazione sar? descritto facendo riferimento alle figure 10A - 10G. Helle figure rispettive, regioni X1 , X2 e X3 mppresen tano viste in sezione delle medesime parti di X1 , X2 e X3 nelle figure 7A - 7P, nell'ordine delle fasi.
Fella fabbricazione della seconda forma di realizzazione, le fasi di fabbricazione della prima forma di realizzazione illustrata nelle figure 7A - 7F sono eseguite in modo similare. In tal modo ? ottenuta la struttura rappresentata nella figura 7F. Successivamente vengono eseguite in successione le fasi seguenti*
(A. Fase di Rimozione Selettiva del Primo Strato Conduttore e di Formazione della Pellicola di Nitruro)
Al fine di configurare il primo strato di silicio policristallino 141 nelle sagome predeterminate degli elettrodi, tale primo strato di silioio polioristallino 141 viene rimosso selettivamente tramite il processo di fotoincisione ed ? lasciato come gli elettrodi 141A e 1 1B dei condensatori C e Cd come ? rappresentato in figura 10A. L?attacco chimico con plasma, in grado di incidere con elevata precisione} ? favorevole come processo di rimozione selettiva per il primo strato di silicio policristallino 141?Una configurazione in pianta in tale stato ? rappresentata in figura 11A.
Sucoessivamente? al fine di produrre lo strato dielettrico del condensatore C , una pellicola 142 di Si3N.4 viene formata sull'intera superficie sino ad uno spessore di 400 A tr?mite il processo CVD come ? illustrato nella figura 10A. Questa pellicola 142 di Si3N4 viene formata al fine di stabilire una costante dielettrioa diversa da quella dello strato dielettrico (pellicola di SiO2) del condensatore Cd .
In questo procedimento, l'arsenico che ? stato introdotto nella superficie del substrato viene sottoposto a diffusione a penetrazione} per cui sono formate'regioni di semiconduttore 143 di tipo N<+ >per servire da elettrodi inferiori dei condensatori e Cd ?
il Fase di Rimozione della pellicola di Si JS della Cella Fittizia)
La pellicola 142 di Si3N4 della parte (X2) per formare la oella fittizia viene attaccata o incisa selettivamente e rimossa impiegando come maschera una pellioola di fotoriserva appena formata. Perci?} come ? rappresentato nella figura 10B, le superfioi del primo strato di silicio polioristallino 141B e della prima pellicola isolante 140 nella parte X2 e nella pellicola di ossido di campo 105 vioina ad esse sono esposte.
C. Fase di Formazione della Pellicola di SiO2 della Cella Fittizia)
Sulla superficie esposta del primo strato di silicio policristallino 141B nella parte (Xg) per formare la IMJEL, viene formata una seconda pellicola isolante (pellicola di SiO^) 144 al fine di produrre lo strato dielettrico del condensatore Cd nella cella fittizia. In altre parole, come ? rappresentato nella figura ,10C, la superf?cie esposta del primo strato di sil?cio poiieristalli, no 141B nella parte (Xg) della cella fittizia ? coperta oon una pel, -li cola di ossido (pellicola di SiOg) 144 avente uno spessore di circa 400 A tramite l' Ossidazione termica di essa. A causa dell' ossidazione termica, le parti superficiali di Si N nella parte (X1 ) per formare la cella di memoria e la parte (X3 ) per formare il circuito periferico sono ossidate simultaneamente, per cui viene formata come ? rappresentato nella figura 10C una sottile pellicola di ossido 139 avente uno spessore di circa 40 A.
(B. Fase di Deposito del Secondo Strato Conduttivo)
Al fine di produrre gli elettrodi superiori dei condensatori C e C, nella cella di memoria e nella cella fittizia, un secons ds
do strato di silicio policristallino 145 In qualit? di un secondo strato conduttivo ? formato sull'intera superficie del substrato sino ad uno spessore di 4.000 A tramite il procedimento CTD. Lo strato di silicio policristallino 145 formato sulla cella di memoria viene depositato sulla pellicola 142 di Si3N4 attraverso la sottile pellicola d? ossido 1 Una impurit? di tipo N ad esempio fosforo, viene introdotta in questo silioio polioristallino tramite il processo d? diffusione al fine di ridurre il valore di resistenza del secondo strato di silicio polioristallino 145? Di conseguenza il valore della resistenza dello strato d? silicio policristallino diviene di circa 16 ?/Q ? Successivamente, il secondo strato di silicio policristallino 145 viene rimosso selettivamente tramite un trattamento di attacco chimico o incisione il quale impiega una pellicola di fotoriserva come maschera per formare un secondo strato di silicio policristallino 145A fungente da elettrodo superiore del condensatore C della cel la di memoria, un secondo strato di silioio polioristallino I45B sor vento come l'elettrodo superiore del condensatore Cd della cella fittizia, ed un^secondo strato di sil?cio policristallino 145C servente come la porzione di collegamento fra questi secondi strati di silicio polioristallino e la linea Vs come ? rappresentato nella figura 10D
E. Fase di Modellatura di e C
Impiegando la.configurazione di pellicola di fotoriserva nella fase precedente cosi con1?, le parti esposte della pellicola 139 di SiO2 e della pellicola isolante 140 vengono rimosse tramite attacco chimico* In aggiunta, impiegandolastessapell?coladifotoriservacome maschera, i primi strati di silicio polioristallino 141A e 141B in part? appena esposte vengono rimossi, mediante attacco chimico o incisione, e vengono configurati come ? rappresentato nella figura 10D* In tal modo, i primi strati di sil?cio poiieristallino 141A e 141B che avevano le forme rappresentate con vista in pianta in figura 11A divengono come ? stato descritto precedentemente? Le forme finali dei primi strati di silicio pol?oristallino 141A e 141B sono determinate dalle forme dei secondi strati di silicio policristallino 143A s 145B, e le parti di estremit? attaccate o incise di entrambi sono in acoordo, poich? le operazioni di attacco chimico sono state attuate con la medesima masohera. Si pu? perci? asserire ohe le capacit? dei condensatori C e Cd sono determinate dalle forme dei second? strati di silicio policristallino 145A e 145B. Fon vi sono le dispersioni delle oapacit? dei condensatori C e Cd ascrivihili a degli errori di posizionamento fra la configurazione della pellicola di ossido di campo e le configurazioni dei primi strati di silicio polioristallino che costituiscono gli elettrodi superiori dei condensatori C e C. ?la dispersione dell'attacco chimico o incisione delle pellicole di ossido per formare le prime pellicole di isolamento di porta essendo il dielettrico dei condensatori C e Cd , eccetera come nella tecnica nota.
Inoltre) impiegando la medesima configurazione di pellicola di fotoriserva oome maschera, tutte le parti esposte della pellicola di SiO2 sono rimosse tramite attacco chimico, per esporre il substrato 101 oome ? rappresentato nella figura 1035. Come vantaggiosa per tale attacoo, ? raccomandato attacco oon acido fluoridrico o simile che ha azione attaccante o egressiva su SiO2 ma non sul silioio, per impedire alla superficie ed al substrato 101 di essere attaccata'.
Una configurazione in pianta in questo stato ? rappresentata in igura 11B. In altre parole, vista in sezione nel oaso di ta? glio del substrato lungo X 1K e K nella figura 11B sono rispettivamente mostrate in corrispondenza di X1 e X2 nella figura 10E.
-P. Fase di Formazione della Pellicola Isolante di Porta Al fine di produrre la pellicola isolante di porta dei MISFET nelle M-CEL, B-CEL e nel circuito periferico, una pellicola isolante di porta 146 viene formata sulla superficie esposta del substrato di silicio 101 come ? rappresentato in figura 10F. In altre parole, la superficie esposta del substrato 101 di silicio viene ossidata termicamente cosi da formare la pellicola ?solante di porta (pellicola di SiO2) 146 avente uno spessore di circa 500 A. Simulteneamente una pellicola di ossido (pellicola di SiO2) 147 viene forrnata Bulla superficie del secondo strato di silicio policristallino 145 sino ad uno spessore di 1.000 ? 1.500 A.
Tramite le fasi preoedenti, ? ottenuta la struttura rappresentata nella figura 10F. Questa struttura corrisponde alla struttura della prima forma di realizzazione illustrata nella figura 7M? Successivamente, vengono-attuati l'impianto ionioo per regolare le tensioni di soglia dei MISFET e la formazione di fori'di contatto diretto, in modo simile a quello della prima forma di realizzazione?
Inoltre, vengono similmente attuate le fasi di fabbricazione illustrate nelle figure 7H 7P in connessione con la prima forma di realizzazione
Nel modo precedente viene completata la D-RAM secondo la presente forma di realizzazione
La D-RAM della presente forma di realizzazione ha i vantagg i della, precedente prima forma di realizzazione e ha inoltre i vantaggi (2) e (3) qui sotto indicati. '
(2) Il rapporto di capacit? di C e Cd pu? essere realizzato sostanzialmente come un valore di progettazione.
Nella tecnioa nota, era necessario rimuovere completamente una pellicola di ossido esistente sulla superficie del substrato, preliminarmente, al fine di formare gli strati dielettrici di
C e Cd A causa della dispersione dell'attacco chimico di essi in parti a becco di uccello) le aree degli strati dielettrici di C e Cd fluttuavano fortemente* Viceversa, quando C e Cd sono fabbricati con strutture impilate come nella presente invenzione) tale inconvenien^ te non si verifica) e a e possono essere assegnati valori di capaoit? sostanzialmente di progettazione.
Le capaoit? di entrambi i condensatori C e Cd dipendono dalla condiziona della posizione del secondo strato di silicio policristallino rispetto al primo strato di silicio polioristallino. In altre parole) esse sono determinate in maniera tale che parti dal primo 'Strato di?silicio policristallino sono attaccate nuovamente dalle configurazioni del secondo strato d? silioio pollcristallino. Le parti che devono eesere nuovamente attaccate chimicamente sono, in entram bi C e Cd , posti ove le configurazioni sono limitate e strette per cui le variazioni delle capacit? rispettive stesse attribuite alle deviazioni delle posizioni possono essere rese piccole. In aggiunta) poich? gli elettrodi superiore e inferiore di entrambi C e Cd sono rlspettivamente formati mediante le medesime fasi, la variazione del rapporto di capacit? attribuita alle deviazioni della posizione pu? essere resa piccola. Perci?, il rapporto di capacit? di Cs e
Cd pu? essere realizzato come da progettazione,
(3) L'Inversione di dati dovuta alle particellew;pu? essere ridotta.
A causa dell'area di C pi? piccola che nella tecnloa nota, la probabilit? di entrata delle particelle ? si riduce. In aggiunta C e Cd hanno le strutture a sandwich del silicio polioristallino. Perci? la neutralizzazione di strati di inversione di tipo N da parte di lacune create dalle particelle non ha luogo, di modo che pu? essere notevolmente ridotta l'inversione dei dati ascrivibile alle particelle ? .
Saranno ora descritte facendo riferimento ai disegni forme di realizzazione in cui la presente invenzione ? applicata ad una D-RAM del tipo a linea di bit aperta.
Unaparte di un circuito D-RAM secondo la terza forma di realizzazione della presente invenzione ? illustrata in figura 12.
In questa figura, per scopo do brevit? sono illustrate una cella di memoria M-CEL ed una cella fittizia D-CEL come una coppia di linea di parole W e linea di parole fittizia DW, ed una coppia di linee di dati complementari D, D, ma celle rispettive sono similmente collegate come altre linee di parole e linee di dati. La M-CEL ? costituita da un condensatore di memorizzazione o immagazzinamentoCs che serve per immagazzinare cariche corrispondenti al valore logico di un segnale logico, ed un MISFET di trasferimento il quale r?oeve un segnale di parole sulla sua porta e che ? collegato ad un amplificatore sensore S.A. attraverso la linea di dati D. D'altro canto, la oella fittizia D-CEL che serve per il riferimento della comparazione di livello con la M-CEL ? costituita da un condensatore Cd che ha un valore di capacit? uguale a circa met? di quello del condensatore Cs, un MISFET di trasferimento che riceve un segnale di parole fittizio sulla sua porta e che ? collegato all'amplificatore sensore S.A. attraversolalinea di dati 5, e un MISFET che ? impiegato per scaricare cariohe nel condensatore Cd ? Come ? rappresentato nella figura, nella D-RAM del tipo a linea di bit aperta, le linee di dati complementari appaiate D e D si estendono verso destra e verso sinistra in modo inverso dall'amplificatore-sensore S.A? Diversamente dalla prima e seconda forma di realizzazione perci?, la cella di memoria e la cella fittiza corrispondenti ad esse sono disposte distanziate a destra e a sinistra dell'amplificatore sensore*
In figura 13 ? rappresentata la struttura della M-CEL di figura 12 della terza forma di realizzazione. In questa figura il ntunero 1 ?ndica un substrato di semiconduttore di tipo F, il numero 2 una pellicola di ossido di campo, il numero 3 una seconda pel. lioola isolante d? porta, il simbola 3a una pellicola dielettrica di elevata costante dielettrica, i numeri 4 e 5 regioni di semiconduttore di tipo N<+>, il simbolo 6a un primo strato di silicio polioristallino, il simbolo 6b un secondo strato di silicio polioristallino, il numero 30 un terzo strato di silicio policristallino e il numero 31 uno strato di alluminio?
Il oondensatore di immagazzinamento C nella M-CEL ha un elettrodo, uno strato dielettrico e l'altro elettrodo di esso costituiti dal primo strato di silicio policristallino 6a, dalla pellicola isolante di nitruro semiconduttore 3a, ossia la pellicola di Si3N4 e il secondo strato di silicio policristallino 6b rispettivamente? L'elettrodo superiore (il secondo strato di silico polieristallino 6h) del condensatoreC ? collegato ad una tensione
Il MISFET nella H-CEL ha il suo substrato, la sua regione di sorgente, la sua regione di pozzo, la pellicola isolante di porta e l'elettrodo di porta costituiti dai summenzionati substrato di semiconduttore 1 di tipo F, regione di semiconduttore 4 di tipo N<+ >, regione di semiconduttore 5 di tipo H , seconda pellicola isolan te di porta fatti di un ossido di semiconduttore 3 (pellicola di SiO2) e terzo strato di silicio policristallino 30, rispetttivamente? Il terzo strato di silioio policristallino 30 ? collegato allo strato di alluminio 31 come ad esempio la linea di parole W rappresentata nella figura 12. La regione di semiconduttore 5 di tipo N<+ >? impiegata oome la linea di dati D.
La figura 14 rappresenta la struttura della D-CEL di figura 12. In figura 14 il numero 29 indioa una prima pellicola isolante di porta (pellicola di SiO2), i numeri 11, U e 16 indicano regioni di semiconduttore di tipo N<+>, il numero 15 indica un secondo strato di silicio pol?cristailino, i numeri 32 e 33 indicano terzi strati di silicio policristallino e i numeri 34 e 35 strati di alluminio.
Il condensatore Cd nella D-CEL ha un elettrodo,uno strato dielettrico e l'altro elettrodo di esso costituiti dal secai do strato di silicio policristallino 15, dalla prima pellicola isolante di porta 2$ da una regione di semiconduttore 16 di tipo N<+>, rispettivamente. L'elettrodo superiore (il seoondo strato di sil?cio policristallino15)delcondensatorecds? collegatoalla,tensioni VD._
Il MISFET nella D-CEL ha il suo substrato, la sua regione di pozzo, la sua regione di sorgente, la propria pellicola isolante di porta e il proprio elettrodo di porta costituiti dal substrato di semiconduttore 1 di tipo P, dalla regione di semicondut toro 11 di tipo N<+>, dalla regione di semiconduttore 16, di tipo N<+>, dalla seconda pellicola isolante di porta 3 (pell?cola di SiO2), e terzo strato di silioio policristallino 32t rispettivamente. Questo terzo strato di silicio policristallino 32 ? collegato allo strato di alluminio 34 come ad esempio la linea di parole fittizie DW rappresentata in figura 12. Il MISFET nella D-CEL ha il suo substrato, la sua regione di pozzo, la sua regione di sorgente, la sua pellicola isolante di porta;il suo elettrodo di porta costituiti dal substrato di semiconduttore di tipo P1, dalla regione di semiconduttore 14 di tipo N<+>, dalla regione di semiconduttore 16 di tipo N+, dalla seconda pellicola isolante di porta (pellicola di SiO2) 3 e terzo strato di silicio policristallino 33, rispettivamente. Questo strato di silicio policristallino 33 ? alimentato dallo strato di alluminio 35 con un segnale di scarica fi mostrato, ad esempio, nella L-CEL di figura 12. .
(In questa forma di realizzazione, il condensatore C
nella M-CEL Impiega Si3N4 di elevata costante dielettrica avente costante dielettrica relativa di 7 - 8 in qualit? dello strato diele t tri co che si oomporta sostanzialmente da capacit?, mentre il condoli satore Cd nella L-CEL impiega SiO2 di costante dielettrica relativa? mente bassa avente una costante dielettrica relativa di 3,5 - 4 in qualit? dello strato dielettrico che si oomporta sostanzialmente come una capacit?. Le aree di questi condensatori sono progettate per risultare approssimativamente guguali. Il condensatore C ? costi tuito dalla struttura impilata di silicio poli cri stallino - Si3N.4 -silioio policristallino. La superficie dello strato 3a di ? Si3N4 coperta con la pellicola di ossido 3b di esso, e la superficie dello strato di silioio policristallino 6b ? pure coperta con la pellicola 36 di SiO2. Perci?, la relazione fra la cella di memoria ? la cella fittizia diviene simile a quella della prima forma di realizzazione.
La figura 15 ? uno schema di massima per spiegare la confi, gorazione della disposizione di celle di memoria e celle fittizie.
In piimo luogo sar? descritta la configurazione della di? sposizione della;porzione d? cella di memoria. Al fine di definire le linee di dati costituite dalle regioni 5 di semiconduttori di tipo
e dai condensatori , Cle pellicole di ossido di campo 2 sono disposte regolarmente come indicato dalle linee a tratto pieno e dalle linee tratteggiate. Come ? indicato dalle linee a due trattini, i pri mi strati di silicio polioristallino 6a che costituiscono gli elettro? di inferiori dei condensatori C sono formati nelle parti dei conden eatori corrispondenti. Come ? indicato dalle linee a tratto pieno e dalle linee a tratto e punto, i secondi strati di silicio policristallino 6b che costituiscono gli elettrodi superiori dei oondensaterl C sono formati come elettrodi che sono comuni a tutti i condensatori C collegantisi a due linee di dati adiacenti, ed essi sono collegati ad una linea di alimentazione di tensione VDD L fatta di alluminio, attraverso un foro di contatto CH3 aperto in una pellicola isolante infrastrati (non rappresentata). Perci?, la tensione VD ? applicata al secondo strato di silicio polioristallino 6b. 1 terzi strati di sil?cio policristallino 30 che costituiscono gli elettrodi di porta dei "UISFET 0^ sono disposti in modo da ripetersi regolarmente con configurazioni poligonali come ? indicato da linea a tratto pieno e da l?nee tratteggiate ed essi sono collegati alle linee di parole 31 (w) fatte di alluminio attraverso fori di contatto CH1 e CH2 aperti nella pellicola isolante infrastrati (non rappresentata). Le linee di collegamento di alluminio si estendono in modo da intersecare ortogonalmente le l?nee di dati costituite dalle regioni di semiconduttore.
D?altro canto, nella porzione a cella fittizia, le pellicole d? ossido di campo 2 sono disposte come ? indicato dalle l?nee a tratto pieno e dalle l?nee tratteggiate, al fine di definire le aree dei oondensatori Cd per cui la capacit? di oiascun condensatore
Cd pu? divenire circa la met? della capacit? di ciascun condensatore C Come ? indicato dalle linee a tratto pieno e dalle linee tratteggiate} i secondi strati di silicio policristallino 15 che costituiscono gli elettrodi superiori dei condensatori 14formano elettrodi che sono comuni'ai due condensatori collegantisi a due linee di dati adiacenti) ed essi sono pure continui rispetto ai secondi strati di silicio policristallino 6b della porzione a oella di memoria.
Perci?) la tensione VD viene applicata ai secondi strati di silicio policristallino 15. I terzi strati di silioio policristallino 32 e 33 che costituiscono gli elettrodi di porta dei MISFET QD1 e QD2 sono disposti come ? indicato da linee a tratto pieno e da linee tratteggiate ed essi sono rispettivamente oollegati alle linea di pa-? role fittizia 34 (DW) ed alla linea di segnaledi (0d ) fatte di alluminiO) attraverso fori di contatto CH4 e CH5 aperti in una pellicola isolante infrastrati (non rappresentata). In aggiunta, le regioni 14 di semiconduttore di tipoN<+ >sono collegate ad una linea di potenziale di terra V attraverso fori di contatto CH6 e CH7 e le regioni 11 di semiconduttore di tipo sNo<+>no collegato alle regioni di semiconduttore 5 che costiuiscono le linee di dati?
In qualit? di processo per fabbricare la D-RAM della presente forma di realizzasione, viene impiegato cosi com'? il procedimento di fabbricazione della prima forma di realizzazione illustrata nelle figure 7A - 7P, Quella parte del primo strato di silicio polioristallino che ? lasciata sulla regione prevista per divenire canale del MISFET nella fase illustrata in figura7K viene rimossa simultaneamente alla configurazione del secondo strato di silioio policristallino tramite la fase illustrata nella figura 7J, Questo punto ? il medesimo che nella prima forma di realizzazione. I terzi stratl di silivlo policristallino, che sono formati come gli elettrodi di porta dei MISFET QM, e tramite la fase illustrata in figura 7N sono impilati sui secondi strati di silicio policristallino ohe costituiscono gli elettrodi superiori dei condensatori e attraverso le pellicole di ossido di essi come ? rappresentato in figura 15. Di conseguenza, diversamente dalla prima forma di realiz sezione, qualsiasi regione di semiconduttore di tipo 5* non ? formata tra i condensatori Cs e il MISFET o fra il condensatore Cds e ? MISFBT e Successivamente,vengono eseguite oon necessarie modificazioni le fasi illustrate nelle figure 70 e JP, Quindi viene completata la D-RAM della terza forma di realizzazione.
La terza forma di realizzazione ha i seguenti vantaggi oltre ai vantaggi della prima forma di realizzazione desoritti precedentementet
(5) E' facile formare il collegamento di alluminio.
Una sezione della presente forma di realizzazione corrispondente alla linea Y - Y di figura 15 ? rappresentata in figura 16. Secondo tale figura, entrambi i condensatori C delle due celle di menorie contigue l'una all'altra si estendono sulla pellicola di SiO2 di campo 2, come strutture impilate. Perci?, le superfici delle pellicole isolanti infrastrati 37 su entrambi i condensatori vicini l'uno all'altro possono essere resi superfici piane relativamente grandi. Perci?, il contatto fra il terzo strato di silicio poli cri stallino 30 e la linea di parole 31 pu? essere facilmente stabilito, e questo contatto non ? limitato nella posizione a patto che esso giaccia sullo strato di silicio poli ori stallino 30.
Facendo ora riferimento alle figure 17 e 18, sar? descritta la quarta forma di realizzazione della presente invenzione. Questa forma di realizzazione ? un esempio in cui la struttura della ce,l la fittizia della terza forma di realizzazione precedentemente descritta (si faccia riferimento alla figura 14) ? sostituita con una struttura rappresentata in figura 17. L'altra struttura includente la struttura della cella di memoria, eccetera ? uguale aquellanellaterza forma di realizzazione, peroio, l'illustrazione della presente forma di realizzazione sar? aooentrata sulla cella fittizia.
La figura 17 illustra la struttura della D-CEL. In questa figura, il s?mbolo 3C indica una sottile pellicola d? SiO2,, i numeri 11, 14 indicano regioni di semiconduttore di tipo N+, il simbolo 15a indica un primo strato di silicio policristall?no, il s?mbolo 15b un secondo strato di silicio policristallino, il numero 16 una regione di semiconduttore di tipo H, i numeri 32 e 33 i terzi strati di silicio polioristallino e i numeri 34 e 35 strati di alluminio.
Il condensatore Cd nella D-CEL ha un elettrodo,uno strato dielettrico e l'altro elettrodo costituito da un secondo strato di silicio policristall?no 15b, dalla pellicola di ossido superficiale d? silicio policristallino (pellicola di SiO2) 3C e dal primo strato di silicio policristallino 15a rispettivamente.
La regione di semiconduttore di tipo H, 16 ? formata, in eontatto diretto con l'elettrodo inferiore (primo strato di silioio policristall?no 15a) del condensatore Csde e l?elettrodo superiore (,secondo strato di silici-o policristallino 15b) ? collegato ad una tensione VD .
Poich? MISFET e nella D-CSL sono ugualiaquelli figura 14, alle stesse parti sono assegnati i medesimi simboli, ohe non saranno ulteriormente descritte.
La figura 18 ? uno schema illustrante la configurazione della disposizione di celle di memoria e di celle fittizie. Come ? indicato dalla linea a tratto pieno e dalle linee tratteggiate, i primi strati di silicio policristallino 15a che sono gli elettrodi inferiori dei condensatori Cd sono'formatinellepartideicondensatori corrispondenti Poich? le altre porzionisonouguali a quelle di figura 15? ad esse'sono assegnati i medesimi simboli e non saranno ripetutamente illustrate.
In questa forma di realizzazione, perci? i condensatori C e Cd sono rispettivamente formati da elementi impilati ohe sono strutture a sandwich degli strati di silicio polioristallino includenti la pellicola di Si3N .4 e la pellicola di SiC2 come strati dielettrici. Naturalmente, il condensatore C nella cella di memoria impiega Si3N4 di elevata costante dielettrica avente una costante dielettrica relativa di 7 - 8,in qualit? dello strato dielettrico che si comporta sostanzialmente come una capacit?^mentre il condensatore nella osila fittizia impiega SiO2 di costante dielettrica relativamente bassa avente una costante dielettrica relativa di 3,7 - 4 in qualit? dello strato dielettrico che si comporta sostanzialmente da capacit?. Le aree di questi condensatori sono previste per risultare approssimativamente uguali. Perci?, la relazione fra la cella di memoria e la cella fittizia in questa seconda forma di realizzazione diviene simile a quella della seconda forma di realizzazione.
In qualit? di processo per fabbricare la D-RAM della quarta forma di realizzazione, pu? essere impiegato tale e quale il processo d? fabbrioazione della seconda forma di realizzazione.
La quarta forma di realizzazione raggiunge 1 vantaggi della seconda e terza forma di realizzazione ohe sono stati descritti precedentemente.
Sulla base dell'idea tecnica della presente invenzione, le precedenti forme di realizzazione poseono essere ulteriormente modi fi cute come qui sotto indicata
Come risulter? chiaro dalle forme d? realizzazione precedenti, diversamente dalla tecnica nota, la capacit? del condensatore C ? determinata dal primo strato d? silicio pol?crlstallino e dal secondo strato di silicio pol?crlstallino e ? abbastanza ?ndipendente dalla forma della pellicola di ossido di campo. Perci?, la forma della pell?cola di ossido di campo nella porzione di .cella d? memoria non? necessario abbia la configurazione rappresentata nella figura 6a, ma pu? essere alterata a.piacere, a patto che il oollegamento elettrico con il primo strato di silicio policristallino, che ? l'elettrodo inferiore del condensatore C possa essere mantenuto mediante contatto diretto.
E' pure possibile omettere le regioni di semiconduttore di tipo E che sono previste nelle regioni dei condensatori C e Cd
'

Claims (17)

  1. RIVENDICAZIONI
    1 Dispositivo di memoria a semiconduttore integrato comprendente:
    matrici di celle di memoria ciascuna delle quali include una pluralit? di celle di memoria formate in righe e colonne su un substrato di semiconduttore,
    detta ciascuna cella di memoria includendo un primo condensatore per immagazzinare cariche, ed un MISFET collegato in serie oon detto primo condensatore}
    detto primo condensatore essendo costituito da un primo e secondo strati conduttivi formati su un'area di una superficie principale del substrato d? semioonduttore, ed una prima pellicola dielettrica frapposta fra detti strati conduttivi;
    matrici fittizie ciascuna delle quali include una pluralit? di celle fittizie formate su detto substrato di semiconduttore per generare un livello di riferimento',
    detta ciascuna cella fitt?zia includendo un secondo condensatore per immagazzinare le cariche e MISFET,
    detto secondo condensatore essendo costituito da un terzo strato conduttivo e una seconda pell?cola dielettrica formata su detto terzo strato conduttivo, e un .quarto strato conduttivo formato su detta seconda pellicola dielettrica,
    detto secondo condensatore avendo una capacit? minore di quella di detto primo condensatore,
    detta seconda pellicola dielettrica avendo una costante dielettrica minore d? quella d? detta prima pellicola dielettrica;
    una pluralit? di linee di dati che sono formati in righe e ohe sono accoppiate alle celle di memoria e alle celle fittizie disposte nelle righe corrispondenti;
    una pluralit? di linee di parole che sono formate in colonne, e ohe sono accoppiate alle celle di memoria o alle celle fittizie disposte nelle colonne corrispondenti; e
    un amplificatore sensore il quale riceve segnali in una coppia costituita dalla linea di dati della cella di memoria sele -zionata e linea di dati della cella fittizia selezionata.
  2. 2. Dispositivo di memoria a semiconduttori integrato secondo la rivendicazione 1, in cui detto primo condensatore ha una area di ingombro sostanzialmente uguale a quella di detto secondo condensatore
  3. 3. Dispositivo di memoria a semiconduttore integrato secondo la rivendicazione 2, in cui la costante dielettrica di detta seconda pellicola -dieletterica ? sostanzialmente /uguale a met?
    di quella di detta prima pellicola dielettrica.
  4. 4. Dispositivo di memoria a semiconduttori integrato secondo la rivendicazione 1, in cui detto terzo strato conduttivo ? formato da una parte di detto substrato di semiconduttore.
  5. 5. Dispositivo di memoria a semiconduttori integrato secondo la rivendicazione 1 in cui dett? terzo strato conduttivo ? formato su una pellicola isolante che ricopre la superficie principale di detto substrato di semiconduttore.
  6. 6. Dispositivo di memoria a semiconduttore integrato secondo la rivendicazione 4? in cui la coppia di linee di dati che sono collegate a detto amplificatore sensore s? estendonoin'una direzione identica.
  7. 7 Dispositivo di memoria a semiconduttore integrato secondo la rivendioaz?one 4? la cui la coppia d? l?nee d? dati chesono collegato a detto amplificatore sensore si estendono in sensi opposti mutuamente
  8. 8. Di sposi tivo di memoria a semiconduttore integrato secondo la rivendic1azione -5? in cui la coppia di lin.ee di dati che sono collegate a detto amplificatore sensore si estendono nello stesso senso*
  9. 9 Dispositivo di memoria a semiconduttore integrato secondo la rivendicazione 5, in cui la coppia di linee di dati che sono collegate a detto amplificatore sensore si estendono in sensi mutuamente opposti.
  10. 10. Dispositivo di memoria a semiconduttore integrato secondo la rivendicazione 1, in cui detti primo e secondo strati conduttivi sono fatti di silicio policristallino.
  11. 11. Dispositivo di memoria a semiconduttore integrato, secondo la rivendicazione 1, in cui detta prima e detta seconda pellicola dielettrica sono rispettivamente fatte di nitruro di silicio e biiossido di silicio.
  12. 12. Dispositivo di memoria a semiconduttore integrato secondo la rivendicazione 1, in cui detto primo strato conduttivo di detto primo condensatore si trova in contatto diretto con una regione di semiconduttore che ? prevista in detto substrato di semioonduttore.
  13. 13. Dispositivo di memoria a semiconduttore integrato secondo la rivendicazione 12, in cui detta regione di semiconduttore ? una regione di sorgente o una regione di pozzo di detto MISFET.
  14. 14. Procedimento per la fabbricazione di una dispositivo di memoria a semiconduttore integrato includente una pluralit? di celle di memoria, ciascuna delle quali comprende un MISFET ed un condensatore di immagazzinamento ed una plurali r? di celle fittizie ciascuna delle quali pomprende MISFET ed un condensatore fittizio, il procedi -sento comprendendo!
    (a) la fase di formare un primo strato conduttivo su ciascuna di quelle prime aree selezionate di una superficie principale di un substrato di semiconduttore in cui devono essere formati condensatori di immagazzinamento;
    ? (b) la fase di formare una prima pellicola isolante su detto primo strato conduttivo di ciascuna prima area;
    (c) la fase di formare una seconda pellicola isolante su ciascuna di quelle seconde aree selezionate della superficie principale del substrato di semiconduttore che sono distanziate da dette prime aree e in cui devono essere formati condensatori fittizi,
    detta seconda pellicola :isolante avendo una costante dielettrica pi? piccola di quella di detta prima pellicola isolante; e (d) la fase di formare un seoondo strato conduttivo su detta prima pellicola isolante in detta ciascuna primaarea e detta seconda pellicola ?solante in detta ciascuna seconda area.
  15. 15 Procedimento per fabbricare un dispositivo di memoria a semiconduttori integrato secondo la rivendicazione 14, in cui nella fase.(a) il primo strato conduttivo ? formato su detta ciascuna seconda area.
  16. 16. Procedimento per fabbricare un dispositivo di memoria a semiconduttori integrato secondo la rivendicazione 14, o
    la rivendicazione 15 , in cui detta prima pellicola isolante ? una pellicola di nitruro di eilioio e detta seconda pellicola isolante ? una pellicola di biossidodi silicio*
  17. 17. Procedimento per fabbricare un dispositivo di memoria a semiconduttore integrato secondo la rivendicazione 14eppure la rivendicazione 15, comprendente inoltra la fase di formare un terzo strato conduttivo;che si estende sunna .pellicola isolante formata su detto ciascun secondo strato conduttivo e che serve come elettrodi di porta dei MISFET
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