FR2989516A1 - Procede de fabrication d'une structure soi mettant en oeuvre deux rta - Google Patents
Procede de fabrication d'une structure soi mettant en oeuvre deux rta Download PDFInfo
- Publication number
- FR2989516A1 FR2989516A1 FR1253318A FR1253318A FR2989516A1 FR 2989516 A1 FR2989516 A1 FR 2989516A1 FR 1253318 A FR1253318 A FR 1253318A FR 1253318 A FR1253318 A FR 1253318A FR 2989516 A1 FR2989516 A1 FR 2989516A1
- Authority
- FR
- France
- Prior art keywords
- silicon
- bonding
- rta
- oxide layer
- forming
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 15
- 239000000758 substrate Substances 0.000 claims abstract description 46
- 238000000034 method Methods 0.000 claims abstract description 25
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 19
- 239000010703 silicon Substances 0.000 claims abstract description 18
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 16
- 239000012212 insulator Substances 0.000 claims abstract description 9
- 238000000137 annealing Methods 0.000 claims description 6
- 230000006641 stabilisation Effects 0.000 claims description 6
- 238000011105 stabilization Methods 0.000 claims description 6
- 238000000678 plasma activation Methods 0.000 claims description 4
- 239000010410 layer Substances 0.000 description 30
- 238000012546 transfer Methods 0.000 description 9
- 238000013459 approach Methods 0.000 description 7
- 238000011282 treatment Methods 0.000 description 5
- 230000007547 defect Effects 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 3
- 238000007596 consolidation process Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 238000002513 implantation Methods 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 230000003746 surface roughness Effects 0.000 description 2
- 239000010409 thin film Substances 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 238000001994 activation Methods 0.000 description 1
- 230000004913 activation Effects 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 238000003486 chemical etching Methods 0.000 description 1
- 230000001186 cumulative effect Effects 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 230000000593 degrading effect Effects 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 238000001493 electron microscopy Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000009499 grossing Methods 0.000 description 1
- 239000001307 helium Substances 0.000 description 1
- 229910052734 helium Inorganic materials 0.000 description 1
- SWQJXJOGLNCZEY-UHFFFAOYSA-N helium atom Chemical compound [He] SWQJXJOGLNCZEY-UHFFFAOYSA-N 0.000 description 1
- 239000001257 hydrogen Substances 0.000 description 1
- 229910052739 hydrogen Inorganic materials 0.000 description 1
- 125000004435 hydrogen atom Chemical class [H]* 0.000 description 1
- 230000000977 initiatory effect Effects 0.000 description 1
- 238000004377 microelectronic Methods 0.000 description 1
- 230000010070 molecular adhesion Effects 0.000 description 1
- 230000005693 optoelectronics Effects 0.000 description 1
- 238000004151 rapid thermal annealing Methods 0.000 description 1
- 230000002787 reinforcement Effects 0.000 description 1
- 238000012552 review Methods 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 239000002344 surface layer Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
- H01L21/76254—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques with separation/delamination along an ion implanted layer, e.g. Smart-cut, Unibond
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Element Separation (AREA)
- Formation Of Insulating Films (AREA)
Abstract
Procédé de fabrication d'une structure SOI mettant en oeuvre deux RTA La présente invention se rapporte à un Procédé de fabrication d'une structure de type silicium sur isolant, comprenant une couche de silicium (3), une couche d'oxyde enterrée (2) dont l'épaisseur est inférieure ou égale à 50 nm, et un substrat support (1) qui comprend : f) la formation d'une première couche d'oxyde (20) sur un substrat donneur (30) en silicium ; g) la formation d'une seconde couche d'oxyde (21) sur ledit substrat support (1) ; h) la formation dans le substrat donneur (30) d'une zone de fragilisation (31) ; i) le collage des deux substrats, les deux couches d'oxyde (20, 21) étant mises en contact et formant ensemble ladite couche d'oxyde enterrée (2) ; j) la fracture du substrat donneur (30) le long de la zone de fragilisation (31), caractérisé par le fait que l'on soumet la structure silicium sur isolant ainsi obtenue à l'issue de l'étape e), à deux RTA successifs présentant respectivement des températures T1 et T2, et remplissant cumulativement les conditions suivantes : i) T1 est inférieure ou égale à T2 ; ii) T1 est comprise entre 1200 et 1300°C ; iii) T2 est comprise entre 1240 et 1300°C ; iv) quand T1 est inférieure à 1240°C, alors T2 est supérieure à 1240°C.
Description
L'invention concerne plus particulièrement la fabrication de substrats de type SOI comprenant un oxyde enterré relativement fin, à 5 savoir d'épaisseur typiquement entre 5 et 50 nm, préférentiellement entre 10 et 20 nm. Les structures de type silicium sur isolant (SOI, acronyme du terme anglo-saxon "Silicon On Insulator") sont fréquemment utilisées dans des applications CMOS. 10 De telles structures comprennent, de leur surface utile vers leur base, une couche mince de silicium, une couche enterrée en un matériau diélectrique qui est typiquement un oxyde, par exemple du SiO2, généralement désignée sous l'acronyme BOX du terme anglo-saxon "Buried Oxyde", et un substrat support. 15 Pour la réalisation de tels substrats à BOX relativement fin, appelés SOI UTBOX (UTBOX, acronyme de "Ultra-Thin Buried Oxide"), à l'aide du procédé Smart-CutTM (pour mémoire, ce procédé est décrit dans l'article de B. Aspar et A. J. Auberton-Hervé Silicon Wafer Bonding Technology for VLSI and MEMS applications, édité par S. S. Iyer et 20 A. J. Auberton-Hervé, 2002, INSPEC, Londres, chapitre 3, lignes 35-52) qui met en oeuvre une étape de collage par adhésion moléculaire d'un substrat donneur sur un substrat receveur, deux approches sont possibles pour la mise en oeuvre de ce collage : La première approche consiste à procéder un collage 25 oxyde/silicium (Ox/Si). Selon cette technique, le "futur oxyde" enterré est apporté par un seul des deux substrats mis en contact, l'autre substrat n'étant recouvert que d'une fine couche d'oxyde natif d'épaisseur voisine de 1 nm. Cette approche peut être préférée pour la fabrication de 30 substrats UTBOX dont le BOX présente une épaisseur supérieure à 15 nm. Il s'agit en effet d'une méthode simple et peu couteuse. Elle est éventuellement complétée par une activation de surface par plasma pour améliorer la qualité macroscopique du transfert de couche mince et pour assurer une "fermeture" parfaite de l'interface de collage. La seconde approche consiste en un collage oxyde/oxyde (0x/0x).
Selon cette technique, chacune des deux plaques mises en contact apporte une partie du futur oxyde enterré. Cette approche peut être avantageusement mise en oeuvre pour la réalisation de substrats UTBOX avec un BOX d'épaisseur inférieure à 15 nm. On obtient en effet, sous certaines conditions, une meilleure qualité de transfert.
Dans l'une ou l'autre des configurations de collage, un soin particulier doit être apporté à l'interface de collage, d'une part pour assurer une bonne qualité de transfert de couche par le procédé Smart-CutTM d'autre part pour conférer à la structure collée les propriétés électriques et mécaniques requises à l'échelle des composants électroniques fabriqués ultérieurement. Plus précisément et du point de vue macroscopique, l'interface de collage doit être caractérisée par une énergie de collage la plus élevée possible. Dans le cas d'un collage en vue d'un transfert de couche mince par Smart-CutTM, cette énergie doit être suffisamment élevée pour garantir un transfert de couche avec un minimum de défauts au niveau de l'interface. Le renforcement du collage est classiquement obtenu par un apport d'énergie thermique qui contribue à l'établissement de liaisons covalentes entre les deux surfaces collées.
L'énergie de collage est une grandeur macroscopique qui peut être mesurée par la méthode de la lame de Maszara (dont la description est donnée dans l'article Silicon-on-insulator by wafer bonding : A review de W. P. Maszara, J. Electrochem. Soc., volume 138, n° 1, 1991). Une forte énergie de collage est une condition nécessaire à la 30 réalisation de substrats UTBOX (fermeture "mécanique" de l'interface), mais pas encore suffisante pour la fabrication de composants électroniques performants sur ces mêmes substrats. Du point de vue microscopique, l'interface de collage doit également être caractérisée par l'établissement homogène de liaisons 35 covalentes sur l'ensemble de l'interface de collage.
On dit alors que l'interface de collage est fermée du point de vue microscopique, ou encore que l'interface est stabilisée. Il ne doit donc subsister aucun "vestige" de l'interface de collage tels que des micro- ou nano-cavités, synonymes de variations locales de la performance électrique de l'interface de collage. La distinction entre ces considérations macro- ou microscopiques au niveau de l'interface de collage sont décrites dans le document US7863158. Un moyen efficace pour mettre en évidence d'éventuelles 10 zones non encore parfaitement "stabilisées" est de réaliser une gravure chimique à l'aide d'une solution dite "de Wright", qui contient notamment du HF. Dans le cas de substrats présentant des couches de silicium et/ou d'oxyde enterré fin(s), la solution de Wright est difficile à utiliser, de 15 sorte que l'on préfère procéder à des observations en coupe transversale par microscopie électronique en transmission à haute résolution (en abrégé TEM). La stabilisation de l'interface de collage est classiquement obtenue par un recuit dans un four pendant 2 h à 1100°C pour un collage 20 Ox/Si et à 1200°C pour un collage Ox/Ox. Ce type de traitement, en plus d'être coûteux et difficilement manufacturable, génère des dommages importants localement au niveau des points de contact de la plaque avec le dispositif destiné à la soutenir dans le four (défauts appelés en anglais boat marks et pouvant être traduits 25 par "marques de support"). Ce long traitement à haute température crée également des zones de fortes contraintes conduisant à la création de défauts tels que des slip fines (en français "lignes de glissement"). Dans un souci de coût et de qualité, des approches alternatives sont recherchées, en particulier avec des budgets thermiques 30 réduits. Dans le cas d'un collage oxyde/silicium, le brevet US 7 863 158 précité décrit une approche permettant de fermer parfaitement l'interface. Elle consiste à effectuer, soit une activation plasma avant 35 collage, complétée par un recuit rapide de type RTA (acronyme du terme anglo-saxon "Rapid Thermal Annealing") à 1200°C pendant 30 s après transfert, soit deux traitements RTA successifs après transfert, le premier étant effectué à 1200°C pendant 30 s et le deuxième entre 1200°C et 1250°C pendant 30 s. Cette technique, appropriée pour un collage Ox/Si, fait bien la distinction entre un collage fort (mécanique, à l'échelle macroscopique) et l'aspect microscopique (stabilisation structurale de l'interface de collage), lequel est crucial pour le bon fonctionnement des composants fabriqués ultérieurement sur les substrats ainsi réalisés. Dans le cas d'un collage oxyde/oxyde, le document WO 2010/049 496 au nom du présent demandeur, décrit l'intérêt de mettre en oeuvre un tel collage pour la réalisation de substrats UTBOX par la technique Smart-CutTM , mais ne s'intéresse qu'à l'aspect macroscopique du collage. On y décrit en particulier un procédé mettant en oeuvre collage Ox/Ox qui assure un transfert de bonne qualité mais ne permet pas 15 d'assurer la finition du substrat de façon optimale et n'assure pas la stabilisation complète de l'interface de collage. En effet, les conditions de collage, de recuit de fracture par Smart-CutTM et la consolidation de l'interface de collage sont toutes mises en oeuvre de sorte à maximiser la qualité de transfert de la couche mince 20 mais ne suffisent pas à fermer du point de vue microscopique l'interface de collage tout en gérant les éventuels dommages liés aux traitements thermiques de finition. Ainsi, ce document enseigne de mettre en oeuvre un RTA entre 900 et 1300°C pour consolider l'interface de collage de "façon 25 macroscopique", c'est-à-dire pour éviter la formation de défauts à l'interface de collage. Les présents inventeurs, en suivant les enseignements du document WO 2010/049 496, mais en mettant en oeuvre deux RTA successifs, comme enseigné dans le brevet US 7 863 158, ont constaté 30 qu'ils ne permettent pas de stabiliser l'interface de collage Ox/Ox et donc de conférer aux substrats ainsi réalisés les performances électriques nécessaires aux applications microélectroniques ou optoélectroniques. Par exemple, après une finition comprenant deux RTA à 1200°C pendant 30 s, l'interface de collage Ox/Ox est encore très 35 partiellement ouverte, comme le montrent les figures 2A et 2B annexées dans lesquelles des observations TEM d'une interface 2 ont été réalisées.
Ainsi, à la figure 2A, deux RTA à une même température de 1200°C et une durée de 30 s ont été mis en oeuvre. A la figure 2B, le premier RTA a été réalisé à 1200°C pendant 30 s et le second à 1250°C pendant la même durée.
On constate qu'il subsiste encore de nombreuses nano- cavités traduisant l'établissement encore incomplet des liaisons covalentes entre les deux surfaces collées. Si un transistor était fabriqué à la verticale de ces zones défectueuses, il ne présenterait pas les mêmes performances que ceux qui seraient réalisés au-dessus de zones stabilisées, voir serait même non-fonctionnel. L'invention a donc pour but de résoudre ces problèmes en proposant un procédé de fabrication de substrats de type SOI comprenant un oxyde enterré relativement fin, à savoir d'épaisseur typiquement entre 5 et 50 nm, préférentiellement entre 10 et 20 nm, dans lequel l'interface de 15 collage oxyde/oxyde est stabilisée, tout en minimisant les dommages tels que les "slip lines" et les "pin marks", et en réduisant sa rugosité de surface. Ainsi, la présente invention se rapporte à un procédé de fabrication d'une structure de type silicium sur isolant, comprenant une couche de silicium, une couche d'oxyde enterrée dont l'épaisseur est 20 inférieure ou égale à 50 nm, et un substrat support qui comprend : a) la formation d'une première couche d'oxyde sur un substrat donneur en silicium ; b) la formation d'une seconde couche d'oxyde sur ledit substrat support ; 25 c) la formation dans le substrat donneur d'une zone de fragilisation ; d) le collage des deux substrats, les deux couches d'oxyde étant mises en contact et formant ensemble ladite couche d'oxyde enterrée ; 30 e) la fracture du substrat donneur le long de la zone de fragilisation, caractérisé par le fait que l'on soumet la structure silicium sur isolant ainsi obtenue à l'issue de l'étape e), à deux RTA successifs présentant respectivement des températures T1 et T2, et remplissant 35 cumulativement les conditions suivantes : i) T1 est inférieure ou égale à T2 ; 2 9895 16 6 ii) T1 est comprise entre 1200 et 1300°C ; iii) T2 est comprise entre 1240 et 1300°C ; iv) quand T1 est inférieure à 1240°C, alors T2 est supérieure à 1240°C. 5 Ce procédé part de la constatation du fait que les dommages liés aux RTA sont plus importants si le premier RTA est plus "agressif" que le second. Selon d'autres caractéristiques non limitatives et avantageuses de l'invention : 10 - la durée de chacun des RTA est comprise entre 30 et 120 s; - le premier RTA est réalisé à 1200°C pendant 30 à 120 s, tandis que le second RTA est réalisé entre 1275 et 1300°C pendant 30 à 120 s ; - le premier et second RTA sont réalisés à une température comprise entre 1240°C et 1275°C, pendant 30 à 120 s ; - on se dispense de mettre en oeuvre une activation par plasma desdites couches d'oxyde ; - entre les deux RTA, on met en oeuvre une étape de stabilisation par recuit long. D'autres caractéristiques et avantages de l'invention apparaîtront à la lecture de la description suivante d'un mode de réalisation préféré de l'invention. Cette description est faite en référence aux dessins annexés dans lesquels : - les figures 1A à 1F sont des illustrations schématiques des différentes étapes d'un procédé selon l'invention ; - les figures 2A et 2B sont, comme déjà vu dans l'introduction de la présente description, des vues TEM d'une interface obtenue par la mise en oeuvre d'un procédé conforme à l'état de la technique ; - les figures 3A à 3C sont des vues schématiques d'une structure selon l'invention au fur et à mesure de la mise en oeuvre de deux RTA ; - les figures 4A à 4C sont des vues TEM de trois structures SOI obtenues conformément à l'invention, les vues étant plus particulièrement ciblées sur l'interface oxyde/oxyde.
Selon une première étape de l'invention, on forme une couche mince d'oxyde 20 à la surface d'un substrat 30 dit substrat donneur. Ceci correspond à la figure 1A. Le substrat 30 est en silicium et la couche d'oxyde 20 peut être formée par exemple par oxydation thermique du substrat donneur 20 ou éventuellement par dépôt d'oxyde. Après la formation de la couche d'oxyde 20 ou avant, des éléments de dopage sont introduits dans le substrat donneur 30 pour former une zone fragilisée 31. Cette étape se fait préférentiellement par implantation d'éléments atomiques ou ioniques, tels que par exemple une co-implantation d'hélium et d'hydrogène, par exemple à travers la couche d'oxyde 20. Cette couche fragilisée 31 est avantageusement introduite en prévision d'un amincissement par fracture du substrat 30. Pour ce faire, on préférera mettre en oeuvre le procédé de fracture bien connu et déjà décrit 15 plus haut, à savoir le procédé Smart-CutTM Ensuite ou en parallèle, une couche d'oxyde 21 dite couche d'oxyde de collage est formée sur un deuxième substrat, dit substrat final ou receveur 1. On procède soit à une oxydation thermique du substrat 1 ou éventuellement à un dépôt de cet oxyde. 20 En tout état de cause, on s'arrange pour que l'épaisseur combinée des couches 20 et 21 ne dépasse pas 50 nm. Dans l'étape suivante qui est représentée à la figure 1D, on procède au collage des deux couches d'oxyde l'une sur l'autre de manière à former une couche d'oxyde enterrée 2. 25 Après cette mise en contact, on procède à un traitement thermique de consolidation qui a pour effet d'amorcer la fracture du substrat donneur 30 selon la zone de fragilisation 31. On se situe alors dans la configuration de la figure 1D. A ce stade, il apparaît que l'interface entre les deux couches 20 et 21 d'oxyde est visible. 30 Par ailleurs, du fait de la séparation qui a eu lieu au niveau du substrat donneur 30, la surface supérieure de la couche de silicium 3 ainsi obtenue, cette couche étant référencée 32 à la figure 3A, est particulièrement rugueuse. C'est la raison pour laquelle on met en oeuvre conformément à 35 l'invention deux RTA successifs qui présentent les caractéristiques rappelées plus haut, à savoir que : i) la température T1 du premier RTA est inférieure ou égale à celle T2 du deuxième RTA. ii) T1 est comprise entre 1200 et 1300°C ; iii) T2 est comprise entre 1240 et 1300°C ; iv) quand T1 est inférieure à 1240°C, alors T2 est supérieure à 1240°C. Quand ces conditions opératoires sont respectées, on obtient alors une structure telle qu'illustrée à la figure 3C dans laquelle l'interface entre les deux couches d'oxyde n'est pas visible, et avec une couche de 10 silicium supérieure 3 tout à fait lissée. En se reportant à la figure 4A, on obtient ainsi une interface complètement fermée en mettant en oeuvre un premier RTA à 1200°C pendant 30 s et un deuxième RTA à 1300°C pendant 30 s. Dans la situation de la figure 4B, on constate également une 15 parfaite fermeture de l'interface lorsque l'on met en oeuvre deux RTA à 1240°C pendant 30 s. Enfin, l'interface est également fermée selon la figure 4C lorsque le premier RTA est réalisé à 1200°C pendant 90 s et le RTA 2 est réalisé à 1275°C pendant 30 s. 20 Globalement, le présent Demandeur a pu mettre en évidence que le premier RTA doit être moins "violent" que le deuxième RTA et a ainsi pu déterminer une plage de température qui est représentée à la figure 5, plage dans laquelle on obtient une interface fermée, ce qui est le but recherché. 25 Pour résumer, l'invention consiste à fermer macrosco- piquement et microscopiquement une interface oxyde/oxyde sans dégrader la qualité de la couche de silicium de surface en réalisant non pas un seul traitement RTA à haute température, mais une succession de deux RTA. Le premier d'entre eux est effectué à une température la plus 30 basse possible, afin de limiter la génération de défauts et le deuxième est suffisamment agressif pour que le budget thermique cumulé des deux RTA soit suffisant pour fermer parfaitement l'interface de collage. Ce traitement en deux temps, en plus de garantir une fermeture complète de l'interface de collage avec un minimum de 35 dommages à la surface des plaques, permet d'améliorer la rugosité de surface.
Autrement dit, ce procédé a un effet lissant sur la couche de surface. Enfin, et de manière avantageuse, on se dispense au cours du présent procédé de mettre en oeuvre une étape d'activation par plasma. Par 5 ailleurs, il est possible de mettre en oeuvre une étape de stabilisation, c'est-à-dire un recuit de longue durée entre les deux RTA.
Claims (4)
- REVENDICATIONS1. Procédé de fabrication d'une structure de type REVENDICATIONS1. Procédé de fabrication d'une structure de type silicium sur isolant, comprenant une couche de silicium (3), une couche d'oxyde enterrée (2) dont l'épaisseur est inférieure ou égale à 50 nm, et un substrat support (1) qui comprend : a) la formation d'une première couche d'oxyde (20) sur un substrat donneur (30) en silicium ; b) la formation d'une seconde couche d'oxyde (21) sur ledit substrat support (1) ; c) la formation dans le substrat donneur (30) d'une zone de fragilisation (31) ; d) le collage des deux substrats, les deux couches d'oxyde (20, 21) étant mises en contact et formant ensemble ladite couche d'oxyde enterrée (2) ; e) la fracture du substrat donneur (30) le long de la zone de fragilisation (31), caractérisé par le fait que l'on soumet la structure silicium sur isolant ainsi obtenue à l'issue de l'étape e), à deux RTA successifs présentant respectivement des températures T1 et T2, et remplissant cumulativement les conditions suivantes : i) T1 est inférieure ou égale à T2 ; ii) T1 est comprise entre 1200 et 1300°C ; iii) T2 est comprise entre 1240 et 1300°C ; iv) quand T1 est inférieure à 1240°C, alors T2 est supérieure à 1240°C.
- 2. Procédé selon la revendication 1, caractérisé par le fait que la durée de chacun des RTA est comprise entre 30 et 120 s.
- 3. Procédé selon l'une des revendications 1 ou 2, caractérisé par le fait que le premier RTA est réalisé à 1200°C pendant 30 à 120 s, tandis que le second RTA est réalisé entre 1275 et 1300°C pendant 30 à 30 120 s.
- 4. Procédé selon l'une des revendications 1 ou 2, caractérisé par le fait que le premier et second RTA sont réalisés à une température comprise entre 1240°C et 1275°C, pendant 30 à 120 s. . Procédé selon l'une des revendications précédentes, caractérisé par le fait que l'on se dispense de mettre en oeuvre une activation par plasma desdites couches d'oxyde (20, 21). 6. Procédé selon l'une des revendications précédentes, 5 caractérisé par le fait qu'entre les deux RTA, on met en oeuvre une étape de stabilisation par recuit long.
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
FR1253318A FR2989516B1 (fr) | 2012-04-11 | 2012-04-11 | Procede de fabrication d'une structure soi mettant en oeuvre deux rta |
US13/827,618 US8691662B2 (en) | 2012-04-11 | 2013-03-14 | Process for fabricating a silicon-on-insulator structure employing two rapid thermal annealing processes, and related structures |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
FR1253318A FR2989516B1 (fr) | 2012-04-11 | 2012-04-11 | Procede de fabrication d'une structure soi mettant en oeuvre deux rta |
Publications (2)
Publication Number | Publication Date |
---|---|
FR2989516A1 true FR2989516A1 (fr) | 2013-10-18 |
FR2989516B1 FR2989516B1 (fr) | 2014-04-18 |
Family
ID=46197542
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
FR1253318A Active FR2989516B1 (fr) | 2012-04-11 | 2012-04-11 | Procede de fabrication d'une structure soi mettant en oeuvre deux rta |
Country Status (2)
Country | Link |
---|---|
US (1) | US8691662B2 (fr) |
FR (1) | FR2989516B1 (fr) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN110400773B (zh) * | 2018-04-24 | 2022-06-07 | 沈阳硅基科技有限公司 | 一种采用快速热处理工艺制备soi硅片的方法 |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP1811560A1 (fr) * | 2006-01-23 | 2007-07-25 | S.O.I.TEC. Silicon on Insulator Technologies S.A. | Procédé de fabrication d'un substrat composite à propriétés électriques améliorées |
EP1879225A1 (fr) * | 2006-07-13 | 2008-01-16 | S.O.I.Tec Silicon on Insulator Technologies | Traitement thermique de stabilisation d'interface de collage |
US20110177673A1 (en) * | 2008-10-30 | 2011-07-21 | S. O. I. Tec Silicon On Insulator Technologies | Method for producing a stack of semi-conductor thin films |
-
2012
- 2012-04-11 FR FR1253318A patent/FR2989516B1/fr active Active
-
2013
- 2013-03-14 US US13/827,618 patent/US8691662B2/en active Active
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP1811560A1 (fr) * | 2006-01-23 | 2007-07-25 | S.O.I.TEC. Silicon on Insulator Technologies S.A. | Procédé de fabrication d'un substrat composite à propriétés électriques améliorées |
EP1879225A1 (fr) * | 2006-07-13 | 2008-01-16 | S.O.I.Tec Silicon on Insulator Technologies | Traitement thermique de stabilisation d'interface de collage |
US20110177673A1 (en) * | 2008-10-30 | 2011-07-21 | S. O. I. Tec Silicon On Insulator Technologies | Method for producing a stack of semi-conductor thin films |
Also Published As
Publication number | Publication date |
---|---|
US8691662B2 (en) | 2014-04-08 |
US20130273712A1 (en) | 2013-10-17 |
FR2989516B1 (fr) | 2014-04-18 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
EP1344249B1 (fr) | Procédé de fabrication d'une structure empilée comprenant une couche mince adhérant à un substrat cible | |
EP1902463B1 (fr) | Procede de diminution de la rugosite d'une couche epaisse d'isolant | |
FR2867310A1 (fr) | Technique d'amelioration de la qualite d'une couche mince prelevee | |
FR2978604A1 (fr) | Procede de guerison de defauts dans une couche semi-conductrice | |
FR2910702A1 (fr) | Procede de fabrication d'un substrat mixte | |
FR2953328A1 (fr) | Heterostructure pour composants electroniques de puissance, composants optoelectroniques ou photovoltaiques | |
FR2863771A1 (fr) | Procede de traitement d'une tranche multicouche presentant un differentiel de caracteristiques thermiques | |
WO2011067394A1 (fr) | Procede de fabrication d'une structure de type semi-conducteur sur isolant, a pertes electriques diminuees et structure correspondante | |
FR2973158A1 (fr) | Procédé de fabrication d'un substrat de type semi-conducteur sur isolant pour applications radiofréquences | |
FR2967812A1 (fr) | Dispositif electronique pour applications radiofrequence ou de puissance et procede de fabrication d'un tel dispositif | |
EP1879220A2 (fr) | Procédé de collage hydrophobe direct de deux substrats utilisés en électronique, optique ou opto-électronique. | |
WO2003005434A2 (fr) | Procede de diminution de la rugosite de surface d'une tranche semicondutrice | |
FR2892228A1 (fr) | Procede de recyclage d'une plaquette donneuse epitaxiee | |
FR2941324A1 (fr) | Procede de dissolution de la couche d'oxyde dans la couronne d'une structure de type semi-conducteur sur isolant. | |
EP2256798A1 (fr) | Traitement thermique de stabilisation d'interface de collage | |
EP2965346B1 (fr) | Procédé de réalisation d'un collage direct métallique conducteur | |
EP3531444A1 (fr) | Circuit intégré comprenant un substrat équipé d'une région riche en pièges, et procédé de fabrication | |
FR2938118A1 (fr) | Procede de fabrication d'un empilement de couches minces semi-conductrices | |
EP1777735A2 (fr) | Procédé de récyclage d'une plaquette donneuse épitaxiée | |
FR2989516A1 (fr) | Procede de fabrication d'une structure soi mettant en oeuvre deux rta | |
EP4030467A1 (fr) | Procédé de collage direct hydrophile de substrats | |
FR2987682A1 (fr) | Procede de test d'une structure semi-conducteur sur isolant et application dudit test pour la fabrication d'une telle structure | |
FR2933232A1 (fr) | Procede de fabrication de dispositifs semi-conducteurs,et structure semi-conductrice obtenue par un tel procede | |
FR2866982A1 (fr) | Procede de fabrication de composants electroniques | |
EP3939078A1 (fr) | Procede de transfert d'une couche utile sur une substrat support |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
PLFP | Fee payment |
Year of fee payment: 5 |
|
PLFP | Fee payment |
Year of fee payment: 6 |
|
PLFP | Fee payment |
Year of fee payment: 7 |
|
PLFP | Fee payment |
Year of fee payment: 9 |
|
PLFP | Fee payment |
Year of fee payment: 10 |
|
PLFP | Fee payment |
Year of fee payment: 11 |
|
PLFP | Fee payment |
Year of fee payment: 12 |
|
PLFP | Fee payment |
Year of fee payment: 13 |