FR2937198A1

FR2937198A1 - Procede et dispositif d'estimation de parametres d'un systeme d'etalement du spectre d'un signal d'horloge.

Info

Publication number: FR2937198A1
Application number: FR0856914A
Authority: FR
Inventors: Gall Herve Le
Original assignee: STMicroelectronics Grenoble 2 SAS
Current assignee: STMicroelectronics Grenoble 2 SAS
Priority date: 2008-10-13
Filing date: 2008-10-13
Publication date: 2010-04-16
Anticipated expiration: 2028-10-13
Also published as: FR2937198B1; US8995496B2; EP2351237A1; US20110249702A1; CN102187576B; CN102187576A; EP2351237B1; WO2010043492A1

Abstract

L'invention concerne un procédé d'estimation de paramètres d'un système (20) d'étalement du spectre d'un premier signal périodique (CK ) selon une période de modulation (T ). Le procédé comporte les étapes consistant à échantillonner le premier signal au moyen d'un deuxième signal périodique (CK ), à déterminer à partir du résultat d'échantillonnage chaque occurrence où les premier et deuxième signaux sont synchrones, à incrémenter un premier compteur (BCC) à chaque échantillonnage, le premier compteur étant remis à zéro à chaque dite occurrence, à mémoriser à chaque dite occurrence la dernière valeur (BCCm) du premier compteur avant remise à zéro, à fournir un troisième signal périodique (SCC Detect) à un premier niveau lorsque ladite dernière valeur est supérieure à un seuil (Th) et à un second niveau lorsque ladite dernière valeur est inférieure au seuil et à déterminer la période de modulation à partir de la période du troisième signal.

Description

B8813 - 07-GR2-310 1 PROCÉDÉ ET DISPOSITIF D'ESTIMATION DE PARAMÈTRES D'UN SYSTÈME D'ÉTALEMENT DU SPECTRE D'UN SIGNAL D'HORLOGE

Domaine de l'invention La présente invention concerne de façon générale les circuits électroniques et, plus particulièrement, les circuits comportant des éléments de génération d'un ou plusieurs signaux périodiques mettant en oeuvre un procédé d'étalement du spectre du rayonnement du ou des signaux périodiques. L'invention concerne plus particulièrement l'estimation des paramètres d'un procédé d'étalement du spectre de signaux périodiques. Exposé de l'art antérieur Les circuits électroniques synchrones sont générale-ment cadencés par au moins un signal d'horloge. En fonctionnement, ces circuits peuvent émettre un rayonnement électromagnétique dont le spectre comprend une raie principale à la fréquence du signal d'horloge et des raies secondaires aux harmoniques. La raie spectrale à la fréquence du signal d'horloge concentre l'essentiel de la puissance rayonnée. Ceci peut conduire à des interférences électromagnétiques avec les circuits électroniques adjacents. C'est le cas, pas exemple, de circuits électroniques comprenant des liaisons série à haute vitesse qui peuvent émettre un rayonnement perturbant les circuits adjacents.

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2 Pour diminuer la puissance de la raie principale du rayonnement émis par un circuit électronique synchrone, une possibilité consiste à faire varier légèrement la fréquence du signal d'horloge dans le temps de façon à étaler le spectre du rayonnement électromagnétique émis. Un tel procédé d'étalement du spectre du signal d'horloge, plus connu sous l'appellation anglaise Spread Spectrum Clocking, et appelé par la suite procédé SSC. Un procédé SSC consiste généralement à réaliser une modulation de la fréquence du signal d'horloge ou modulation SSC. Le plus souvent, la fréquence d'horloge est modulée par un signal triangulaire périodique défini par deux paramètres : la période de modulation Tmod et le rapport de modulation Rmod. Le rapport Rmod est généralement défini comme étant le rapport de la moitié de la différence entre la fréquence d'horloge maximale et la fréquence d'horloge minimale et d'une fréquence de référence, par exemple la fréquence moyenne du signal d'horloge. Une difficulté consiste à estimer les paramètres d'un procédé SSC mis en oeuvre par un circuit électronique. En effet, s'il est relativement facile de constater l'absence de mise en oeuvre d'un procédé SSC par une analyse spectrale du rayonnement émis par un circuit électronique, il est plus délicat de déterminer les paramètres du procédé SSC à partir de l'analyse du signal d'horloge du circuit afin de déterminer si le procédé SSC réellement mis en oeuvre correspond au procédé SSC attendu. Ceci ne peut généralement être réalisé qu'au moyen d'outils dédiés relativement complexes dont l'utilisation, en termes de coût et de durée, ne peut pas être envisagée pour tester des circuits électroniques fabriqués à une échelle industrielle.

Résumé La présente invention vise un procédé d'estimation des paramètres d'une modulation SSC utilisée par un circuit électronique dont la mise en oeuvre est simple, rapide et à coût réduit.

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3 La présente invention vise également un dispositif d'estimation des paramètres d'une modulation SSC mise en oeuvre par un circuit électronique qui n'entraîne que peu de modifications du circuit électronique.

Ainsi, pour atteindre tout ou partie de ces objets, ainsi que d'autres, un mode de réalisation de la présente invention prévoit un procédé d'estimation de paramètres d'un système d'étalement du spectre d'un premier signal périodique selon une période de modulation. Le procédé comporte les étapes consistant à échantillonner le premier signal au moyen d'un deuxième signal périodique, à déterminer à partir du résultat d'échantillonnage chaque occurrence où les premier et deuxième signaux sont synchrones, à incrémenter un premier compteur à chaque échantillonnage, le premier compteur étant remis à zéro à chaque dite occurrence, à mémoriser à chaque dite occurrence la dernière valeur du premier compteur avant remise à zéro, à fournir un troisième signal périodique à un premier niveau lorsque ladite dernière valeur est supérieure à un seuil et à un second niveau lorsque ladite dernière valeur est inférieure au seuil et à déterminer la période de modulation à partir de la période du troisième signal. Selon un exemple de réalisation de l'invention, le système d'étalement est, en outre, défini par un rapport de modulation. Le procédé comprend, en outre, les étapes consistant à incrémenter un second compteur à chaque dite occurrence, à incrémenter un troisième compteur à chaque dite occurrence en fonction de la comparaison de ladite dernière valeur et du seuil, et à déterminer le rapport de modulation à partir du rapport des troisième et deuxième compteurs.

Selon un exemple de réalisation de l'invention, le procédé comprend, en outre, les étapes consistant à déterminer une première durée correspondant à un nombre déterminé de cycles du deuxième signal périodique, à déterminer une seconde durée correspondant au nombre déterminé de cycles d'un troisième signal périodique à la même fréquence que le deuxième signal B8813 - 07-GR2-310

4 périodique et ne comportant pas de gigue et à corriger la période de modulation et le rapport de modulation à partir du rapport entre les seconde et première durées. Selon un exemple de réalisation de l'invention, le procédé comprend, en outre, les étapes consistant à fournir le résultat de l'échantillonnage en entrée d'un registre à décalage déclenché par le deuxième signal, à comparer au moins des premiers états et des derniers états d'un mot courant formé à partir de sorties parallèles du registre à décalage par rapport à au moins un mot de référence et à compter le nombre d'occurrences du mot de référence. Selon un exemple de réalisation de l'invention, les premiers et derniers bits du mot de référence sont dans des états inverses.

Selon un exemple de réalisation de l'invention, le mot de référence comporte des première et seconde moitiés de bits comprenant chacune un même nombre de bits à un premier état et un même nombre de bits à un second état. Selon un exemple de réalisation de l'invention, le 20 nombre de bits du mot de référence est compris entre quatre et douze. Un exemple de réalisation de la présente invention prévoit également un dispositif d'estimation de paramètres d'un système d'étalement du spectre d'un premier signal périodique 25 selon une période de modulation. Le dispositif comprend un registre à décalage dont une entrée reçoit le premier signal périodique, échantillonné par un deuxième signal périodique, un module de détermination, à partir du résultat d'échantillonnage de chaque occurrence où les premier et deuxième signaux sont syn- 30 chrones, un premier compteur de chaque échantillonnage remis à zéro à chaque dite occurrence, une mémoire contenant la dernière valeur du premier compteur avant remise à zéro à chaque dite occurrence, un module de détermination d'un troisième signal binaire à un premier niveau lorsque ladite dernière valeur est 35 supérieure à un seuil et à un second niveau lorsque ladite B8813 - 07-GR2-310

dernière valeur est inférieure au seuil et un module de détermination de la période de modulation à partir de la période du troisième signal. Selon un exemple de réalisation de l'invention, le système 5 d'étalement est, en outre, défini par un rapport de modulation. Le dispositif comprend, en outre, un second compteur de chaque dite occurrence, un troisième compteur de chaque dite occurrence lorsque ladite dernière valeur est supérieure ou inférieure au seuil et un module de détermination du rapport de modulation à partir du rapport des troisième et deuxième compteurs. Brève description des dessins Ces objets, caractéristiques et avantages, ainsi que d'autres seront exposés en détail dans la description suivante d'exemples de réalisation particuliers faite à titre non-limi- tatif en relation avec les figures jointes parmi lesquelles : la figure 1 représente, de façon schématique, un exemple de boucle à verrouillage de phase mettant en oeuvre une modulation SSC ; la figure 2 représente un exemple de courbe d'évo-20 lution de la fréquence d'un signal périodique auquel est appliquée une modulation SSC ; la figure 3 illustre, par des chronogrammes, un exemple d'un signal de référence et d'un signal observé auquel est appliquée une modulation SSC ; 25 les figures 4 et 5 représentent des exemples de courbes d'évolution de signaux illustrant un procédé d'estimation de paramètres de modulation SSC selon un exemple de réalisation de l'invention ; la figure 6 représente, de façon schématique et sous 30 forme de blocs, un exemple de réalisation d'un circuit d'estimation de paramètres de modulation SSC selon un exemple de réalisation de l'invention ; la figure 7 représente, de façon très schématique, un détail du circuit de la figure 6 ; B8813 - 07-GR2-310

6 la figure 8 représente des exemples de motifs utilisés par le circuit de la figure 7 ; la figure 9 illustre, par des chronogrammes, un autre exemple d'un signal de référence et d'un signal observé auquel 5 est appliquée une modulation SSC ; et la figure 10 illustre, par des chronogrammes, le phénomène de gigue basse fréquence affectant le signal de référence utilisé par le circuit de la figure 6. Description détaillée 10 Par souci de clarté, de mêmes éléments ont été désignés par de mêmes références aux différentes figures. De plus, seules les étapes et éléments utiles à la compréhension de l'invention ont été représentés et seront décrits. En particulier, les parties du circuit électronique concerné, autres que le circuit 15 d'estimation des paramètres de modulation SSC proprement dit n'ont pas été illustrées, l'invention étant là encore compatible avec tout circuit électronique classique exploitant un signal d'horloge auquel est appliquée une modulation SSC. La figure 1 représente un exemple de réalisation d'un 20 circuit 10 de fourniture d'un signal d'horloge CKout mettant en oeuvre une modulation SSC. Le circuit 10 correspond à une boucle à verrouillage de phase (en anglais PLL ou Phase Locked Loop) recevant un signal d'horloge CKin et fournissant le signal d'horloge CKout à une fréquence Fout. Le signal d'horloge CKin est, par 25 exemple, un signal fourni par un oscillateur piézoélectrique. Le circuit 10 comprend un comparateur de phase 12 (Phase Comparator) recevant à une entrée le signal d'horloge CKin et un signal S1 et fournissant un signal Sc représentatif de la différence de phase entre les signaux CKin et Si. Le signal Sc attaque un 30 filtre passe-bas 14 (Low-Pass Filter) qui fournit, à partir du signal Sc, un signal de commande S'C à un oscillateur commandé en tension 16 (VCO). L'oscillateur 16 fournit le signal d'horloge CKout à une fréquence qui dépend du signal S'C. Un diviseur 18 (Divider) reçoit le signal CKout et fournit le B8813 - 07-GR2-310

7 signal SI dont la fréquence est égale à la fréquence du signal CKout divisée par un facteur de division M. Pour réaliser un étalement du spectre du signal d'horloge CKout, le circuit 10 comprend un circuit d'étalement de spectre 20 (SSC) qui fournit au diviseur 18 un signal de commande COM. Le circuit d'étalement de spectre 20 peut recevoir le signal Si. Le diviseur 18 est adapté à modifier le facteur M en fonction du signal COM. La variation du facteur M se traduit par une modulation de la fréquence Fosc du signal CKout autour d'une fréquence centrale F0. La figure 2 illustre un exemple de courbe 22 d'évolution de la fréquence Fosc d'oscillation du signal CKout pour un exemple de modulation SSC. La fréquence Fosc varie entre une fréquence minimale FI et une fréquence maximale F2 autour de la fréquence centrale F0 selon une modulation triangulaire périodique de période Tmod (correspondant à une fréquence Fmod). On appelle rapport de modulation Rmod le rapport de la moitié de la différence entre les fréquences F2 et FI et de la fréquence centrale F0. Selon une autre définition, le rapport de modu- lation Rmod peut correspondre au rapport de la différence entre les fréquences F2 et FI et de la fréquence F2 ou FI. Selon un autre exemple, la modulation peut être sinusoïdale. Elle est alors également définie par la période de modulation Tmod et le rapport de modulation Rmod.

Un procédé d'estimation selon un exemple de réalisation de la présente invention consiste à déterminer, à partir d'une analyse du signal d'horloge auquel est appliquée une modulation SSC, les paramètres Tmod et Rmod de la modulation SSC mise en oeuvre par le circuit d'étalement de spectre 20. Pour ce faire, le signal observé auquel est appliquée la modulation SSC est comparé à un signal périodique de référence Cref. Le signal périodique de référence CKref peut être un signal fourni par un circuit de génération d'un signal périodique. Il s'agit, par exemple, d'un signal d'horloge fourni directement par un oscil- B8813 - 07-GR2-310

8 lateur piézoélectrique, d'un signal d'horloge fourni par une boucle à verrouillage de phase, etc. La figure 3 représente des chronogrammes d'un exemple d'un signal périodique observé CKobs à observer auquel est appliquée une modulation SSC, par exemple la modulation SSC de la figure 2, et d'un signal périodique de référence CKref de fréquence Fref et de période Tref• Dans cet exemple, les signaux CKobs et CKref sont des signaux binaires variant entre deux états, un état haut (état "1") et un état bas (état "Ou). Pour simplifier, les fronts de signaux sont supposés instantanés. En pratique, ils suivent une pente entre les deux états haut et bas et inversement. Cela ne change toutefois pas les principes de l'invention. Dans le présent exemple, on suppose que les fréquences des signaux CKobs et CKref sont proches et que la période de modulation Tmod est nettement supérieure à la période du signal CKref. A des fins d'illustration, on considère que la fréquence Fref est légèrement supérieure à la fréquence maximale F2 du signal à observer CKobs. En supposant que les signaux sont synchrones à un instant t0, le déphasage du signal CKobs par rapport au signal CKref augmente successivement sensiblement d'une même valeur At à chaque période d'horloge jusqu'à ce que les deux signaux redeviennent synchrones à un instant tj+1, après j+1 périodes du signal d'horloge de référence CKref, le signal observé CKobs n'ayant, pendant ce temps de battement TB écoulé, que j périodes. Comme la fréquence du signal CKobs est modulée par une modulation SSC, la durée TB n'est pas constante mais varie de façon périodique. Un procédé d'estimation selon le présent exemple de réalisation de l'invention utilise un compteur BCC qui est incré- menté à chaque front montant (ou descendant) du signal d'horloge de référence CKref et qui est remis à zéro chaque fois que les signaux CKobs et CKref sont synchrones. De ce fait, la valeur du compteur BCC avant remise à zéro, appelée BCCm, correspond au B8813 - 07-GR2-310

9 nombre de fronts montants (ou descendants) du signal d'horloge de référence CKref sur le temps de battement TB. La figure 4 représente un exemple de courbe 30 d'évolution de la valeur BCCm en fonction des fronts montants du signal de référence CKref lorsque la modulation SSC est du type représenté en figure 2. Dans le présent exemple, la fréquence Fref du signal de référence CKref est légèrement supérieure à la fréquence maximale F2 du signal observé CKobs. A titre d'exemple, la fréquence Fref est de 607,5 MHz, la fréquence centrale F0 du signal CKobs est de 600 MHz, le rapport de modulation Rmod est de 1 % et la fréquence de modulation Fmod est de 60 KHz. La courbe 30 est déterminée sur une fenêtre temporelle de travail Window et passe par des points 31, chaque point 31 ayant comme abscisse un nombre de cycles du signal CKref auquel les signaux CKobs et CKref sont synchrones et comme ordonnée la valeur BCCm avant réinitialisation du compteur BCC. La courbe 30 évolue de façon périodique à une période égale à la période de modulation Tmod• Pour déterminer la période de modulation Tmod' le procédé selon le présent exemple de réalisation de l'invention consiste à comparer la valeur BCCm à un seuil Th et à fournir un signal binaire SSC Detect à un premier état, par exemple à "1", lorsque la valeur BCCm est supérieure au seuil Th, et à un second état, par exemple à "0", lorsque la valeur BCCm est inférieure au seuil Th. La courbe 32 illustre l'évolution du signal SSC Detect obtenu à partir de la courbe 30 lorsque le seuil Th est égal à 100. Le signal SSC Detect est un signal périodique dont la période correspond à la période de modulation Tmod• La période de modulation Tmod de la modulation SSC peut donc être obtenue en divisant la fenêtre temporelle Window par le nombre de fronts montants (ou descendants) du signal SSC Detect qui se sont produits sur la fenêtre temporelle Window. Pour déterminer le rapport de modulation Rmod, la Demanderesse a mis en évidence que le rapport cyclique CYC du signal SSC_Detect est lié au rapport de modulation Rmod par une fonction monotone. De ce fait, la détermination du rapport B8813 - 07-GR2-310

10 cyclique CYC permet d'obtenir le rapport de modulation Rmod. Pour déterminer le rapport cyclique CYC, le procédé selon le présent exemple de réalisation utilise deux compteurs BEC et BTC. Le compteur BEC est incrémenté chaque fois qu'une nouvelle 5 valeur BCCm est obtenue, c'est-à-dire chaque fois que les signaux CKobs et CKref sont synchrones. Le compteur BTC est incrémenté chaque fois que la nouvelle valeur BCCm obtenue est inférieure au seuil Th. Le rapport entre les compteurs BTC et BEC correspond au rapport cyclique CYC du signal SSC Detect. La figure 5 représente un exemple de courbe 34 d'évolution du rapport CYC en fonction du rapport de modulation Rmod obtenue pour la courbe 30 et le seuil Th de la figure 4. De ce fait, à partir du rapport CYC, le rapport de modulation Rmod peut être obtenu. La figure 6 représente, de façon très schématique et sous forme de blocs, un circuit de test 35 selon un exemple de réalisation de l'invention. Le signal CKobs est échantillonné par au moins une première bascule 40 et de préférence par deux bascules 40 et 41 en série, l'entrée de données D de la bascule 20 41 étant reliée à la sortie Q de la bascule 40. Le signal CKref est appliqué sur les entrées d'horloge des bascules 40 et 41. Un double échantillonnage réduit les incertitudes liées aux temps d'établissement (set up time) et de maintien (hold time) des bascules et aux pentes des fronts des signaux CKobs et CKref. 25 Le résultat de cet échantillonnage est appliqué en entrée d'un registre à décalage 42 constitué préférentiellement de bascules D en série dont les sorties respectives Q1 à Qn sont fournies en parallèle à un détecteur 44 de motifs (PATTERN DETECT). A titre d'exemple, le nombre n de bits du registre 42 30 est compris entre quatre et douze. Le rôle du détecteur est de déterminer à partir des bits Q1 à Qn lorsque les deux signaux CKobs et CKref sont synchrones. Ceci peut être obtenu en comparant les mots successifs de bits Q1 à Qn par rapport à au moins un motif de référence comme cela sera décrit plus en 35 détail par la suite. Le circuit 44 est relié à un compteur BEC 10 15 B8813 - 07-GR2-310

11 45 (BEC Counter) et à un compteur BCC 46 (BCC Counter). Le compteur BCC 46 est incrémenté à chaque front montant du signal d'horloge de référence CKref. Chaque fois que le circuit 44 détecte que les signaux CKobs et CKref sont synchrones, il remet à zéro le compteur BCC 46 et incrémente le compteur BEC 45. La dernière valeur BCCm avant réinitialisation est stockée au niveau d'une mémoire 47 (BCC Memory). Le circuit 35 comprend une mémoire 48 (Threshold), par exemple un registre, dans laquelle est stockée la valeur du seuil Th. Chaque nouvelle valeur BCCm est comparée au seuil Th par un comparateur 49. Le comparateur 49 fournit le signal SSC Detect. Le signal SSC Detect est, par exemple, mis à l'état haut lorsque la valeur BCCm est supérieure au seuil Th et est mis à l'état bas lorsque la valeur BCCm est inférieure au seuil Th. Le circuit 35 comprend un module 50 (Tmod Detect) qui détecte lorsque le signal SSC_Detect passe de l'état bas à l'état haut (ou de l'état haut à l'état bas). A titre d'exemple, le module 50 comprend un compteur qui est incrémenté chaque fois que le signal SSC Detect passe de l'état bas à l'état haut. Le circuit 35 comprend le compteur BTC 51 (BTC Counter) qui est incrémenté pour chaque détermination d'une nouvelle valeur BCCm, lorsque cette valeur est inférieure au seuil Th. Les valeurs des compteurs BTC et BEC sont fournies à un diviseur 52 (DIV) qui détermine le rapport entre le compteur BTC et le compteur BEC, ce rapport étant stocké dans une mémoire 53 (BTC/BEC). Le circuit 35 comprend une mémoire 54 (End) dans laquelle est stockée le nombre total TOT de cycles du signal d'horloge de référence CKref pendant lequel le circuit 35 doit fonctionner. Le compteur BEC est comparé au seuil TOT par un comparateur 55 qui fournit un signal Win open. A titre d'exemple, le signal Win open est mis à un premier état, par exemple à "0", tant que le compteur BEC est inférieur au seuil TOT et est mis à un second état, par exemple à "1", lorsque le compteur BEC est supérieur ou égal au seuil TOT.

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12 Initialement, les compteurs BCC, BEC et BTC sont à zéro et le signal Win open est à l'état "0". Au premier front montant du signal d'horloge CKref, le signal Win open passe à "0". Le circuit 35 fonctionne jusqu'à ce que le signal Win open passe à "1". La période de modulation Tmod est, par exemple, obtenue en divisant la durée de la fenêtre temporelle de travail Window, c'est-à-dire la durée pendant laquelle le signal Win open est à "0", par la valeur du compteur 50. Le rapport de modulation Rmod est obtenu à partir de la valeur stockée dans la mémoire 53 à la fin de la fenêtre temporelle de travail Window et de la courbe 34 qui peut être stockée dans une mémoire du type Look-up Table, non représentée. Les valeurs de la période de modulation Tmod et du rapport de modulation Rmod fournies par le circuit 35 peuvent être comparées à des valeurs de référence. Un écart trop important par rapport aux valeurs de référence signifie que la modulation SSC appliquée au signal observé CKobs ne correspond pas à la modulation SSC attendue.

La détection par le circuit 35 d'un front synchrone entre les signaux CKobs et CKref peut être réalisée en considérant que les échantillons du signal CKobs qui précèdent un front synchrone et les échantillons du signal CKobs qui suivent un front synchrone ont des valeurs inverses.

Un exemple de réalisation de l'invention prévoit de comparer le mot contenu dans le registre à décalage 42, piloté par le signal de référence CKref et dont l'entrée de données reçoit le signal à mesurer échantillonné CKobs, à un motif de référence pour estimer la présence d'un front montant commun entre les signaux CKref et CKobs. A titre d'exemple, le motif de référence comprend un nombre pair de bits répartis en une première moitié de bits et une seconde moitié de bits. Le présent exemple de réalisation prévoit de détecter la présence d'un front synchrone entre les signaux CKref et CKobs qui se produit sensiblement à la moitié du mot contenu dans le registre B8813 - 07-GR2-310

13 à décalage 42. Pour ce faire, selon un exemple de réalisation, les bits de la première moitié du motif de référence sont à un même état et les bits de la seconde moitié du motif de référence sont à l'état inverse.

La figure 7 représente, de façon très schématique, un exemple de circuit de détection 44. Fonctionnellement, ce circuit comporte un comparateur 60 (COMP) du mot Q1 à Qn fourni par le registre 42 (transitant le cas échéant par un élément de mémorisation temporaire 62) par rapport à un mot de référence stocké par exemple dans un élément de mémorisation 63 ou câblé dans le circuit. Selon un exemple de réalisation, la première moitié de bits B1 à Bn/2 est dans un premier état, par exemple "1", et la seconde moitié des bits Bn/2+1 à Bn est dans l'état inverse, par exemple "0". Le motif est comparé aux mots succes- sivement présents sur les sorties du registre à décalage 42 et la fréquence de son apparition indique le nombre de fronts synchrones entre les signaux CKref et CKobs. Pour tenir compte d'éventuelles fluctuations des échantillons du signal CKobs autour du front synchrone, par exemple en raison des imprécisions de l'échantillonnage, plusieurs motifs de référence peuvent être successivement comparés au mot contenu dans le registre à décalage 42 et qui diffèrent les uns des autres par les bits situés en partie médiane du motif de référence en considérant que le nombre de bits au même état dans la première moitié du mot contenu dans le registre à décalage 42 est égal au nombre de bits de l'état inverse dans la seconde moitié du mot contenu dans le registre à décalage 42 pour conclure à la présente d'un front synchrone. La figure 8 illustre des exemples de motifs de réfé- rence pouvant être utilisés par le comparateur 60 pour tenir compte de fluctuations du signal CKobs. A titre d'exemple, pour le motif M, les bits B1 à Bn/2_1 sont à "1" et les bits Bn/2+2 à Bn sont à "0". Le bit Bn/2 est à "0" et le bit Bn/2+1 est à "1". Pour le motif M', les bits B1 à Bn/2_2 sont à "1" et les bits B8813 - 07-GR2-310

14 Bn/2+3 à Bn sont à "0". Les bits Bn/2-1 et Bn/2+1 sont à "0" et les bits Bn/2 et Bn/2+2 sont à "1". Selon un autre exemple de réalisation, pour estimer la présence d'un front montant ou descendant commun entre les signaux CKref et CKobs, le circuit de détection 44 compte le nombre de bits à "0" et le nombre de bits à "1" du mot contenu dans le registre à décalage 42. On considère que les signaux CKref et CKobs sont synchrones dans le cas où le nombre de bits à "0" est égal au nombre de bits à "1".

Dans l'exemple de réalisation décrit précédemment, on a considéré que le signal de référence CKref est choisi approximativement d'une fréquence du même ordre de grandeur que le signal à observer CKobs. La figure 9 est une figure analogue à la figure 3 dans laquelle on a, en outre, représenté un signal de référence CK'ref dont la fréquence F'ref est inférieure à la fréquence Fref du signal CKref d'un facteur K égal à 2. De façon plus générale, le facteur K peut être un réel supérieur ou égal à 2. Lorsque le signal CK'ref est utilisé, le fonctionnement du circuit de test 35 est identique à ce qui a été décrit précédemment. Toutefois, par rapport à l'exemple de réalisation décrit précédemment en relation avec la figure 4, les valeurs obtenues BCCm sont divisées par le facteur K étant donné que le signal à observer CKobs est échantillonné moins souvent.

Les mesures réalisées par le procédé de test décrit précédemment peuvent être influencées par la gigue qui affecte le signal d'horloge de référence CKref. De ce fait, la période de modulation Tmod et le rapport de modulation Rmod fournis par le circuit 35 sont référencés au signal CKref. Le procédé de test selon l'exemple de réalisation décrit précédemment permet de tenir compte de la gigue basse fréquence du signal CKref. La figure 10 représente, par des chronogrammes, le signal d'horloge de référence CKref utilisé par le circuit 35 qui comprend de la gigue et un signal de référence CK"ref à la même fréquence que le signal CKref et ne comprenant pas de B8813 - 07-GR2-310

15 gigue. La fenêtre temporelle de travail réelle Window correspond à un nombre déterminé de cycles du signal CKref. La fenêtre de travail théorique Window' correspond au même nombre déterminé de cycles du signal CK"ref• En raison de la gigue, la fenêtre Window' peut être supérieure ou inférieure à la fenêtre Window. La Demanderesse a mis en évidence que la gigue qui affecte le signal CKref correspond essentiellement à une gigue basse fréquence qui a un comportement déterministe. Ceci signifie que la gigue basse fréquence du signal CKref peut être caractérisée par la différence entre la fenêtre Window et la fenêtre Window'. On appelle facteur de correction Corr le rapport entre la fenêtre Window' et la fenêtre Window. La période de modulation corrigée T'mod est égale au produit de la période de modulation Tmod par le facteur de correction Corr et le rapport de modulation corrigé R'mod est égal au produit du rapport de modulation Rmod par le facteur de correction Corr. La fenêtre temporelle de travail Window peut être obtenue à partir du signal Win open. Bien entendu, la présente invention est susceptible de diverses variantes et modifications qui apparaîtront à l'homme de l'art. En particulier, bien que l'invention ait été décrite en relation avec un signal d'horloge fourni par une boucle à verrouillage de phase, elle s'applique plus généralement quelle que soit la source du signal d'horloge. Par exemple, l'invention s'applique si ce signal est fourni par un synthétiseur de fréquence. De plus, bien que l'on ait supposé des fronts raides des signaux d'horloge, les déclenchements des différentes bascules dépendent en pratique de leurs structures et de leurs caractéristiques en termes de temps d'établissement (set up time) et de maintien (hold time) nécessaires pour enregistrer l'état. Cela ne change toutefois rien au fonctionnement exposé ci-dessus de l'invention. En outre, la mise en oeuvre de l'invention est à la portée de l'homme du métier à partir des indications fonction- pelles données ci-dessus en fonction de l'application, notamment B8813 - 07-GR2-310

16 pour ce qui concerne le paramétrage du nombre de bits du motif de référence, de la fréquence de mesure et du seuil de détection. Le nombre de bits formant le mot à comparer au motif de référence peut d'ailleurs comprendre tout ou partie des sorties du registre à décalage.

Claims

REVENDICATIONS1. Procédé d'estimation de paramètres d'un système (20) d'étalement du spectre d'un premier signal périodique (CKobs) selon une période de modulation (Tmod), comportant les étapes suivantes : échantillonner le premier signal au moyen d'un deuxième signal périodique (CKref) déterminer à partir du résultat d'échantillonnage chaque occurrence où les premier et deuxième signaux sont synchrones ; incrémenter un premier compteur (BCC) à chaque échantillonnage, le premier compteur étant remis à zéro à chaque dite occurrence ; mémoriser à chaque dite occurrence la dernière valeur (BCCm) du premier compteur avant remise à zéro ; fournir un troisième signal périodique (SCC Detect) à un premier niveau lorsque ladite dernière valeur est supérieure à un seuil (Th) et à un second niveau lorsque ladite dernière valeur est inférieure au seuil ; et déterminer la période de modulation à partir de la 20 période du troisième signal.
2. Procédé selon la revendication 1, dans lequel le système d'étalement (20) est, en outre, défini par un rapport de modulation (Rmod), le procédé comprenant, en outre, les étapes suivantes : 25 incrémenter un deuxième compteur (BEC) à chaque dite occurrence ; incrémenter un troisième compteur (BTC) à chaque dite occurrence en fonction de la comparaison de ladite dernière valeur (BCCm) et du seuil (Th) ; et 30 déterminer le rapport de modulation à partir du rapport des troisième et deuxième compteurs.
3. Procédé selon la revendication 2, comprenant, en outre, les étapes suivantes :B8813 - 07-GR2-310 18 déterminer une première durée (Window) correspondant à un nombre déterminé de cycles du deuxième signal périodique (CKref) déterminer une seconde durée (Window') correspondant 5 au nombre déterminé de cycles d'un troisième signal périodique (CK'ref) à la même fréquence que le deuxième signal périodique et ne comportant pas de gigue ; et corriger la période de modulation (Tmod) et le rapport de modulation (Rmod) à partir du rapport entre les seconde et 10 première durées.
4. Procédé selon l'une quelconque des revendications 1 à 3, comprenant, en outre, les étapes suivantes : fournir le résultat de l'échantillonnage en entrée d'un registre à décalage (42) déclenché par le deuxième signal 15 (CKref) déterminer une première quantité correspondant au nombre de bits d'un mot courant formé à partir de sorties parallèles du registre à décalage à un premier état et une seconde quantité correspondant au nombre de bits du mot courant à un second 20 état ; et compter le nombre d'occurrences d'égalité des première et seconde quantités.
5. Procédé selon l'une quelconque des revendications 1 à 3, comprenant, en outre, les étapes suivantes : 25 fournir le résultat de l'échantillonnage en entrée d'un registre à décalage (42) déclenché par le deuxième signal (CKref) comparer au moins des premiers états et des derniers états d'un mot courant formé à partir de sorties parallèles du 30 registre à décalage par rapport à au moins un mot de référence (M, M') ; et compter le nombre d'occurrences du mot de référence.
6. Procédé selon l'une quelconque des revendications 1 à 5, dans lequel les premiers et derniers bits du mot de réfé-35 rence (M, M') sont dans des états inverses.B8813 - 07-GR2-310 19
7. Procédé selon l'une quelconque des revendications 1 à 6, dans lequel le mot de référence (M, M') comporte des première et seconde moitiés de bits comprenant chacune un même nombre de bits à un premier état et un même nombre de bits à un second état.
8. Procédé selon l'une quelconque des revendications 1 à 7, dans lequel le nombre de bits du mot de référence (M, M') est compris entre quatre et douze.
9. Dispositif (35) d'estimation de paramètres d'un système (20) d'étalement du spectre d'un premier signal périodique (CKobs) selon une période de modulation (Tmod), comprenant : un registre à décalage (42) dont une entrée reçoit le premier signal périodique, échantillonné par un deuxième signal 15 périodique (CKref) un module (44) de détermination, à partir du résultat d'échantillonnage, de chaque occurrence où les premier et deuxième signaux sont synchrones ; un premier compteur (BCC) de chaque échantillonnage 20 remis à zéro à chaque dite occurrence ; une mémoire (47) contenant la dernière valeur (BCCm) du premier compteur avant remise à zéro à chaque dite occurrence ; un module (49) de détermination d'un troisième signal 25 binaire (SSC Detect) à un premier niveau lorsque ladite dernière valeur est supérieure à un seuil (Th) et à un second niveau lorsque ladite dernière valeur est inférieure au seuil ; et un module (50) de détermination de la période de modulation à partir de la période du troisième signal. 30
10. Dispositif selon la revendication 9, dans lequel le système d'étalement est, en outre, défini par un rapport de modulation (Rmod), le dispositif comprenant, en outre : un second compteur (BEC) de chaque dite occurrence ;B8813 - 07-GR2-310 20 un troisième compteur (BTC) de chaque dite occurrence lorsque ladite dernière valeur (BCCm) est supérieure ou inférieure au seuil (Th) ; et un module (53) de détermination du rapport de modu-5 lation à partir du rapport des troisième et deuxième compteurs.