FR2808121A1 - Boitier lsi et procede de connexion interne utilise pour celui-ci - Google Patents

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Abstract

La présente invention propose un boîtier LSI sans passer par les étapes consistant à former des perles de soudure sur une puce nue et à les souder à un film interposé. Dans la présente invention, une puce nue (4) est montée sur le boîtier LSI en formant des motifs de câblage (6) qui connectent les bornes d'entrée/ sortie (3) de ladite puce nue (4) dans une couche de montage (2) d'un substrat (1). De plus, les motifs de câblage (6) sont formés de manière à connecter les bornes E/ S extérieures (7) sur le substrat (1).

Description

BOITIER LSI <B>ET</B> PROCEDE <B>DE</B> CONNEXION INTERNE <B>UTILISE</B> POUR <B>CELUI-CI</B> <U>CONTEXTE DE L'INVENTION</U> <U>Domaine de l'invention</U> La présente invention concerne un boîtier ("Large Scale Intégration" ou "Intégration à grande échelle") et un procédé de connexion interne utilise pour celui-ci.
<U>Description de l'art antérieur</U> En ce moment, dans le domaine des boîtiers pour semi-conducteurs, des boîtiers ayant de nouveaux types de formes sont développés l'un après l'autre, afin répondre à des demandes telles que la miniaturisation l'allègement, l'accélération, et l'amélioration fonctions, pour des appareils électroniques tels que ordinateurs. En conséquence, toute une variété de boîtiers existe actuellement.
Dans 1a structure typique des boîtiers, une puce nue qui est montée sur un socle moulé sous pression est connectée avec des conducteurs pour réaliser une <B>a</B> -z connexion électrique avec des circuits extérieurs des fils de connexion. De plus, sur le socle moulé sous pression, la puce nue et les canaux qui comprennent conducteurs sont recouverts d'un boîtier moulé.
Les boîtiers LSI présentant de telles structures sont utilisés en 'étant montés sur des cartes de circuits imprimés de divers appareils électroniques. Les boîtiers LSI décrits ci-dessus sont révélés dans les demandes de brevet japonais non examinées, première publication, N ' Hei 114776 et Hei 8-279590 et autres demandes similaires.
Dans une puce conventionnelle, la puce nue est connectée en formant des perles ("bumps") de soudure sur la puce nue et soudant les perles à un substrat ou un film qui est appelé "film interposé". Toutefois, il est difficile former de très petites perles de soudure.
L'objet de présente invention est de résoudre le problème ci-dessus et de proposer un boîtier LSI sans passer par étapes consistant à former les perles de soudure sur la puce nue et à les souder au film interposé, et un procédé de connexion interne utilisé pour celui-ci.
<U>Résumé de l'invention</U> La présente invention concerne un boîtier LSI comprenant un substrat dans lequel une puce nue est montée, dans lequel un procédé de montage est utilisé pour former des motifs de câblage qui connectent les bornes d'entrée/sortie de ladite puce nue et les bornes d'entrée/sortie extérieures dudit substrat.
Avantageusement lesdits motifs de câblage sont formés dans une couche de montage dudit substrat pour connecter lesdites bornes d'entrée/sortie qui sont formées sur la surface côté substrat de ladite puce nue et lesdites bornes d'entrée/sortie extérieures qui sont formées sur la surface dudit substrat faisant face à ladite puce nue. Avantageusement lesdits motifs de connexion sont formés dans une couche de montage dudit substrat pour connecter lesdites bornes d'entrée/sortie qui sont formées sur la surface côté substrat de ladite puce nue et sur des puces nues factices qui sont formées de maniere à être adjacentes à ladite puce nue, lesdites bornes d'entrée/sortie extérieures qui sont formées sur la surface dudit substrat faisant face ladite puce nue.
La présente invention concerne également procédé de connexion interne pour un boîtier LSI comprenant un substrat dans lequel une puce nue est montée, dans lequel le procédé comprend une étape consiste à former des motifs de câblage qui connectent les bornes d'entrée/sortie de ladite puce nue et bornes d'entrée/sortie extérieures dudit substrat par un procédé de montage.
Un boîtier LSI selon la présente invention comprend donc un substrat dans lequel une puce nue est montée, dans lequel un procédé de montage est utilisé pour former des motifs de câblage qui connectent les bornes d'entrée/sortie de la puce nue et les bornes d'entrée/sortie extérieures du substrat.
De plus, le procédé de connexion interne pour un boîtier LSI selon la présente invention est un procédé de connexion interne pour un boîtier LSI comprenant un substrat dans lequel une puce nue est montée. Le procédé comprend une étape consistant à former des motifs de câblage qui connectent les bornes d'entrée/sortie de la puce nue et les bornes d'entrée/sortie extérieures du substrat un procédé de montage.
A savoir, le boîtier LSI selon la présente invention est caractérisé par l'utilisation des motifs de câblage formés par le procédé de montage à titre de moyens pour monter la puce nue et pour la connexion interne de celui-ci, au lieu des connexions sur perles de soudure conventionnelles.
Dans la présente invention, étant donné que la connexion entre la puce nue et le film interposé est réalisée par le procédé de montage plutôt que par des connexions sur perles de soudure, la connexion peut être réalisée sans utiliser de soudure entre les très petites perles de soudure et le film interposé. Par conséquent, il n'est pas nécessaire de passer par les étapes consistant à former les perles de soudure sur la puce et à les souder au film interposé.
<U>Brève explication des dessins</U> figure 1 est une vue en perspective expliquant la connexion par le procédé de montage selon un mode de réalisation de la présente invention.
figure 2 est une vue en coupe transversale d'un boîtier LSI selon un mode de réalisation la présente invention.
figure 3 est une illustration expliquant la connexion d'une puce nue selon un mode réalisation de la présente invention..
La figure 4 est un organigramme iquant le procédé de connexion interne selon mode de réalisation de la présente invention. <U>Description des modes de réalisation</U> préferés Les modes de réalisation préférés seront présentés ci-dessous en référence aux figures. La figure 1 est une vue en perspective expliquant la connexion par le procédé de montage selon un mode de réalisation de la présente invention. La figure 2 est une vue en coupe transversale d'un boîtier LSI selon un mode de réalisation de la présente invention, la figure 3 est une illustration expliquant la connexion d'une puce nue selon un mode de réalisation la présente invention. La connexion de la puce nue selon le mode de réalisation de la présente invention sera expliquée en référence aux figures 1 à 3.
Une pluralité de bornes E/S (entrée/sortie) de puce nue 3 sont formées sur une puce nue 4, et la puce nue 4 est montée sur le boîtier LSI formant des motifs de câblage 6 qui connectent les bornes E/S de puce nue 3 dans une couche de montage 2 un substrat 1. De plus, les motifs de câblage 6 sont formés de manière à connecter les bornes E/S extérieures 7 sur le substrat 1.
La figure 4 est un organigramme expliquant le procède de connexion interne selon le mode de réalisation de la présente invention. Le procédé de connexion interne du boîtier LSI selon le mode de réalisation de la présente invention sera expliqué en référence aux figures 1 à 4.
Dans le procédé de connexion selon ce mode de réalisation, d'abord, une feuille de cuivre recouverte de rés' est stratifiée sur des puces nues factices Sa et 5b et sur les bornes E/S de puce nue 3 sur la puce 4 (étape S1 sur la figure 4), et ensuite, des trous sont alésés dans les bornes E/S de puce nue 3 par laser (étape S2 sur la figure 4).
Après cela, les motifs de câblage 6 sont formés la couche de montage 2 du substrat 1 par placage, exposition et décapage après développement (formation motifs) (étape S3 sur la figure 4) ; les bornes E/S extérieures 7 sont formées de manière à connecter les motifs de câblage 6 sur le substrat dans lequel la puce nue 4 est montée (étape S4 sur la figure 4).
Comme décrit ci-dessus, dans présente invention, étant donné que les motifs de câblage 6 pour la connexion entre les bornes E/S de puce nue 3 et les bornes E/S extérieures 7 sont formés dans la couche de montage 2 par le procédé de montage, la connexion de la puce nue 4 peut être réalisée sans utiliser de soudure entre les très petites perles de soudure et le film interposé. Par conséquent, selon la présente invention, il n'est pas nécessaire de passer les étapes consistant à former des perles de soudure sur la puce 4 et à les souder au film interpose lorsque l'on fabrique le boîtier LSI qui comprend le substrat dans lequel la puce nue est montée.

Claims (4)

<U>REVENDICATIONS</U>
1. Boîtier LSI comprenant un substrat (1) dans lequel une puce nue (4) est montée, caractérise en ce qu'un procédé de montage est utilisé pour former des motifs de câblage (6) qui connectent les bornes d'entrée/sortie (3) de ladite puce nue (4) et les bornes d'entrée/sortie extérieures (7) dudit substrat
2. Boîtier LSI selon la revendication dans lequel lesdits motifs de câblage (6) sont formés dans couche de montage (2) dudit substrat (1) pour connecter lesdites bornes d'entrée/sortie (3) qui sont formées sur la surface côté substrat de ladite puce nue (4) et lesdites bornes d'entrée/sortie extérieures (7) qui sont formées sur la surface dudit substrat (1) faisant face à ladite puce nue (4).
3. Boîtier LSI selon la revendication 1, dans lequel lesdits motifs de connexion (6) sont formés dans une couche de montage (2) dudit substrat (1) pour connecter lesdites bornes d'entrée/sortie (3) qui sont formées sur la surface côté substrat de ladite puce nue ( et sur des puces nues factices qui sont formées de manière à être adjacentes à ladite puce nue (4), et lesdites bornes d'entrée/sortie extérieures (7) qui sont formées sur la surface dudit substrat (1) faisant face à ladite puce nue (4).
4 Procédé de connexion interne pour un boîtier LSI comprenant un substrat (1) dans lequel une puce nue (4) montée, ledit procédé étant caractérisé en ce qu'il comprend une étape qui consiste a former des motifs de câblage (6) qui connectent les bornes d'entrée/sortie (3) de ladite puce nue (4) et les bornes d'entrée/sortie extérieures (7) dudit substrat (1) par un procédé de montage.
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7061096B2 (en) * 2003-09-24 2006-06-13 Silicon Pipe, Inc. Multi-surface IC packaging structures and methods for their manufacture
WO2005036610A2 (fr) 2003-10-10 2005-04-21 Silicon Pipe, Inc. Structures et ensembles de boitier ci a contact multisurface
WO2005050708A2 (fr) * 2003-11-13 2005-06-02 Silicon Pipe, Inc. Structures de carte de circuit imprime a etages, destinees aux transmissions de signaux a vitesse elevee
US7652381B2 (en) 2003-11-13 2010-01-26 Interconnect Portfolio Llc Interconnect system without through-holes
KR20050065038A (ko) * 2003-12-24 2005-06-29 삼성전기주식회사 비수직 비아가 구비된 인쇄회로기판 및 패키지
US7278855B2 (en) 2004-02-09 2007-10-09 Silicon Pipe, Inc High speed, direct path, stair-step, electronic connectors with improved signal integrity characteristics and methods for their manufacture
JP4899548B2 (ja) * 2006-03-13 2012-03-21 日本電気株式会社 半導体装置の製造方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4866501A (en) * 1985-12-16 1989-09-12 American Telephone And Telegraph Company At&T Bell Laboratories Wafer scale integration
US4878991A (en) * 1988-12-12 1989-11-07 General Electric Company Simplified method for repair of high density interconnect circuits
US5306670A (en) * 1993-02-09 1994-04-26 Texas Instruments Incorporated Multi-chip integrated circuit module and method for fabrication thereof
US5324687A (en) * 1992-10-16 1994-06-28 General Electric Company Method for thinning of integrated circuit chips for lightweight packaged electronic systems
US5841193A (en) * 1996-05-20 1998-11-24 Epic Technologies, Inc. Single chip modules, repairable multichip modules, and methods of fabrication thereof

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61269345A (ja) * 1985-05-24 1986-11-28 Hitachi Ltd 半導体装置
US5138438A (en) * 1987-06-24 1992-08-11 Akita Electronics Co. Ltd. Lead connections means for stacked tab packaged IC chips
JP2973646B2 (ja) 1991-10-16 1999-11-08 富士通株式会社 ベアチップlsiの実装構造
JPH08279590A (ja) 1995-04-04 1996-10-22 Toshiba Corp マルチチップモジュール型lsiおよびそのパッケージ組み立て方法
US5906042A (en) * 1995-10-04 1999-05-25 Prolinx Labs Corporation Method and structure to interconnect traces of two conductive layers in a printed circuit board
US5886877A (en) * 1995-10-13 1999-03-23 Meiko Electronics Co., Ltd. Circuit board, manufacturing method therefor, and bump-type contact head and semiconductor component packaging module using the circuit board
JP3037603B2 (ja) 1995-11-29 2000-04-24 住友ベークライト株式会社 半導体パッケージ用プリント回路基板
JPH09162320A (ja) 1995-12-08 1997-06-20 Shinko Electric Ind Co Ltd 半導体パッケージおよび半導体装置
JPH1117059A (ja) 1997-06-26 1999-01-22 Toppan Printing Co Ltd ボールグリッドアレイ基板及びその連続体
JP3152180B2 (ja) 1997-10-03 2001-04-03 日本電気株式会社 半導体装置及びその製造方法
JPH11233678A (ja) 1998-02-16 1999-08-27 Sumitomo Metal Electronics Devices Inc Icパッケージの製造方法
JP2000357873A (ja) * 1999-06-17 2000-12-26 Hitachi Ltd 多層配線基板及びその製造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4866501A (en) * 1985-12-16 1989-09-12 American Telephone And Telegraph Company At&T Bell Laboratories Wafer scale integration
US4878991A (en) * 1988-12-12 1989-11-07 General Electric Company Simplified method for repair of high density interconnect circuits
US5324687A (en) * 1992-10-16 1994-06-28 General Electric Company Method for thinning of integrated circuit chips for lightweight packaged electronic systems
US5306670A (en) * 1993-02-09 1994-04-26 Texas Instruments Incorporated Multi-chip integrated circuit module and method for fabrication thereof
US5841193A (en) * 1996-05-20 1998-11-24 Epic Technologies, Inc. Single chip modules, repairable multichip modules, and methods of fabrication thereof

Also Published As

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US6538310B2 (en) 2003-03-25
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