FR2797076A1 - Procede de fabrication d4une carte a puce a contact - Google Patents

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Abstract

L'invention concerne un procédé de fabrication d'un dispositif électronique, tel qu'une carte à puce à contacts affleurant, caractérisé en ce qu'il comporte les étapes suivantes : - réalisation d'un corps de carte (100) muni d'une cavité présentant des plans verticaux et/ ou des plans inclinés; - impression de plages de contact (25) et de pistes d'interconnexion (27) par jet de gouttes de matière conductrice, les pistes d'interconnexion (27) s'étendant dans la cavité; - report d'une puce de circuit intégré (20), plots de contact (22) vers le haut, dans la cavité; - connexion des plots de contact (22) de la puce (20) aux pistes d'interconnexion (27).

Description

PROCEDE DE FABRICATION D'UNE CARTE A PUCE A CONTACT La présente invention concerne un procédé de fabrication d'un support de mémorisation de type carte à puce à plages de contact affleurantes.
Les cartes à puce sont destinées à la réalisation de diverses opérations, telles que, par exemple, des opérations bancaires, des communications téléphoniques ou diverses opérations d'identification.
Les cartes à contacts comportent des métallisations affleurant la surface de la carte, disposées à un endroit précis du corps de carte, défini par la norme usuelle ISO 7816. Ces métallisations sont destinées à venir au contact d'une tête de lecture d'un lecteur en vue d'une transmission électrique de données.
Telles qu'elles sont réalisées actuellement, les cartes à puce sont des objets portables de faible épaisseur dont les dimensions sont normalisées. La norme usuelle ISO 7810 correspond à une carte de format standard de 85 mm de longueur, de 54 mm de largeur et de 0,76 mm d'épaisseur.
Il existe de nombreux procédés de fabrication de cartes à puce. La majorité de ces procédés est basée sur l'assemblage de la puce de circuit intégré dans un sous-ensemble appelé micromodule qui est assemblé en utilisant des procédés traditionnels.
Un procédé classique, illustré sur la figure 1, consiste à coller une puce de circuit intégré 20 en disposant sa face active avec ses plots de contact 22 vers le haut, et en collant la face opposée sur une feuille support diélectrique 28. La feuille diélectrique 28 est elle-même disposée sur une grille de contacts 24 d'une plaque métallique, par exemple en cuivre nickelé et doré. Des puits de connexion 21 sont pratiqués dans la feuille diélectrique 28 et des fils de connexion 26 relient les plots de .contact 22 de la puce 20 aux plages de contacts de la grille 24 par l'intermédiaire des puits de connexion 21. Enfin, une résine d'encapsulation 30, à base d'époxy, protège la puce 20 et les fils de connexion 26 soudés. Le micromodule est ensuite découpé puis encarté dans la cavité d'un corps de carte préalablement décoré.
Ce procédé présente cependant l'inconvénient d'être coûteux. En effet, les métallisations en cuivre, nickel et or élèvent considérablement le prix de revient des cartes. De plus, le nombre d'étapes de fabrication est élevé.
Un but de la présente invention est donc de fabriquer une carte à puce à prix réduit, en particulier en supprimant l'étape de réalisation du micromodule qui nécessite l'utilisation d'une plaque métallique.
Des procédés de fabrication de cartes à puce, sans étape intermédiaire de réalisation d'un micromodule, ont déjà été étudiés pour réduire les coûts de revient des cartes.
Une première solution, décrite dans les demandes de brevets FR2671416, FR2671417, et FR2671418, consiste à encarter une puce de circuit intégré directement dans un corps de carte. Pour cela le support de carte est localement ramolli et la puce est pressée dans la zone ramollie. Aucune cavité n'est donc pratiquée dans le corps de carte. Une carte obtenue selon cette technologie est schématisée en vue de dessus sur la figure 2. La puce 20 est disposée de telle sorte que ses plots de contact 22 affleurent la surface de la carte 100. Des opérations de sérigraphie permettent ensuite d'imprimer, sur un même plan, des plages de contact 25 et des pistes d'interconnexion 27 permettant de relier les plages de contact 25 aux plots de contact 22 de la puce 20. Un vernis de protection est ensuite appliqué sur la puce 20 ainsi que sur les connexions entre les plots de contact 22 de la puce et les pistes d'interconnexion 27.
Cette première solution présente cependant plusieurs inconvénients. Tout d'abord, ce procédé ne peut être adapté qu'à des puces de très petites dimensions. De plus, l'opération de sérigraphie des plages de contacts 25 et des pistes d'interconnexion 27 est délicate à mettre en oeuvre car le positionnement des pistes 27 sur les plots de contact 22 de la puce 20 nécessite une très grande précision d'indexation qui doit être contrôlée par VAO (Vision Assistée par Ordinateur). Cette contrainte nuit à la cadence et au rendement du procédé de fabrication.
En outre, la puce 20 doit se située parfaitement à fleur de la carte 100 car le procédé de sérigraphie ne permet pas de réaliser un motif de pistes d'interconnexion 27 en trois dimensions.
La puce doit par ailleurs être parfaitement positionnée pour que ses plots de contact 22 soient disposés parallèlement aux bords latéraux de la carte 100 et permettre de réaliser les plages de contact 25 parallèles aux bords latéraux de la carte. Or, la puce étant disposée dans une zone localement ramollie, il n'est pas facile de la positionner correctement, et les cartes à puce dont les plages de contact sont disposées légèrement de biais sont destinées au rebut.
Ce procédé est par conséquent trop délicat à mettre en oeuvre pour être adapté à une production industrielle. De plus, le pourcentage de cartes destinées au rebut reste important et contribue à élever le coût de fabrication.
Une autre solution ayant été envisagée, pour réduire le prix de revient des cartes à puce, utilise la technologie "Chrysalide". Cette technologie repose sur l'application de pistes électriquement conductrices par un procédé de type MID ("Moulded Interconnection Device" en littérature anglo-saxonne). Plusieurs procédés associés à cette technologie ont déjà fait l'objet de dépôts de demandes de brevet. Les demandes de brevet EP-A-0 753 827, EP-A-0 688 050, et EP-A- 0 688 051, notamment, décrivent des procédés de fabrication et d'assemblage d'une carte à circuit intégré utilisant une telle technologie.
La carte comporte un logement pour recevoir le circuit intégré. Des pistes électriquement conductrices sont disposées contre le fond et les parois latérales du logement et sont reliées à des plages métalliques de contact formées sur la surface du support de carte. La puce est alors reportée dans ce logement et électriquement reliée aux pistes conductrices, par une technologie de flip chip par exemple, en la retournant pour placer ses plots de contact directement sur les pistes conductrices disposées au fond du logement.
L'application des pistes conductrices dans le logement peut être effectuée de différentes manières. Une première manière consiste à réaliser de l'estampage à chaud. Pour cela, une feuille comportant des métallisations en cuivre, recouvertes éventuellement d'étain ou de nickel, et munie d'une colle activable à chaud, est découpée puis collée à chaud dans le logement. Une deuxième manière consiste à appliquer, au moyen d'un tampon, une laque contenant un catalyseur au Palladium, aux endroits destinés à être métallisés, et à chauffer la laque; puis à réaliser une métallisation, par dépôt de cuivre et/ou de nickel, en utilisant un procédé électrochimique d'autocatalyse.
Tous ces procédés d'application de pistes conductrices sont cependant complexes à mettre en ceuvre et donc coûteux. Ils nécessitent souvent l'utilisation d'un outillage spécifique.
De plus, les plages de contact et les connexions sont réalisées par un dépôt de métallisations utilisant encore le cuivre et/ou le nickel qui sont des éléments chers, si bien que le prix de revient des cartes reste très élevé. La technologie "Chrysalide" fait donc appel à des procédés trop complexes et utilise des éléments métalliques trop chers pour être adaptée à une production industrielle en grande masse. Pour pallier les inconvénients précités, l'invention propose un procédé de fabrication d'un support de mémorisation de type carte à puce à contacts affleurant qui utilise une technologie de jet de matière conductrice pour la réalisation des plages de contacts et pour les pistes d'interconnexion, directement sur le support du corps de carte.
En outre, la connexion de la puce aux pistes d'interconnexion peut également être réalisée par jet de matière conductrice.
Plus particulièrement, l'invention concerne un procédé de fabrication d'un dispositif électronique, tel qu'une carte à puce à contacts affleurant, caractérisé en ce qu'il comporte les étapes suivantes - réalisation d'un corps de carte muni d'une cavité présentant des plans verticaux et/ou des plans inclinés ; - impression de plages de contact et pistes d'interconnexion par jet de gouttes de matière conductrice, les pistes d'interconnexion s'étendant dans la cavité ; - report d'une puce de circuit intégré, plots de contact vers le haut, dans la cavité ; - connexion des plots de contact de la puce aux pistes d'interconnexion.
Selon une caractéristique, la connexion de la puce aux pistes d'interconnexion est réalisée par jet de gouttes de matière conductrice.
Selon un mode de réalisation, les étapes d'impression des plages de contact et des pistes d'interconnexion et de connexion de la puce aux dites pistes sont réalisées simultanément par jet de gouttes de matière conductrice.
Selon une variante de réalisation, le procédé comporte en outre une étape d'isolation des tranches de la puce réalisée par jet de gouttes de matière isolante de manière à remplir l'intervalle entre la puce et les parois de la cavité.
Selon une variante de réalisation, le procédé comporte en outre une étape de protection de la puce et de ses connexions.
Selon une particularité, la protection de la puce et de ses connexion peut être réalisée par jet de gouttes de matière isolante.
Selon une caractéristique, le report de la puce est réalisé par collage au moyen d'une colle thermique. Selon une caractéristique, la matière conductrice comporte des particules métalliques. Selon une autre caractéristique, la matière conductrice comporte un matériau polymère conducteur.
Selon une caractéristique, la matière isolante comporte une résine à réticulation aux ultraviolets. Selon une autre caractéristique, la matière isolante comporte une résine thermopolymérisable.
Selon une caractéristique, les jets de gouttes de matière conductrice et isolante sont réalisés au moyen de têtes d'éjection piézoélectrique.
L'invention concerne également un dispositif électronique portable, de type carte à puce à plages de contact affleurantes réalisées sur un corps support, au moins une puce de circuit intégré étant électriquement reliée aux plages de contact par des pistes d'interconnexion, caractérisé en ce que la puce est disposée face active vers le haut dans la cavité du corps support en présentant un intervalle autour de la puce, ledit intervalle étant au moins partiellement comblé au moins au niveau des passages de connexion aux pistes d'interconnexion.
Selon une première variante, l'intervalle est comblé, au moins partiellement, par de la matière isolante.
Selon une deuxième variante, l'intervalle est comblé, au moins partiellement, par de la matière conductrice.
Selon une caractéristique, les plages de contacts et les pistes d'interconnexion se composent de points de matière conductrice obtenus par jet de matière.
Selon une caractéristique, la connexion entre la puce et les pistes d'interconnexion se compose de points de matière conductrice obtenus par jet de matière. Selon une particularité, les points de matière conductrice présentent une résolution supérieure ou égale à 60 Dpi. Le procédé de fabrication selon l'invention ne comporte que quatre étapes : l'injection du corps de carte, l'impression des plages de contact et des pistes d'interconnexion, report et connexion de la puce.
Avantageusement, la puce peut être reportée dans la cavité du corps de carte avant l'étape d'impression de manière à réaliser la connexion de la puce simultanément à l'impression du motif des plages de contact et des pistes d'interconnexion.
Le procédé selon l'invention présente en outre l'avantage d'utiliser une technologie numérique pour l'impression du motif des pistes d'interconnexion. Il est ainsi possible de compenser les tolérances de positionnement de la puce dans la cavité du corps de carte. En effet, avec les techniques antérieures, de sérigraphie par exemple, un léger décalage angulaire de la puce dans la cavité peut entraîner un décalage beaucoup plus important de l'orientation des plages de contact. Avec la technologie du jet d'encre, il est possible de modifier automatiquement le motif à imprimer afin de compenser un tel décalage par un traitement d'image. Un tel ajustement est en outre possible à chaque positionnement de puce.
De plus, la cavité du corps de carte présente une profondeur moindre que celle destinée à recevoir un micromodule de la technologie classique. I1 est ainsi possible de fabriquer des cartes plus fines. D'autres particularités et avantages de l'invention apparaîtront à la lecture de la description donnée à titre d'exemple illustratif et non limitatif et faite en référence aux figures annexées dans lesquelles - la figure 1, déjà décrite, est un schéma en section transversale qui illustre un procédé traditionnel de fabrication de cartes à puce à contacts ; - la figure 2, déjà décrite, est un schéma en vue de dessus d'une carte à puce à contacts fabriquée selon une technologie connue ; - les figures 3a à 3e illustrent schématiquement les étapes du procédé selon un premier mode de réalisation de l'invention ; - les figures 4a à 4c illustrent schématiquement les étapes du procédé selon un second mode de réalisation de l'invention. On se réfère aux figures 3a à 3e qui illustrent les étapes du procédé de fabrication selon un premier mode de réalisation de l'invention.
Un corps de carte 100 munie d'une cavité 120 est réalisé (figure 3a). Le corps de carte 100 peut être réalisé selon un procédé classique, par exemple, par injection de matière plastique dans un moule. La cavité 120 peut être obtenue soit par usinage du corps de carte 100, soit lors de la fabrication par injection dans un moule adapté.
Selon un exemple de réalisation de l'invention, la cavité 120 peut présenter des plans verticaux 122 et des plans inclinés 124. Les plans verticaux 122 présentent une hauteur sensiblement égale à celle de la puce 20 destinées à être placée dans ladite cavité 120.
Les plages de contact 25 et les pistes d'interconnexion 27 sont alors imprimées (figure 3b) par jet de gouttes de matière conductrice. Préférentiellement, une tête d'éjection comportant une pluralité de buses utilisant une technologie piézoélectrique, ou piézo , est utilisée pour réaliser l'impression par jet de matière conductrice. Cette technologie est avantageusement indépendante de la viscosité des matériaux à injecter et elle ne met pas en contact le matériau éjecté et les électrodes de mise en oeuvre de la tête.
En outre, les têtes d'éjection de type piézo sont actuellement parmi les plus rapides, et il est courant d'atteindre des fréquences disponibles de 12.24 et 40 kHz, ce qui permet de garantir des vitesses d'éjection de gouttes suffisamment rapides pour des applications industrielles.
Néanmoins, d'autres technologies de tête d'éjection peuvent être envisagées, telles que les têtes d'éjection thermiques, ou les têtes d'éjection à jet dévié, par exemple.
La résolution des buses de la tête d'éjection choisie est préférentiellement élevée, de 300 à 600 Dpi (Dot per inch en unité de mesure anglaise, points par pouce), afin de garantir un tracé de piste d'interconnexion 27 précis et dense si nécessaire.
Cette résolution des buses peut cependant évoluer avec la technique future.
Avantageusement, le jet de matière conductrice permet d'obtenir des pistes d'interconnexion 27 fines et précises, quelque soit le motif. En effet, un logiciel contrôle la tête d'éjection dont le tracé est programmable et aisément modifiable.
Les pistes d'interconnexion 27 se prolongent dans la cavité 120 afin de se rapprocher des plots de la puce devant être reportée. La puce ne doit donc pas forcément être située à fleur du corps de carte car la technique du jet de matière permet l'impression d'un motif en trois dimensions.
La puce de circuit intégré 20 est alors reportée dans la cavité 120 (figure 3c) par collage, au moyen d'une colle thermique par exemple. Selon les applications, cette colle peut être isolante ou conductrice. La puce 20 est reportée avec ses plots de contact 22 vers le haut.
Un intervalle apparaît entre les tranches de la puce 20 et les parois de la cavité 120, qui peut être au moins partiellement comblé 40.
Plusieurs cas de figures sont envisageables. Dans un premier cas, la tranche de la puce peut être conductrice, c'est à dire que le semi-conducteur utilisé pour sa fabrication est conducteur sur la tranche. L'intervalle doit alors être comblé par de la matière isolante, au moins sous les chemins de connexion qui seront réalisés ultérieurement afin d'éviter tout risque de court circuit.
L'isolation des tranches de la puce peut avoir été réalisée précédemment selon une quelconque technique connue, telle que la pulvérisation par exemple.
A la limite, on peut effectuer une isolation partielle des tranches sous les chemins de connexion sans nécessairement combler l'intervalle à ce niveau.
Préférentiellement, le remplissage de l'intervalle peut être réalisé par jet de gouttes de matière isolante. La technique du jet de matière permet d'atteindre la précision requise pour combler cet intervalle. Le jet de matière isolante permet en effet de bien maîtriser l'épaisseur et l'emplacement de la protection 40 déposée. Dans un second cas de figure, la tranche de la puce n'est pas conductrice et le remplissage de l'intervalle par un isolant n'est pas indispensable.
I1 est néanmoins avantageux de combler cet intervalle, d'une part pour assurer le bon maintien de la puce 20 dans la cavité 120, et d'autre part pour éviter un écoulement des autres matières utilisées dans la suite du procédé.
Lors d'une connexion par jet de gouttes de matière conductrice, si l'intervalle n'est pas comblé par une matière quelconque 40, la matière conductrice coulera le long des flancs de la puce au niveau des chemins de connexion.
De même, lors d'une connexion par câblage filaire, si l'intervalle n'est pas comblé par une matière quelconque 40, la résine d'enrobage déposée pour protéger la puce 20 et ses fils de connexion s'écoulera dans l'intervalle.
Que l'intervalle soit comblé totalement ou partiellement, la puce 20 est ensuite connectée aux pistes d'interconnexion 27 (figure 3d). Préférentiellement, cette connexion 23 est réalisée par jet de gouttes de matière conductrice qui relie électriquement les plots 22 de la puce aux pistes d'interconnexion 27.
Si la puce 20 n'a pas été parfaitement positionnée dans la cavité 120, en plaçant chaque plot de contact 22 en vis à vis d'une amenée d'une piste d'interconnexion 27, il est encore possible de les relier en contrôlant le motif de la connexion 23 par Vision Assistée par Ordinateur et en modifiant, au moyen du logiciel, le trajet de la tête d'éjection.
I1 peut néanmoins être envisagée de réaliser les connexions selon une technique classique de câblage filaire. Dans un tel cas, l'isolation des tranche de la puce 20 n'est pas forcément nécessaire.
Eventuellement, une étape supplémentaire de protection 45 (figure 3e) peut recouvrir la puce 20 et ses connexions 23 à fleur du corps de carte 100.
Cette protection 45 peut être réalisée selon des procédés classiques, tel que par exemple le glob top qui consiste à délivrer une goutte de matière pour un enrobage de la puce 20 et des connexions 23 par le dessus, ou par jet de gouttes de matière isolante.
Les figures 4a à 4c illustrent les étapes d'un second mode de réalisation du procédé selon l'invention, dans lequel la connexion 23 de la puce 20 est réalisée simultanément à l'impression des plages de contact 25 et des pistes d'interconnexion 27 (figure 4c).
La puce 20 est reportée dans la cavité 120 du corps de carte 100, réalisé comme décrit précédemment (figure 4a), avant l'étape d'impression. L'intervalle entre les tranches de la puce 20 et les parois de la cavité 120 est préférentiellement comblé 40 pour éviter une coulée de matière conductrice (figure 4b).
Ce mode de réalisation permet de réduire encore le nombre d'étapes du procédé de fabrication.

Claims (18)

REVENDICATIONS
1. Procédé de fabrication d'un dispositif électronique, tel qu'une carte à puce à contacts affleurant, caractérisé en ce qu'il comporte les étapes suivantes - réalisation d'un corps de carte (100) muni d'une cavité (120) présentant des plans verticaux (122) et/ou des plans inclinés (129) ; - impression de plages de contact (25) et de pistes d'interconnexion (27) par jet de gouttes de matière conductrice, les pistes d'interconnexion (27) s'étendant dans la cavité (120) ; - report d'une puce de circuit intégré (20), plots de contact (22) vers le haut, dans la cavité (120) ; - connexion (23) des plots de contact (22) de la puce (20) aux pistes d'interconnexion (27).
2. Procédé de fabrication selon la revendication 1, caractérisé en ce que la connexion (23) de la puce (20) aux pistes d'interconnexion (27) est réalisée par jet de gouttes de matière conductrice.
3. Procédé de fabrication selon l'une des revendications 1 à 2, caractérisé en ce que les étapes d'impression des plages de contact (25) et des pistes d'interconnexion (27) et de connexion (23) de la puce (20) aux dites pistes (27) sont réalisées simultanément par jet de gouttes de matière conductrice.
4. Procédé de fabrication selon l'une quelconque des revendications précédentes, caractérisé en ce qu'il comporte en outre une étape d'isolation (40) des tranches de la puce (20) réalisée par jet de gouttes de matière isolante de manière à remplir l'intervalle entre la puce (20) et les parois de la cavité (120).
5. Procédé de fabrication selon l'une quelconque des revendications précédentes, caractérisé en ce qu'il comporte en outre une étape de protection (45) de la puce (20) et de ses connexions (23).
6. Procédé de fabrication selon la revendication 5, caractérisé en ce que la protection (45) de la puce (20) et de ses connexions (23) est réalisée par jet de gouttes de matière isolante.
7. Procédé de fabrication selon l'une quelconque des revendications précédentes, caractérisé en ce que le report de la puce (20) dans la cavité (120) est réalisé par collage au moyen d'une colle thermique.
8. Procédé de fabrication selon l'une quelconque des revendications 1 à 3, caractérisé en ce que la matière conductrice comporte des particules métalliques.
9. Procédé de fabrication selon l'une quelconque des revendications 1 à 3, caractérisé en ce que la matière conductrice comporte un matériau polymère conducteur.
10. Procédé de fabrication selon l'une quelconque des revendications 1 à 5, caractérisé en ce que la matière isolante comporte une résine à réticulation aux ultraviolets.
11. Procédé de fabrication selon l'une quelconque des revendications 1 à 5, caractérisé en ce que la matière isolante comporte une résine thermopolymérisable.
12. Procédé de fabrication selon l'une quelconque des revendications précédentes, caractérisé en ce que les jets de gouttes de matière conductrice et isolante sont réalisés au moyen de têtes d'éjection piézoélectrique.
13. Dispositif électronique portable, de type carte à puce à plages de contact affleurantes réalisées sur un corps support (100), au moins une puce de circuit intégré (20) étant électriquement reliée aux plages de contact (25) par des pistes d'interconnexion (27), caractérisé en ce que la puce (20) est disposée face active vers le haut dans la cavité (120) du corps support (100) en présentant un intervalle autour de la puce (20), ledit intervalle étant au moins partiellement comblé (40) au moins au niveau des passages de connexion (23) aux pistes d'interconnexion (27).
14. Dispositif électronique portable selon la revendication 13, caractérisé en ce que l'intervalle est comblé, au moins partiellement, par de la matière isolante.
15. Dispositif électronique portable selon la revendication 13, caractérisé en ce que l'intervalle est comblé, au moins partiellement, par de la matière conductrice.
16. Dispositif électronique portable selon l'une quelconque des revendications 13 à 15, caractérisé en ce que les plages de contacts (25) et les pistes d'interconnexion (27) se composent de points de matière conductrice obtenus par jet de matière.
17. Dispositif électronique portable selon l'une quelconque des revendications 13 à 16, caractérisé en ce que la connexion (23) entre la puce (20) et les pistes d'interconnexion (27) se compose de points de matière conductrice obtenus par jet de matière.
18. Dispositif électronique portable selon l'une quelconque des revendications 13 à 17, caractérisé en ce que les points de matière conductrice présentent une résolution supérieure ou égale à 60 Dpi.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2006120309A2 (fr) * 2005-05-11 2006-11-16 Stmicroelectronics Sa Microplaquette de silicium ayant des plages de contact inclinees et module electronique comprenant une telle microplaquette
FR3035987A1 (fr) * 2015-05-04 2016-11-11 Starchip Procede de fabrication d'une carte a puce par impression d'une encre conductrice

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
ITTO20150230A1 (it) 2015-04-24 2016-10-24 St Microelectronics Srl Procedimento per produrre componenti elettronici, componente e prodotto informatico corrispondenti

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5574309A (en) * 1991-11-25 1996-11-12 Gemplus Card International Integrated circuit card comprising means for the protection of the integrated circuit
US5647122A (en) * 1994-06-15 1997-07-15 U.S. Philips Corporation Manufacturing method for an integrated circuit card
DE19621044A1 (de) * 1996-05-24 1997-11-27 Giesecke & Devrient Gmbh Verfahren zur Herstellung eines kartenförmigen Datenträgers
FR2761497A1 (fr) * 1997-03-27 1998-10-02 Gemplus Card Int Procede de fabrication d'une carte a puce ou analogue
WO1998049653A1 (fr) * 1997-05-01 1998-11-05 Micron Communications, Inc. Procede de formation de ci dans des substrats et circuits enfouis

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5574309A (en) * 1991-11-25 1996-11-12 Gemplus Card International Integrated circuit card comprising means for the protection of the integrated circuit
US5647122A (en) * 1994-06-15 1997-07-15 U.S. Philips Corporation Manufacturing method for an integrated circuit card
DE19621044A1 (de) * 1996-05-24 1997-11-27 Giesecke & Devrient Gmbh Verfahren zur Herstellung eines kartenförmigen Datenträgers
FR2761497A1 (fr) * 1997-03-27 1998-10-02 Gemplus Card Int Procede de fabrication d'une carte a puce ou analogue
WO1998049653A1 (fr) * 1997-05-01 1998-11-05 Micron Communications, Inc. Procede de formation de ci dans des substrats et circuits enfouis

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2006120309A2 (fr) * 2005-05-11 2006-11-16 Stmicroelectronics Sa Microplaquette de silicium ayant des plages de contact inclinees et module electronique comprenant une telle microplaquette
WO2006120309A3 (fr) * 2005-05-11 2007-03-08 St Microelectronics Sa Microplaquette de silicium ayant des plages de contact inclinees et module electronique comprenant une telle microplaquette
US7823322B2 (en) 2005-05-11 2010-11-02 Stmicroelectronics Sa Silicon chip having inclined contact pads and electronic module comprising such a chip
FR3035987A1 (fr) * 2015-05-04 2016-11-11 Starchip Procede de fabrication d'une carte a puce par impression d'une encre conductrice

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