FR2767222A1 - Procede de fabrication d'un transistor a effet de champ mos a hautes performances - Google Patents

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Abstract

Dans un procédé de fabrication d'un transistor à effet de champ, on forme sur un substrat (30) un masque (34) ayant une ouverture; on forme une couche de matériau d'espacement sur le masque et à l'intérieur de l'ouverture; on attaque le matériau d'espacement pour former des éléments d'espacement (42) le long des parois de l'ouverture; on forme un isolant de grille (52) entre les éléments d'espacement; et on forme une électrode de grille (56) en contact avec l'isolant de grille. Les éléments d'espacement permettent de réduire la largeur effective de la grille.

Description

PROCEDE DE FABRICATION D'UN TRANSISTOR
A EFFET DE CHAMP MOS A HAUTES PERFORMANCES
Cette invention concerne des transistors à effet de champ MOS de dimensions réduites et la formation de transistors à effet de champ ayant des électrodes de grille étroites.
Les transistors à effet de champ, couramment appelés FET ou
MOSFET, sont les dispositifs les plus courants dans des dispositifs à circuits intégrés modernes. La figure 1 montre une configuration d'un transistor à effet de champ. Des régions d'isolation de champ 12 sont formées à la surface d'un substrat 10, de façon à définir les régions de dispositifs actifs et à établir une isolation latérale entre des dispositifs adjacents qui sont formés dans le substrat 10 et sur la surface de celui-ci.
Une couche d'oxyde de grille pour le transistor à effet de champ recouvre les régions de dispositifs actifs du substrat 10 et une électrode de grille 16 en silicium polycristallin dopé est formée sur la couche d'oxyde de grille 14. Des structures d'espacement en oxyde 18 peuvent être formées de part et d'autre de l'électrode de grille 16. Les bords intérieurs de régions de sourceldrain 20 définissent une région de canal à la surface du substrat, avec une région de source/drain s'étendant de chaque côté de l'électrode de grille 16 jusqu'aux régions d'isolation de champ 12. Les régions de source/drain 20 ont fréquemment une structure à drain faiblement dopé (ou LDD pour "lightly doped drain"), dans laquelle une partie intérieure, plus faiblement dopée, de la région de sourceldrain est alignée avec le bord de l'électrode de grille 16, et une partie plus fortement dopée de la région de sourceldrain 20 est alignée avec la structure d'espacement en oxyde 18.
De façon générale, on prépare la structure de transistor à effet de champ qui est représentée sur la figure 1 en formant tout d'abord un masque d'isolation de champ sur la surface du substrat 10, avec des ouvertures dans le masque qui laissent à nu le substrat sur des régions dans lesquelles les structures d'isolation de champ seront formées. On forme ensuite les structures d'isolation de champ en utilisant soit un procédé d'oxydation locale de silicium (ou LOCOS), comme représenté, soit un procédé d'isolation par tranchée de faible profondeur. On enlève ensuite le masque d'isolation de champ et on peut effectuer diverses implantations dans les régions actives du substrat 10, pour ajuster le profil de dopage du substrat à l'intérieur des régions actives. On fait ensuite croître une couche d'oxyde de grille 14 sur les surfaces nettoyées des régions actives du substrat 10. On effectue un dépot uniforme de silicium polycristallin par une technique de dépôt chimique en phase vapeur à basse pression (ou LPCVD) sur la couche d'oxyde de grille et sur les régions d'isolation de champ. On dope la couche de silicium polycristallin, de façon caractéristique par implantation ionique, et on utilise ensuite une opération de photolithographie pour définir des électrodes de grille 16 sur les régions actives. On forme les régions de source/drain 20 dans un processus d'implantation en deux phases. On effectue une première implantation ionique en utilisant l'électrode de grille et les régions d'isolation de champ pour masquer le substrat, de façon à former les parties plus faiblement dopées des régions de source/drain 20, de type LDD. On dépose une couche d'oxyde, par dépôt chimique en phase vapeur ou
CVD, sur les électrodes de grille qui s'étendent sur la surface du dispositif, et on utilise ensuite un processus d'attaque de réduction d'épaisseur pour former des structures d'espacement 18 de part et d'autre de l'électrode de grille 16. On effectue une seconde implantation ionique avec une dose supérieure à celle de la première implantation, pour former une région plus fortement dopée qui est alignée avec les structures d'espacement en oxyde 18, et pour achever les régions de source/drain 20.
Des améliorations de la densité de dispositifs et des réductions du coût de fabrication de circuits intégrés sont étroitement liées à la réduction de la taille de dispositifs dans ces circuits. La largeur de l'électrode de grille 16, ainsi que la taille d'autres structures de dispositifs, sont déterminées par des processus de lithographie classiques. La réduction de la taille du transistor à effet de champ MOS qui est représenté sur la figure 1 ne peut généralement pas aller au-delà des limitations de résolution et d'alignement de la technologie de traitement particulière qui est utilisée pour former le dispositif de la figure 1. Par conséquent, on prend de façon caractéristique pour la largeur de l'électrode de grille 16 une largeur d égale à la règle de conception pour le processus particulier qui est utilisé dans la fabrication de l'électrode de grille. Des réductions supplémentaires de la taille de l'électrode de grille sont souhaitables pour diminuer la taille du dispositif et pour améliorer la densité du circuit intégré. L'adoption de techniques lithographiques à résolution plus élevée, qui pourraient faciliter la formation de plus petites électrodes de grille, est très coûteuse et ne peut être justifiée d'un point de vue économique que pour la fabrication en très grand volume. La mise en oeuvre de tels processus à cout élevé pourrait ne pas être rentable pour des opérations de fabrication en plus petit volume et des circuits spécialisés ou à faible marge de profit. Par conséquent, même avec l'introduction de techniques lithographiques à résolution plus élevée, il peut être difficile de réduire encore davantage la taille du transistor à effet de champ MOS de la figure 1.
Un autre inconvénient du dispositif qui est illustré sur la figure 1 et du procédé de fabrication du dispositif consiste en ce que les électrodes de source/drain exigent une implantation notable pour garantir que leur résistance soit suffisamment faible pour procurer de bonnes performances de dispositif. Le niveau élevé d'implantation ionique qui est exigé occasionne divers problèmes. Par exemple, la forte dose d'implantation ionique rend le substrat amorphe à l'endroit auquel les régions de source/drain doivent être formées. Une recristallisation du substrat dans les régions de source/drain est ensuite effectuée dans un processus de recuit qui peut produire des défauts dans le matériau recristallisé, ou qui peut conduire à des niveaux excessifs de diffusion à partir des régions de source/drain. Une diffusion excessive à partir des régions de source/ drain peut rétrécir davantage qu'on ne le désire la région de canal audessous de l'électrode de grille 16, compromettant ainsi les performances du dispositif.
Un but de la présente invention est donc de procurer des dispositifs consistant en transistors à effet de champ ayant des électrodes de grille plus étroites. Un autre but de l'invention est de former des régions de source/drain d'une manière mieux maîtrisée.
Un aspect de la présente invention procure un procédé de fabrication d'un transistor à effet de champ. On forme un masque sur un substrat ayant une ouverture qui met à nu la surface du substrat et ayant des parois. On forme une couche de matériau d'espacement sur le masque et à l'intérieur de l'ouverture dans le masque. On attaque la couche de matériau d'espacement pour former des éléments d'espacement le long des parois de l'ouverture du masque, et on forme un isolant de grille sur la surface du substrat, entre les éléments d'espacement. On forme une électrode de grille entre les éléments d'espacement, en contact avec l'isolant de grille.
Selon un autre aspect de la présente invention, on forme un transistor à effet de champ en déposant une première couche de silicium polycristallin sur un substrat et en formant une ouverture ayant des parois à l'intérieur de la première couche de silicium polycristallin. On forme une couche de matériau isolant sur la première couche de silicium polycristallin, et on enlève ensuite la couche de matériau isolant au-dessus de la première couche de silicium polycristallin et au-dessus du substrat à l'intérieur de l'ouverture. Une partie de la couche de matériau isolant reste à l'intérieur de l'ouverture, sur les parois latérales de l'ouverture.
On forme un isolant de grille sur la surface du substrat à l'intérieur de l'ouverture et on dépose une seconde couche de silicium polycristallin sur l'isolant de grille et sur la partie de la couche de matériau isolant qui reste à l'intérieur de l'ouverture. On définit un motif dans la seconde couche de silicium polycristallin pour définir latéralement une partie supérieure d'une électrode de grille.
D'autres caractéristiques et avantages de la présente invention seront mieux compris à la lecture de la description qui va suivre de modes de réalisation, donnés à titre d'exemples non limitatifs. La suite de la description se réfère aux dessins annexés, dans lesquels
La figure 1 montre une structure de transistor à effet de champ
MOS classique.
Les figures 2 à 6 montrent des étapes dans la fabrication d'un transistor à effet de champ MOS conforme à des modes de réalisation préférés de la présente invention.
La figure 7 montre un autre mode de réalisation de l'invention.
Conformément à un aspect de la présente invention, on forme un transistor à effet de champ ayant une électrode de grille plus étroite que la règle de conception pour le processus qui est utilisé pour la fabrication du transistor à effet de champ. On forme un masque sur un substrat ayant une ouverture qui met à nu une région active du substrat. On peut choisir la largeur de l'ouverture du masque de façon qu'elle soit égale à la règle de conception pour le processus qui est utilisé. On dépose une couche de matériau isolant sur le masque et sur la partie à nu du substrat à l'intérieur de l'ouverture du masque. On accomplit un traitement d'attaque de réduction d'épaisseur sur la couche de matériau isolant, pour définir des structures d'espacement sur le substrat, le long de chaque côté de l'ouverture du masque. On forme ensuite une couche d'oxyde de grille à la base de l'ouverture du masque, pour recouvrir le substrat entre les structures d'espacement. On dépose une couche de silicium polycristallin sur le masque, sur les surfaces des structures d'espacement à l'intérieur de l'ouverture du masque, et sur la couche d'oxyde de grille au fond de l'ouverture. On utilise ensuite une opération de photolithographie pour enlever des parties de la couche de silicium polycristallin, en laissant une électrode de grille en silicium polycristallin qui s'étend jusqu'à l'intérieur de l'ouverture dans le masque. La longueur effective de l'électrode de grille qui est formée par ce procédé est inférieure à la règle de conception pour le processus, avec un écart égal aux largeurs combinées des structures d'espacement isolantes qui sont formées à l'intérieur de l'ouverture du masque.
Dans certains modes de réalisation de cet aspect de l'invention, le masque est formé, au moins partiellement, à partir d'une couche inférieure de silicium polycristallin dopé, dont une partie s'étend sur la surface du substrat. Cette couche inférieure de silicium polycristallin est laissée en place après la formation de l'électrode de grille, et elle forme de préférence des lignes d'interconnexion en contact avec les régions de source/drain pour le transistor à effet de champ à grille étroite.
Dans d'autres modes de réalisation de cet aspect de l'invention, on peut effectuer des implantations d'ajustement de seuil ou de préven tion de percement, après la formation des structures d'espacement à l'intérieur de l'ouverture du masque, mais avant le dépôt de la couche de silicium polycristallin dans laquelle on définit un motif pour former les électrodes de grille. Le fait d'implanter des ions à travers l'ouverture du masque rétrécie par les structures d'espacement, forme des implantations d'ajustement de seuil ou de prévention de percement qui sont autoalignées avec les électrodes de grille étroites qui sont formées par la suite.
Un autre aspect de la présente invention forme un transistor à effet de champ MOS ayant des régions de source/drain qui sont au moins partiellement surélevées au-dessus de la surface du substrat cristallin.
Par exemple, les régions de source/drain du transistor à effet de champ peuvent consister en une couche de silicium polycristallin dopé sur la surface du substrat cristallin, avec seulement des parties des régions de source/drain formées à l'intérieur du substrat. Les parties des régions de source/drain à l'intérieur du substrat sont formées de la façon la plus préférable par diffusion d'impuretés à partir des couches de silicium polycristallin dopé, vers les régions de source/drain à l'intérieur du substrat, à un stade avancé dans la formation du transistor à effet de champ. On va maintenant décrire de façon plus détaillée ces aspects de la présente invention, ainsi que d'autres, en se référant aux modes de réalisation particuliers de la présente invention qui sont illustrés sur les figures 2 à 6, ainsi qu'aux autres figures.
En se référant tout d'abord à la figure 2, on note que la formation du transistor à effet de champ à grille étroite commence sur un substrat en silicium 30, par la formation de régions d'isolation de champ 32 sur la surface du substrat. Les régions d'isolation de champ peuvent être des structures en oxyde LOCOS classiques, ou bien elles peuvent être des structures d'isolation par tranchée de faible profondeur. Un avantage de la présente invention consiste en ce qu'elle permet de former des transistors à effet de champ de taille réduite et des circuits de taille réduite comprenant des transistors à effet de champ, en utilisant la technologie LOCOS qui est à l'heure actuelle plus économique et plus fiable. Cependant, des aspects de la présente invention s'appliquent aisément à des dispositifs comportant des structures d'isolation par tran chée de faible profondeur ou d'autres structures d'isolation. On dépose uniformément une couche 34 de silicium polycristallin sur le dispositif, de façon à recouvrir les structures d'isolation 32 et la surface du substrat à l'intérieur des régions actives. On peut déposer la couche de silicium polycristallin 34 jusqu'à une épaisseur comprise entre 200 et 400 nm en utilisant des conditions de dépôt de silicium polycristallin par LPCVD de type caractéristique. On dope la couche de silicium polycristallin 34 par implantation d'ions d'arsenic à une énergie de 30-50 keV, jusqu'à une dose de 1 x 1015 2 2 > c 1016 cm2. L'énergie d'implantation est le plus préférablement suffisamment faible pour que les ions implantés restent à l'intérieur de la couche de silicium polycristallin 34 et n'atteignent pas le substrat, de façon que l'implantation n'endommage pas le substrat. La quantité de dopant qui est incorporée dans la couche de silicium polycristallin 34 est telle qu'un recuit ultérieur de la couche de silicium polycristallin 34 fera diffuser des impuretés à partir de la couche de silicium polycristallin 34 vers le substrat 30, pour former les parties plus fortement dopées des régions de source/drain pour le transistor à effet de champ à grille étroite. De préférence, dans la structure finie, les régions de source/drain s'étendront en partie dans la couche de silicium polycristallin 34 et en partie à l'intérieur du substrat 30. Du fait que les parties des régions de source/drain à l'intérieur du substrat sont formées par diffusion, elles seront de façon caractéristique moins profondes que des régions de source/drain formées dans le substrat exclusivement par implantation ionique, comme représenté sur la figure 1. II est préférable qu'aucune opération de recuit d'activation ne soit effectuée à ce stade de traitement. II est très préférable que des opérations de recuit pour l'activation d'impuretés à l'intérieur du transistor à effet de champ MOS à grille étroite soient effectuées ultérieurement dans le processus, pour limiter le nombre d'étapes de traitement thermique, et pour limiter l'étendue de diffusion de dopants à l'intérieur du substrat.
On forme ensuite un masque sur la couche de silicium polycristallin 34 ayant des ouvertures 38 qui mettent à nu la couche de silicium polycristallin 34 sur des régions qui seront enlevées par attaque pour former les ouvertures dans la couche 34, à l'intérieur desquelles des électrodes de grille seront formées par la suite. Le masque 36 qui est illustré peut être formé à partir d'une matière de réserve photosensible, par des techniques photolithographiques classiques, ou bien il peut être un masque dur, en fonction des processus particuliers qui sont utilisés.
Les ouvertures 38 dans le masque 36 ont de préférence une largeur d égale à la règle de conception pour le processus particulier qui est utilisé. Comme il ressortira de façon évidente de l'explication suivante, un traitement ultérieur conduira à la formation d'une électrode de grille ayant une longueur effective inférieure à la longueur d qui est imposée par la règle de conception du processus classique. On effectue ensuite une attaque anisotrope de la couche de silicium polycristallin dopé 34, à travers les ouvertures 38 dans le masque 36, en utilisant par exemple un agent d'attaque consistant en un plasma élaboré à partir de gaz HCI et
HBr, pour former une ouverture 35 dans la couche de silicium polycristallin 34 (figure 3).
On dépose ensuite sur le dispositif une couche de matériau 40, de préférence une couche de matériau isolant. En employant un processus de réduction d'épaisseur, on transformera la couche 40 en structures d'espacement à l'intérieur des ouvertures 35 dans la couche de silicium polycristallin 34. Il est donc préférable que la couche 40 soit enlevée sélectivement par un agent d'attaque qui n'attaque pas rapidement le silicium polycristallin ou le substrat en silicium. Le matériau isolant qui est déposé est de préférence un oxyde dopé, de façon que les parties faiblement dopées des régions de source/drain des transistors à effet de champ à grille étroite puissent être formées par diffusion d'impuretés à partir des structures d'espacement, vers le substrat adjacent aux ouvertures où les électrodes de grille seront formées. Pour faciliter ce processus, la largeur des structures d'espacement doit être suffisante pour procurer une largeur appropriée pour les parties faiblement dopées des régions de source/drain LDD. La largeur des structures d'espacement, ayant pour action de réduire la largeur des ouvertures 35 dans la couche de silicium polycristallin 34, détermine également la longueur des électrodes de grille pour les transistors à effet de champ à grille étroite. Ceci vient du fait que l'électrode de grille est formée dans l'espace qui sépare les structures d'espacement à l'intérieur de l'ouverture 35. Par conséquent, la largeur des structures d'espacement doit être choisie de façon à fixer à la fois la largeur des parties plus faiblement dopées des régions de source/drain pour les transistors à effet de champ à grille étroite, et la longueur de l'électrode de grille. Du fait que les structures d'espacement sont formées par un processus d'attaque de réduction d'épaisseur, la largeur des structures d'espacement sera fondamentalement égale à l'épaisseur de la couche déposée 40.
Pour des dimensions de dispositif présentes, une épaisseur appropriée de la couche 40 peut être de 100 à 200 nm, bien qu'il faille prévoir que ces dimensions puissent être différentes pour d'autres configurations de dispositif. Les structures d'espacement qui sont formées auront alors des largeurs comprises entre 100 et 200 nm. Du fait que les modes de réalisation qui sont illustrés sur les figures 2 à 6 concernent un transistor à effet de champ NMOS, il est préférable que des dopants de type donneur soient diffusés à partir des éléments d'espacement isolants vers le substrat, pour former la partie faiblement dopée des transistors à effet de champ à grille étroite. Bien entendu, si on forme un dispositif
PMOS ou une configuration LDD alternée, la couche 40 pourrait être dopée avec un accepteur tel que le bore. Selon une variante, si on ne doit pas former de partie faiblement dopée, il peut être souhaitable de former la couche 40 à partir d'un oxyde non dopé. Dans de tels cas, il peut être souhaitable de donner une plus faible épaisseur aux éléments d'espacement de paroi latérale non dopés, ou bien il peut être souhaitable de donner une plus faible épaisseur au moins à la partie isolante des éléments d'espacement de paroi latérale. Indépendamment de ceci, il est très souhaitable que la surface de la structure de paroi latérale soit un isolant fiable. Pour le mode de réalisation d'un transistor à effet de champ NMOS qui est illustré, le matériau utilisé pour la couche 40 peut être un oxyde dopé avec du phosphore, comme un verre phosphosilicaté (ou PSG), avec une teneur en phosphore comprise entre 1 et 10%. On peut déposer la couche 40 en utilisant le dépôt chimique en phase vapeur (CVD) à une température de substrat de 300-450"C. Après le dépôt, on applique à la couche 40 une attaque de réduction d'épaisseur pour former les structures d'espacement de paroi latérale isolantes, 42, de part et d'autre des ouvertures 35 dans la couche de silicium polycristallin 34. Un processus d'attaque de réduction d'épaisseur approprié pourrait consister en une attaque anisotrope utilisant une attaque ionique réactive avec un agent d'attaque à base de fluor, élaboré par exemple à partir de
CHF3 ou C2F6. De façon caractéristique, ce processus attaque la couche 40, mais s'arrete sur les lignes en silicium polycristallin 34 et sur le substrat 30. La structure résultante est illustrée sur la figure 4.
II est fréquemment désirable d'effectuer une ou plusieurs implantations dans le substrat au-dessous d'un transistor à effet de champ pour ajuster les caractéristiques de fonctionnement du transistor à effet de champ. Par exemple, il peut être souhaitable d'effectuer une implantation d'ajustement de seuil ou une implantation de prévention de percement, ou les deux, pour un transistor à effet de champ à grille étroite. On peut effectuer l'implantation d'ajustement de seuil ainsi que l'implantation de prévention de percement en implantant des ions 44 à travers la surface du substrat 30, qui est à nu entre les structures d'espacement isolantes 42. Les deux implantations pourraient consister en ions de bore 44 implantés à différentes profondeurs au-dessous de la surface du substrat, comme représenté sur la figure 5. La nature exacte de l'implantation d'ajustement de seuil variera pour différents dispositifs, mais c'est de fa çon caractéristique une implantation relativement peu profonde. L'implantation de prévention de percement est effectuée de façon caractéristique plus profondément au-dessous du canal du transistor à effet de champ, et elle peut par exemple consister en ions de bore implantés avec une énergie d'environ 100 keV et une dose d'environ 1 x 1012 cl~2. Du fait que l'électrode de grille sera formée par dépôt de silicium polycristallin à l'intérieur de l'ouverture qui est définie par les éléments d'espacement isolants 42, les implantations effectuées de la manière qui est illustrée sur la figure 5 seront auto-alignées sur l'électrode de grille formée ultérieurement. Ceci a des avantages importants, en particulier en ce qui concerne l'implantation de prévention de percement, du fait que l'implantation de prévention de percement, plus restreinte que ce qui est habituel, est beaucoup moins susceptible de former des jonctions P/N avec les régions de source/drain que ce qui est caractéristique pour des configurations de transistor à effet de champ classiques. La réduction ou l'élimination des jonctions P/N entre les diverses implantations de canal et les régions de source/drain réduit la capacité source/drain, ce qui permet un fonctionnement plus rapide du transistor à effet de champ à grille étroite.
Après que toutes les implantations désirées ont été effectuées, on chauffe le dispositif de la figure 5 pour recuire les impuretés implantées dans le substrat, comprenant l'implantation de prévention de percement. Ce traitement thermique aura également pour effet de recuire et d'activer les impuretés implantées à l'intérieur des lignes de silicium polycristallin 34, et il fera de préférence diffuser vers le substrat des impuretés provenant des lignes de silicium polycristallin 34 et des régions d'oxyde dopé 42. La diffusion du dopant préféré, consistant en arsenic, à partir des lignes de silicium polycristallin 34, forme des parties 48, relativement peu profondes et fortement dopées, des régions de source/drain pour le transistor à effet de champ à grille étroite. La diffusion des dopants préférés, consistant en phosphore, à partir des structures d'espacement en oxyde dopé 42 préférées forme les parties faiblement dopées 50 des régions de source/drain. Une étape de recuit appropriée pour former la structure de la figure 5 peut consister à chauffer le dispositif jus qu'à 800-950"C pendant une durée comprise entre dix et cent minutes.
Les parties de régions de source/drain qui sont formées à l'intérieur du substrat sont généralement moins profondes que celles qui sont formées par le procédé d'implantation classique qui est illustré sur la figure 1. De plus, du fait que les régions de source/drain à l'intérieur du substrat sont formées par diffusion, il y a un niveau beaucoup plus faible d'endommagement du réseau cristallin par l'implantation ionique, qui doit être éliminé par une opération de recuit, en comparaison avec ce qui est caractéristique dans des régions de source/drain formées par implantation ionique. Enfin, du fait que la plupart des parties fortement dopées des régions de source/drain sont formées dans les lignes de silicium polycristallin 34 au-dessus du substrat, les niveaux de dopage pour les régions de source/drain 48, 50 peuvent être plus faibles que dans la structure de transistor à effet de champ classique, tout en procurant des régions de source/drain ayant une conductivité appropriée. II faut noter que bien que ceci soit un stade de traitement approprié pour l'étape de recuit qui est décrite, il est également possible d'accomplir cette étape de recuit à un stade ultérieur dans le traitement, ce qui aura pour effet de réduire en core davantage le nombre d'étapes de traitement thermique. Par exemple, cette étape de recuit pourrait être combinée avec une étape de recuit ultérieure, comme celle qui est utilisée pour rendre conductrice l'électrode de grille, si le recuit ultérieur ne diminue pas les performances du dispositif. Cependant, dans la plupart des cas, un recuit à ce stade est préférable pour garantir la formation des couches d'oxyde de grille ayant la qualité la plus élevée.
Ensuite, on place le dispositif de la figure 5 dans un environnement oxydant pour faire croître une couche d'oxyde de grille 52 sur la partie du substrat 30 qui est à nu entre les structures d'espacement isolantes 42. On fait également croître une couche d'oxyde de silicium polycristallin 54 sur les lignes d'interconnexion en silicium polycristallin 34, si la surface du silicium polycristallin des lignes 34 reste à nu à ce stade.
On effectue un dépôt général sur le dispositif, avec une épaisseur qui est par exemple comprise entre 200 et 500 nm, d'une seconde couche de silicium polycristallin 56, qui sera transformée pour donner les électrodes de grille étroites pour les transistors à effet de champ. II est préférable que les lignes d'interconnexion en silicium polycristallin 34 soient séparées de la seconde couche de silicium polycristallin 56 par un isolant fiable, tel que la couche d'oxyde de silicium polycristallin 54. On dope la seconde couche de silicium polycristallin 56 avec une implantation d'arsenic à une énergie 30-50 keV et une dose de 1 x 1015 - 2 x 1016 cl~2.
On définit un motif dans la seconde couche de silicium polycristallin en utilisant une opération de lithographie classique, pour définir latéralement la partie supérieure de l'électrode de grille 56. Cette opération de lithographie est choisie de préférence de façon que la couche isolante 54 remplisse la fonction d'un élément d'arrêt d'attaque pour l'attaque de la couche de silicium polycristallin 56. Ceci protège la première couche de silicium polycristallin 34. Bien entendu, I'étendue latérale de la partie inférieure de l'électrode de grille 56 est définie par les structures d'espacement de paroi latérale 42. La partie effective de l'électrode de grille 56 dans la structure de transistor à effet de champ qui est illustrée est la partie de la seconde couche de silicium polycristallin qui est en contact avec la couche d'oxyde de grille 52 du substrat. Par conséquent, la longueur effective de l'électrode de grille 56 est déterminée par la sépara tion entre les structures d'espacement isolantes 42, qui est inférieure à la règle de conception d. On effectue un recuit pour activer les impuretés à l'intérieur de l'électrode de grille 56 et on poursuit le traitement de la manière classique pour achever le circuit intégré qui comprend le transistor à effet de champ à grille étroite.
Il faut noter que bien que l'explication précédente ait été faite en considérant la formation d'un transistor à effet de champ NMOS, ce processus peut aisément être appliqué à la formation de transistors à effet de champ PMOS. Par exemple, les lignes d'interconnexion en silicium polycristallin 34 pourraient être dopées avec du bore et les éléments d'espacement isolants 42 pourraient être formés par du verre silicaté dopé avec du bore pour former des régions de source/drain de type
P pour un transistor à effet de champ PMOS Le transistor à effet de champ NMOS ou PMOS pourrait être formé sans une structure LDD. Dans un tel cas, les structures d'espacement isolantes 42 ne seraient pas dopées, et pourraient donc consister en un verre basé sur un oxyde de silicium. Pour des transistors à effet de champ qui ne comportent pas de structures LDD, il est souhaitable de façon similaire de former soit des structures d'espacement plus minces, soit des éléments d'espacement qui ne sont pas complètement isolants. Ainsi, la partie des éléments d'espacement qui est adjacente aux parois de l'ouverture 35 dans la première couche de silicium polycristallin 34 pourrait être formée à partir de silicium polycristallin dopé formé par un processus de dépôt général et d'attaque de réduction d'épaisseur. La surface isolante des éléments d'espacement serait ensuite formée en recouvrant avec de l'oxyde de silicium polycristallin ou du nitrure de silicium les surfaces des éléments d'espacement qui font face à l'électrode de grille. Une telle façon de procéder serait préférable pour réduire la résistance de canal, sauf si un canal plus résistif était souhaitable.
Des variantes de la structure de base qui est illustrée sur les figures 2 à 6 peuvent être souhaitables pour certaines applications. Par exemple, il peut être souhaitable d'utiliser d'autres matériaux, plus conducteurs, pour les lignes d'interconnexion en silicium polycristallin 34.
Une telle structure réduirait la résistance de connexions formées avec les régions de source/drain par l'intermédiaire des lignes d'interconnexion 34. Si on désire des niveaux de conductivité plus élevées pour les lignes d'interconnexion 34, on peut remplacer par des conducteurs multicouches les lignes d'interconnexion en silicium polycristallin 34, à une seule couche, dans l'étape qui est illustrée sur la figure 2. Un conducteur multicouche approprié consiste en une couche inférieure de silicium polycristallin dopé, recouverte par une couche d'un siliciure de métal, tel que du siliciure de titane ou du siliciure de tungstène. II est préférable de former ces siliciures de métal par dépôt physique directement sur la surface de la couche de silicium polycristallin inférieure, pour éviter les étapes de recuit à haute température qui sont par ailleurs utilisées dans la formation des siliciures de métal avec des structures du type silicium polycristallin/siliciure. Selon une variante, la structure multicouche pourrait consister en une couche inférieure de silicium polycristallin dopé revêtue d'une couche d'un métal réfractaire. Dans encore une autre variante, on pourrait remplacer la couche de silicium polycristallin par une seule couche d'un métal réfractaire tel que le titane. L'utilisation d'une couche de titane est compatible avec le processus décrit ci-dessus, du fait que des atomes d'impureté qui sont implantés dans le titane diffusent aisément à travers le titane, ce qui fait que les lignes d'interconnexion en titane peuvent être utilisées pour doper les régions de source/drain. Pour chacune des variantes décrites, le reste du traitement se poursuivrait de la manière décrite ci-dessus, avec la substitution des agents d'attaque appropriés, nécessaires pour attaquer les structures multicouches. De plus, il sera de façon caractéristique nécessaire de former sur la ligne d'interconnexion multicouche un isolant différent de l'oxyde de silicium polycristallin qui est utilisé dans le dispositif de la figure 6, pour isoler les lignes d'interconnexion par rapport à l'électrode de grille. Du nitrure déposé par CVD à titre de couche de recouvrement sur le conducteur multicouche, au stade de fabrication qui est illustré sur la figure 2, convient particulièrement bien pour cette structure. Ceci vient du fait que le nitrure de silicium est compatible avec les étapes d'attaque qui sont utilisées dans la formation du transistor à effet de champ à grille étroite, du fait que le nitrure de silicium remplit la fonction d'un élément d'arrêt d'attaque dans le processus d'attaque de réduction d'épaisseur qui est utilisé sur la couche d'oxyde 40 préférée, dans la formation des structures d'es pacement. Cependant, pour la plupart des applications, les modes de réalisation de lignes d'interconnexion dans lesquels du silicium polycristallin dopé est le seul conducteur, sont préférés du fait de leur facilité de fabrication, de leur caractère prévisible et de plus faibles niveaux de contraintes inter-couches.
La figure 7 illustre une autre variante des modes de réalisation des figures 2 à 6. Le mode de réalisation de la figure 7 réduit la probabilité de fuite entre les lignes d'interconnexion 34 et l'électrode de grille 56 en formant une couche de nitrure de silicium 60 à la place de la couche d'oxyde de silicium polycristallin 56 qui est formée dans les modes de réalisation décrits précédemment. D'autres aspects du dispositif de la figure 7 sont identiques à ceux du dispositif qui est illustré sur la figure 6. La couche de nitrure de silicium est déposée par CVD sous la forme d'une couche de recouvrement sur la couche de silicium polycristallin dopé 34, à l'étape de fabrication qui est illustrée sur la figure 2. La suite du traitement se déroule comme ci-dessus, avec l'introduction des agents d'attaque appropriés pour le nitrure de silicium dans les étapes dans lesquelles on attaque les lignes d'interconnexion 34. Lorsque la ligne d'interconnexion en silicium polycristallin 34 est recouverte par une couche de nitrure de silicium, la croissance d'oxyde sur la ligne d'interconnexion sera faible ou nulle au cours de la formation de la couche d'oxyde de grille 52.
Un avantage du procédé qui est décrit ici pour former des transistors à effet de champ est le suivant : à cause de la fabrication des régions de source/drain et des électrodes de grille de la manière qui est illustrée, des lignes d'interconnexion 34 connectées aux régions de source/drain sont formées de façon naturelle. Ceci a de nombreux avantages pour des dispositifs à circuit intégré à densité élevée. Par exemple, si le transistor à effet de champ à grille étroite qui est illustré était utilisé dans un dispositif de mémoire vive statique, les lignes d'interconnexion 34 pourraient aisément être adaptées à la formation des interconnexions entre les transistors et d'autres dispositifs à l'intérieur de n'importe lesquelles des configurations de cellules standards.
II va de soi que de nombreuses modifications peuvent être apportées au procédé décrit et représenté, sans sortir du cadre de l'invention.

Claims (19)

REVENDICATIONS
1. Procédé de fabrication d'un transistor à effet de champ, caractérisé en ce qu'il comprend les étapes suivantes : on forme un masque (34) sur un substrat (30), le masque ayant une ouverture (35) qui met à nu la surface du substrat (30), I'ouverture (35) du masque ayant des parois; on forme une couche de matériau d'espacement (40) sur le masque (34) et à l'intérieur de l'ouverture (35) dans le masque; on attaque la couche de matériau d'espacement (40) pour former des éléments d'espacement (42) le long des parois de l'ouverture (35) du masque; on forme un isolant de grille (52) sur la surface du substrat (30) entre les éléments d'espacement (42); et on forme une électrode de grille (56) entre les éléments d'espacement (42), en contact avec l'isolant de grille (52).
2. Procédé selon la revendication 1, caractérisé en ce que le masque (34) consiste en un matériau conducteur, et en ce que l'électrode de grille (56) terminée s'étend sur une partie du masque (34).
3. Procédé selon la revendication 1, caractérisé en ce qu'il comprend en outre l'étape qui consiste à effectuer un chauffage pour la diffusion d'impuretés à partir du masque (34) vers le substrat (30), pour former au moins des parties de régions de source/drain (48, 50) adjacentes aux parois de l'ouverture (35) du masque.
4. Procédé selon la revendication 1, dans lequel le masque (34) consiste en un matériau conducteur, caractérisé en ce qu'il comprend l'étape qui consiste à chauffer le masque (34) pour diffuser des impuretés à partir du masque (34) vers le substrat (30), pour former au moins des parties de régions de source/drain (48, 50) adjacentes aux parois de l'ouverture (35) du masque.
5. Procédé selon la revendication 4, caractérisé en ce que le masque (34) consiste en silicium polycristallin.
6. Procédé selon la revendication 4, caractérisé en ce que l'étape de chauffage provoque la diffusion d'impuretés à partir des éléments d'espacement (42) jusque dans le substrat (30), pour former au moins des parties de régions de source/drain (48, 50) adjacentes aux parois de l'ouverture (35) du masque.
7. Procédé selon la revendication 1, caractérisé en ce que la couche de matériau d'espacement (40) consiste en un oxyde dopé.
8. Procédé de fabrication d'un transistor à effet de champ, caractérisé en ce qu'il comprend les étapes suivantes : on dépose une première couche de silicium polycristallin (34) sur un substrat (30); on forme une ouverture (35) ayant des parois à l'intérieur de la première couche de silicium polycristallin (34); on forme une couche de matériau isolant (40) sur la première couche de silicium polycristallin (34); on enlève la couche de matériau isolant (40) au-dessus d'une surface de la première couche de silicium polycristallin (34) et au-dessus du substrat (30) à l'intérieur de l'ouverture (35), une partie (42) de la couche de matériau isolant (40) restant à l'intérieur de l'ouverture (35), sur les parois de l'ouverture (35); on forme un isolant de grille (52) sur le substrat (30) à l'intérieur de l'ouverture (35); on dépose une seconde couche de silicium polycristallin (56) sur l'isolant de grille (52) et sur la partie (42) de la couche de matériau isolant (40) qui reste à l'intérieur de l'ouverture (35); et on définit un motif dans la seconde couche de silicium polycristallin (56) pour définir latéralement une partie supérieure d'une électrode de grille (56).
9. Procédé selon la revendication 8, caractérisé en ce qu'il comprend en outre l'étape qui consiste à implanter des premières impuretés dans la première couche de silicium polycristallin (34), avant la formation de l'ouverture (35) dans la première couche de silicium polycristallin (34).
10. Procédé selon la revendication 9, caractérisé en ce que la première couche de silicium polycristallin (34) est en contact avec la surface du substrat (30) dans une position adjacente à l'ouverture (35).
11. Procédé selon la revendication 10, caractérisé en ce qu'il comprend en outre l'étape qui consiste à diffuser les premières impuretés à partir de la première couche de silicium polycristallin (34) jusque dans le substrat (30), pour former au moins une partie de régions de source/drain (48, 50) pour le transistor à effet de champ.
12. Procédé selon la revendication 11, dans lequel la couche de matériau isolant (40) consiste en un oxyde dopé, et l'étape de diffusion des premières impuretés fait diffuser des dopants à partir de l'oxyde dopé (40) jusque dans le substrat (30) en position adjacente aux parois de l'ouverture (35).
13. Procédé selon la revendication 8, caractérisé en ce que la couche de matériau isolant (40) est déposée uniformément sur la surface de la première couche de silicium polycristallin (34) et sur la surface à nu du substrat (30).
14. Procédé selon la revendication 8, caractérisé en ce que l'étape d'enlèvement est un processus d'attaque anisotrope de réduction d'épaisseur qui forme des éléments d'espacement (42) sur les parois de l'ouverture (35).
15. Procédé selon la revendication 13, caractérisé en ce que la couche de matériau isolant (40) est déposée sur une couche de matériau diélectrique recouvrant la surface de la première couche de silicium polycristallin (34).
16. Procédé selon la revendication 15, caractérisé en ce que la couche de matériau isolant (40) consiste en oxyde de silicium et la couche de matériau diélectrique consiste en nitrure de silicium.
17. Procédé selon la revendication 13, caractérisé en ce que la couche de matériau isolant (40) consiste en un oxyde dopé.
18. Procédé selon la revendication 8, caractérisé en ce que la partie supérieure de l'électrode de grille (56) s'étend latéralement audessus des parois de l'ouverture (35) et au-dessus de la première couche de silicium polycristallin (34).
19. Procédé selon la revendication 18, caractérisé en ce que la partie supérieure de l'électrode de grille (56) est séparée de la première couche de silicium polycristallin (34) par de l'oxyde de silicium polycristallin (54).
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000332242A (ja) 1999-05-21 2000-11-30 Mitsubishi Electric Corp 半導体装置及びその製造方法
DE10052208C2 (de) * 2000-10-20 2002-11-28 Advanced Micro Devices Inc Verfahren zur Herstellung eines Feldeffekttransistors mittels einer Justiertechnologie auf der Grundlage von Seitenwandabstandselementen

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5472897A (en) * 1995-01-10 1995-12-05 United Microelectronics Corp. Method for fabricating MOS device with reduced anti-punchthrough region

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB8527062D0 (en) * 1985-11-02 1985-12-04 Plessey Co Plc Mos transistor manufacture
JPH0793316B2 (ja) * 1992-12-28 1995-10-09 日本電気株式会社 半導体装置の製造方法
US5545579A (en) * 1995-04-04 1996-08-13 Taiwan Semiconductor Manufacturing Company Method of fabricating a sub-quarter micrometer channel field effect transistor having elevated source/drain areas and lightly doped drains

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5472897A (en) * 1995-01-10 1995-12-05 United Microelectronics Corp. Method for fabricating MOS device with reduced anti-punchthrough region

Non-Patent Citations (3)

* Cited by examiner, † Cited by third party
Title
"SUB-QUARTER MICRON MOSFETS WITH INNER SIDEWALL-DEFINED SOURCE/DRAINEXTENSIONS", IBM TECHNICAL DISCLOSURE BULLETIN, vol. 36, no. 9B, 1 September 1993 (1993-09-01), pages 3 - 6, XP000397047 *
ANONYMOUS: "Method for Forming Laterally Graded Fet Junctions", IBM TECHNICAL DISCLOSURE BULLETIN, vol. 27, no. 6, November 1984 (1984-11-01), NEW YORK, US, pages 3439 - 3442, XP002062546 *
MASAHIRO SHIMIZU: "A NOVEL CMOS STRUCTURE WITH POLYSILICON SOURCE/DRAIN (PSD) TRANSISTORS BY SELF-ALIGNED SILICIDATION", IEICE TRANSACTIONS ON ELECTRONICS, vol. E76-C, no. 4, 1 April 1993 (1993-04-01), pages 532 - 540, XP000378313 *

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