FR2760129A1 - Procede de formation d'une structure d'interconnexion dans un dispositif a semiconducteurs - Google Patents
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Abstract
Dans un procédé de formation d'une structure d'interconnexion dans un dispositif à semiconducteurs, on forme une couche conductrice (32) et une première couche isolante (30) sur un substrat (10) , et on dépose successivement sur celles-ci une couche d'arrêt d'attaque (34) et une seconde couche isolante (36) . On forme une traversée dans la seconde couche isolante pour mettre à nu la couche d'arrêt d'attaque, dans une position située au moins partiellement au-dessus de la couche conductrice. On enlève la couche d'arrêt d'attaque à l'intérieur de la traversée et on remplit la traversée avec un matériau conducteur (42) qui connecte la couche conductrice (32) et une couche conductrice de niveau supérieur (46) .
Description
PROCEDE DE FORMATION D'UNE STRUCTURE
D'INTERCONNEXION DANS UN DISPOSITIF A SEMICONDUCTEURS
La présente invention concerne la formation de structures d'interconnexion dans des dispositifs à circuits intégrés. L'invention concerne plus particulièrement la formation de traversées et d'interconnexions s'étendant à travers des traversées vers des lignes ou des plages d'interconnexion enterrées.
D'INTERCONNEXION DANS UN DISPOSITIF A SEMICONDUCTEURS
La présente invention concerne la formation de structures d'interconnexion dans des dispositifs à circuits intégrés. L'invention concerne plus particulièrement la formation de traversées et d'interconnexions s'étendant à travers des traversées vers des lignes ou des plages d'interconnexion enterrées.
De nombreux circuits à semiconducteurs à haut niveau d'intégration utilisent des structures de lignes d'interconnexion à niveaux multiples pour interconnecter des régions à l'intérieur de dispositifs et pour interconnecter un ou plusieurs dispositifs à l'intérieur du circuit intégré.
Dans la formation de telles structures, il est habituel de former une ligne d'interconnexion de premier niveau, de déposer une couche diélectrique inter-métal sur la ligne d'interconnexion, de former une traversée à travers la couche diélectrique inter-métal pour mettre à nu une partie de la ligne d'interconnexion de premier niveau, et de déposer ensuite un métal dans la traversée pour former une interconnexion ou un "bouchon" s'étendant verticalement. On forme ensuite un second niveau de lignes d'interconnexion sur la couche diélectrique inter-métal, avec l'une des lignes d'interconnexion de second niveau en contact avec le bouchon, connectant la ligne d'interconnexion de premier niveau à d'autres conducteurs dans le circuit. Des procédés classiques de formation de traversées à travers des diélectriques inter-métal, ainsi que les procédés qui sont habituellement utilisés pour former des bouchons métalliques à titre d'interconnexions verticales entre des niveaux d'interconnexion, peuvent produire des interconnexions ayant une résistance excessivement élevée, conduisant à des structures d'interconnexion non satisfaisantes.
Les figures 1 à 3 illustrent une structure de ligne d'intercon nexion à niveaux multiples classique et un procédé de fabrication de la structure. La figure 1 montre un circuit à semiconducteurs à une étape intermédiaire dans le processus de fabrication, avec une couche de matériau isolant 12 recouvrant un substrat semiconducteur 10. Une ligne d'interconnexion de premier niveau 14 est formée sur la couche de matériau isolant 12, et la ligne d'interconnexion établit de façon caractéristique un contact avec un ou plusieurs dispositifs formés dans ou sur le substrat semiconducteur, à un emplacement éloigné (ceci n'est pas représenté). Une couche diélectrique inter-métal 16 recouvre la ligne d'interconnexion de premier niveau 14 et des parties de la couche de matériau isolant 12 qui ne sont pas recouvertes par les structures d'interconnexion de premier niveau. La figure 2 montre le dispositif de la figure 1 après la formation d'une traversée 18 à travers la couche diélectrique inter-métal 16, cette traversée descendant jusqu'à la surface de la ligne d'interconnexion de premier niveau 14. La traversée est formée par attaque anisotrope. Des traversées sont souvent formées près des extrémités ou des bords de lignes d'interconnexion ou de plages de contact. Par conception ou à cause d'erreurs d'alignement et de fabrication, il est possible qu'une partie de la traversée soit formée sur un bord de la ligne d'interconnexion de premier niveau 14, en formant ce que l'on appelle une "traversée décalée" Lorsque des traversées décalées sont formées, et en particulier lorsque le processus d'attaque pour la formation d'une traversée utilise une surface de métal d'une ligne d'interconnexion 14 à titre d'élément d'arrêt d'attaque, L'attaque de formation de traversée peut s'étendre le long d'une paroi latérale de la ligne d'interconnexion de premier niveau, à l'intérieur de la couche diélectrique inter-métal 16, en formant une cavité 20 adjacente à la ligne d'interconnexion 14.
La figure 3 illustre la structure de la figure 2 après des étapes de fabrication supplémentaires qui forment un bouchon de métal 24 à l'intérieur de la traversée, pour établir un contact avec la ligne d'interconnexion de premier niveau 14. Dans une configuration caractéristique, la ligne d'interconnexion de premier niveau 14 peut être en aluminium, en cuivre, en un alliage d'aluminium avec du silicium ou du cuivre, ou en un autre matériau conducteur fabriqué de façon économique. Le bouchon de métal 24 est souvent formé en tungstène, mais on pourrait utiliser d'au tres matériaux, comprenant l'aluminium ou le cuivre. On considére habituellement que la formation d'un bouchon de métal 24 remplira toute cavité 20 le long d'une ligne d'interconnexion, à l'intérieur d'une traversée décalée. En pratique, des structures d'interconnexion du type illustré sur la figure 3 peuvent présenter des niveaux de résistivité variables, aussi bien d'un lot de fabrication à un autre qu'à l'intérieur d'une seule tranche.
Aussi bien des résistances élevées que des résistances variables sont inacceptables pour des structures d'interconnexion, du fait qu'elles dégradent les performances des dispositifs et produisent de plus faibles rendements de fabrication.
Un but de la présente invention est donc de procurer un procédé de fabrication de structures d'interconnexion en métal qui aient un niveau de résistivité plus uniforme et prévisible.
Un mode de réalisation de la présente invention procure un procédé de formation d'une structure d'interconnexion dans un dispositif à semiconducteurs. On forme une couche conductrice en position adjacente à une première couche isolante au-dessus d'un substrat semiconducteur, la couche conductrice et la première couche isolante ayant des surfaces supérieures coplanaires. On dépose sur les surfaces supérieures de la couche conductrice et de la première couche isolante une couche d'arrêt d'attaque, qui est différente de la première couche isolante.
On dépose sur la couche d'arrêt d'attaque une seconde couche isolante, différente de la couche d'arrêt d'attaque, et on forme une traversée qui met à nu une partie de la couche d'arret d'attaque, au moins partiellement au-dessus de la couche conductrice. On enlève la couche d'arrêt d'attaque à l'intérieur de la traversée et on remplit la traversée avec un matériau conducteur.
Conformément à un aspect de la présente invention, on forme une interconnexion pour un dispositif à semiconducteurs en formant une couche isolante ayant un bord et une surface supérieure disposée audessus d'une partie du substrat semiconducteur. On forme une couche de métal le long du bord de la couche isolante, la couche de métal ayant une surface supérieure et étant connectée électriquement au substrat semiconducteur. On dépose une couche d'arrêt d'attaque sur les surfaces supérieures de la couche isolante et de la couche de métal, et on dépose ensuite une couche diélectrique sur la couche d'arrêt d'attaque. On forme une traversée à travers la couche diélectrique pour mettre à nu la couche d'arrêt d'attaque, et ensuite on enlève la couche d'arrêt d'attaque à l'intérieur de la traversée, pour mettre à nu au moins une partie de la couche de métal. On forme un bouchon de métal à l'intérieur de la traversée, de façon à connecter la couche de métal à un conducteur qui est formé audessus de la couche diélectrique.
Selon encore un autre aspect de la présente invention, on réalise une interconnexion pour un dispositif à semiconducteurs en formant une couche isolante sur un substrat semiconducteur et en formant ensuite un motif de dépressions dans la couche isolante. On aplanit la couche de métal pour former un motif de lignes d'interconnexion en métal à l'intérieur de la couche isolante, correspondant au motif de dépressions.
On dépose une couche d'arrêt d'attaque sur des surfaces de la couche isolante et de la couche de métal, et on dépose une couche diélectrique sur la couche d'arrêt d'attaque. On attaque la couche diélectrique pour former une traversée dans celle-ci de façon à mettre à nu la couche d'arrêt d'attaque, et on enlève la couche d'arrêt d'attaque à l'intérieur de la traversée, pour mettre à nu au moins une partie de la couche de métal.
On forme un bouchon de métal à l'intérieur de la traversée.
D'autres caractéristiques et avantages de l'invention seront mieux compris à la lecture de la description qui va suivre de modes de réalisation, donnés à titre d'exemples non limitatifs. La suite de la description se réfère aux dessins annexés, dans lesquels
Les figures 1 à 3 illustrent une interconnexion classique avec une ligne d'interconnexion de premier niveau, conjointement à un procédé de fabrication de la structure.
Les figures 1 à 3 illustrent une interconnexion classique avec une ligne d'interconnexion de premier niveau, conjointement à un procédé de fabrication de la structure.
La figure 4 illustre une difficulté qui apparaît lorsqu'on utilise une technologie de bouchon de tungstène avec une structure de traversée décalée.
Les figures 5-11 illustrent des étapes dans la formation de structures d'interconnexion multicouches conformes à la présente invention.
La présente invention procure un procédé de formation d'interconnexions entre des lignes d'interconnexion de différents niveaux. Des modes de réalisation préférés de l'invention sont spécialement applicables à l'établissement d'un contact avec une ligne d'interconnexion de niveau inférieur à travers une traversée décalée, c'est-à-dire une traversée qui s'étend seulement en partie sur la ligne d'interconnexion de premier niveau. De telles traversées décalées peuvent être formées intentionnellement ou peuvent être formées accidentellement, en particulier dans des dispositifs ayant des dimensions géométriques réduites. Une surgravure de traversées décalées forme des espaces le long de lignes d'interconnexion en métal, ce qui est susceptible d'augmenter d'une manière imprévisible la résistance de contacts qui sont établis par l'intermédiaire des traversées. La présente invention réduit la possibiiité que des espaces formés par surgravure de traversées décalées n'affectent la résistivité des contacts qui sont formés par l'intermédiaire de ces traversées. De plus, des modes de réalisation préférés du procédé présent sont spécialement applicables lorsqu'on utilise une technologie de bouchon de tungstène ou une technologie similaire pour remplir des traversées. Comme on l'envisagera ci-dessous de façon plus détaillée, I'utilisation du dépôt chimique en phase vapeur pour former des bouchons, et plus particulièrement pour former des bouchons de tungstène, avec des traversées décalées, peut être sujette à la formation de traversées empoisonnées ayant des résistances élevées ou imprévisibles. L'utilisation de modes de réalisation préférés de la présente invention facilite la formation plus fiable de bouchons de tungsténe à l'intérieur de traversées décalées.
Brièvement, dans des modes de réalisation préférés de la présente invention, on forme une couche d'arrêt d'attaque sur une ligne d'interconnexion de premier niveau et sur une première couche isolante adjacente. On dépose de façon caractéristique une seconde couche isolante sur la couche d'arrêt d'attaque, au-dessus de la ligne d'interconnexion de premier niveau et de la première couche isolante. On forme un contact avec la ligne d'interconnexion de premier niveau en formant par attaque une traversée dans ia seconde couche isolante, en utilisant la couche d'arrêt d'attaque pour limiter l'étendue verticale du processus d'attaque de formation de traversée. On enlève la couche d'arrêt d'attaque à l'intérieur de la traversée, on forme à l'intérieur de la traversée une interconnexion ou un bouchon s'étendant verticalement, et on forme une ligne d'interconnexion de second niveau en contact avec le bouchon d'interconnexion.
Dans un mode de réalisation plus détaillé, la présente invention forme une structure d'interconnexion à niveaux multiples sur une première couche isolante sur un substrat semiconducteur, par la formation de dépressions sur la surface de la première couche isolante. On enlève des parties en excès de la couche de métal se trouvant sur la surface de la première couche isolante, par polissage chimio-mécanique, on aplanit la surface de la couche de métal avec la première couche isolante, et on forme ainsi un motif de lignes d'interconnexion de premier niveau. On dépose sur les lignes d'interconnexion de premier niveau et sur la première couche isolante une couche d'arrêt d'attaque qui consiste en un matériau qui est de préférence différent de celui de la première couche isolante. On dépose sur la couche d'arrêt d'attaque une seconde couche isolante, de préférence en un matériau qui est différent de celui de la couche d'arrêt d'attaque. On forme une traversée à travers la seconde couche isolante et on enlève la couche d'arrêt d'attaque à l'intérieur de la traversée. Lorsque la traversée est décalée, I'enlèvement de la couche d'arrêt d'attaque à l'intérieur de la traversée mettra à nu à la fois une partie de la ligne d'interconnexion de premier niveau et une partie de la première couche isolante. Du fait que dans des modes de réalisation préférés de l'invention, on utilise la couche d'arrêt d'attaque, le processus d'attaque de formation de traversée qui est préféré peut former une traversée sans former un espace le long de la ligne d'interconnexion.
Comme on l'envisagera davantage ci-dessous, cet aspect de l'invention présente des avantages particuliers dans certains modes de réalisation de l'invention. Après l'ouverture de la traversée, on dépose à l'intérieur de la traversée une couche d'adhésif ou d'adhérence, on forme un bouchon de tungstène ou d'un autre conducteur à l'intérieur de la traversée et on forme ensuite une ligne d'interconnexion de second niveau en contact avec le bouchon de tungstène.
Des aspects de la présente invention, parmi lesquels certains sont illustrés dans ce mode de réalisation plus détaillé, évitent certains au moins des mécanismes d'empoisonnement de traversée, et ils condui sent ainsi à la formation d'interconnexions qui ont de faibles niveaux de résistance, de façon plus fiable. L'un des mécanismes d'empoisonnement de traversée auquel s'attaquent des aspects de la présente invention est illustré sur la figure 4. La figure 4 montre une ligne d'interconnexion de premier niveau 14 qui est formée sur une couche isolante 12 recouvrant un substrat semiconducteur 10. Une traversée décalée est formée à travers la couche isolante 16, dans un processus d'attaque qui est semblable à celui décrit ci-dessus en relation avec la figure 2, ce qui conduit à la formation de la traversée décalée qui est représentée, en compagnie d'une cavité 20 adjacente à la ligne d'interconnexion en métal 14. Pour faciliter l'adhérence d'un bouchon de tungstène dans la cavité, on forme de façon caractéristique une couche d'adhésif ou d'adhérence 22 à l'intérieur de la cavité. On forme ensuite un bouchon de tungstène 24 à l'intérieur de la cavité, par dépôt chimique en phase vapeur sélectif, en utilisant un gaz de source tel que WF6.
Plusieurs problèmes apparaissent avec une structure semblable à celle qui est représentée sur la figure 4. Premièrement, il est caractéristique d'utiliser un agent d'attaque du type plasma qui est élaboré à partir d'un gaz contenant du carbone et du fluor, tel que CF4 ou C2 F6, dans l'attaque de formation de la traversée, ce qui fait que le processus d'attaque de formation de traversée conduira de façon caractéristique à la formation ou au dépôt de polymères, à titre de sous-produit des réactions d'attaque. II arrive souvent que ces polymères soient emprisonnés dans la cavité 20 qui est formée en position adjacente à la ligne d'interconnexion en métal, et qu'ils restent à l'intérieur de la cavité 20, même après nettoyage avec un solvant tel que le produit ACT 935 (fabriqué par
Ashland Chemicals). Le résidu de polymère à l'intérieur de la cavité 20 est une source de contamination pour chacune des étapes de traitement ultérieures dans la formation de l'interconnexion. Par exemple, le dépôt de la couche d'adhésif, qui pourrait consister en un dépôt en phase vapeur (par exemple par pulvérisation cathodique) de titane ou de nitrure de titane, présente une mauvaise couverture de marche sur la cavité 20 contaminée. Par conséquent, le résultat caractéristique du dépôt d'une couche d'adhésif 22 à l'intérieur d'une traversée décalée comprend la formation d'une cavité partiellement fermée à l'intérieur de laquelle sont emprisonnés des contaminants tels que des polymères. II apparaît que l'opération ultérieure de dépôt chimique en phase vapeur de tungstène, à partir d'un gaz de source consistant en WF6, interagit avec le résidu de polymère qui est emprisonné à l'intérieur de la cavité 20, et peut éventuellement entraîner la formation d'un bouchon de tungstène ayant une interface de mauvaise qualité avec la ligne d'interconnexion de premier niveau 14 sous-jacente. Ces résidus peuvent également perturber la formation de bons contacts entre le bouchon de tungstène et la ligne d'interconnexion de second niveau qui se trouve au-dessus.
Ashland Chemicals). Le résidu de polymère à l'intérieur de la cavité 20 est une source de contamination pour chacune des étapes de traitement ultérieures dans la formation de l'interconnexion. Par exemple, le dépôt de la couche d'adhésif, qui pourrait consister en un dépôt en phase vapeur (par exemple par pulvérisation cathodique) de titane ou de nitrure de titane, présente une mauvaise couverture de marche sur la cavité 20 contaminée. Par conséquent, le résultat caractéristique du dépôt d'une couche d'adhésif 22 à l'intérieur d'une traversée décalée comprend la formation d'une cavité partiellement fermée à l'intérieur de laquelle sont emprisonnés des contaminants tels que des polymères. II apparaît que l'opération ultérieure de dépôt chimique en phase vapeur de tungstène, à partir d'un gaz de source consistant en WF6, interagit avec le résidu de polymère qui est emprisonné à l'intérieur de la cavité 20, et peut éventuellement entraîner la formation d'un bouchon de tungstène ayant une interface de mauvaise qualité avec la ligne d'interconnexion de premier niveau 14 sous-jacente. Ces résidus peuvent également perturber la formation de bons contacts entre le bouchon de tungstène et la ligne d'interconnexion de second niveau qui se trouve au-dessus.
Fondamentalement, la présente invention s'attaque à ces difficultés en évitant la formation d'une cavité 20 pendant une attaque de formation de traversée décalée, jusqu'à une ligne d'interconnexion de premier niveau. On va maintenant envisager des modes de réalisation préférés de la présente invention en se référant aux figures 5 à 11. Ces figures illustrent des étapes dans la formation d'une configuration particulière d'une structure d'interconnexion. Bien que ces modes de réalisation illustrent des modes de réalisation de l'invention qui sont particulièrement préférables, des aspects de la présente invention sont applicables à d'autres configurations d'interconnexions ou utilisent d'autres matériaux constitutifs. De plus, bien que l'explication suivante identifie des lignes d'interconnexion de premier niveau et de second niveau, il faut noter qu'il ne s'agit que de désignations et que la présente invention peut être appliquée à des lignes d'interconnexion de niveau supérieur, ou pour la formation de connexions entre des niveaux de lignes d'interconnexion non adjacents (par exemple des premier et troisième niveaux, ou d'au tres).
On peut incorporer la présente invention dans une variété de procédés différents pour former des structures d'interconnexion. Dans un procédé de formation d'un motif de lignes d'interconnexion de premier niveau appropriées, on forme une couche de métal sur un dispositif à semiconducteurs et on transforme ensuite la couche de métal en lignes d'interconnexion, en utilisant une technique lithographique classique. On dépose ensuite une couche de matériau isolant sur le motif de lignes d'interconnexion en métal, et on effectue ensuite un traitement de polissage chimio-mécanique ou d'attaque de réduction d'épaisseur, pour enle ver des parties de la couche isolante se trouvant au-dessus des lignes d'interconnexion de premier niveau. Le traitement de polissage ou d'attaque forme un motif de lignes d'interconnexion en métal, avec des régions isolantes séparant les lignes d'interconnexion en métal, et avec les surfaces des lignes d'interconnexion pratiquement coplanaires vis-à-vis de la surfaces des régions isolantes. On peut ensuite accomplir de la manière décrite ci-dessous les étapes qui sont illustrées sur les figures 7 à 11.
Un procédé différent, et plus préféré à l'heure actuelle, pour former des lignes d'interconnexion conformément à la présente invention, utilise un processus d'incrustation de métal. La figure 5 montre un substrat 10 qui comporte de préférence un ensemble de dispositifs à semiconducteurs (non représentés) formés à l'intérieur. De façon caractéristique, une couche d'un matériau isolant ou de passivation 12 est présente sur la surface du dispositif à circuit intégré, bien qu'il soit possible que les lignes d'interconnexion de premier niveau soient en contact direct avec au moins des parties du substrat, ou avec au moins des parties de dispositifs à semiconducteurs dans le substrat. On dépose une couche 30 d'un matériau diélectrique, telle qu'une couche d'oxyde de silicium, par exemple par dépôt chimique en phase vapeur renforcé par plasma (ou PECVD). On effectue une opération de photolithographie classique pour former un masque de résine photosensible ou un masque dur laissant à nu la couche diélectrique 30 au-dessus de régions qui correspondent au motif de lignes d'interconnexion à former. On effectue une attaque anisotrope pour former des tranchées ou des dépressions, jusqu'à une épaisseur comprise entre 200 et 1000 nm, dans la couche diélectrique 30. Dans certaines circonstances, la profondeur d'attaque peut être telle que l'attaque traverse la couche diélectrique 30, en utilisant la couche isolante ou de passivation 12 sous-jacente à titre d'élément d'arrêt pour l'attaque des tranchées. Dans d'autres circonstances, le processus d'attaque peut s'étendre seulement en partie à travers la couche diélectrique 30, en utilisant la durée de l'attaque pour déterminer la profondeur des tranchées à l'intérieur de la couche diélectrique 30, plus épaisse.
On dépose ensuite un métal sur la surface du dispositif, de fa çon à remplir les tranchées ou les dépressions dans la couche diélectri que 30 et à recouvrir d'autres parties de la surface de la couche diélectrique 30. Le métal déposé pourrait être du tungstène déposé par dépôt chimique en phase vapeur (CVD), ou de l'aluminium "chaud" déposé en utilisant des techniques de dépôt physique en phase vapeur (PVD). Les lignes d'interconnexion de premier niveau pourraient comprendre des structures multicouches ou d'autres structures composites, comprenant différentes types de métaux, ou comprenant à la fois des métaux et d'autres matériaux. Après que la couche de métal a été déposée, on enlève le métal en excès sur la surface de la couche diélectrique 30, par attaque, ou plus préférablement par polissage chimio-mécanique, pour former des lignes d'interconnexion en métal 32 ayant des surfaces supérieures pratiquement coplanaires vis-à-vis de la surface de la couche diélectrique 30, comme représenté sur la figure 6. L'attaque de formation de tranchée, le dépôt de métal et le polissage chimio-mécanique du processus de formation de ligne d'interconnexion préféré donnent un motif de lignes d'interconnexion de premier niveau, en métal, qui sont étroites, d'une façon plus fiable que d'autres processus de dépôt de métal et de photolithographie.
On forme ensuite une couche d'arrêt d'attaque 34 (figure 7) sur la surface du dispositif, de façon à recouvrir la surface de la ligne d'interconnexion en métal de premier niveau 32, et des régions à nu sur la surface de la couche diélectrique 30. On forme de préférence la couche d'arrêt d'attaque 34 à partir d'un matériau isolant qui est différent du matériau diélectrique dans la couche 30. On forme le plus préférablement la couche d'arrêt d'attaque 34 en un matériau qui est également différent de celui de la couche 36 de matériau isolant qui est déposée sur la couche d'arrêt d'attaque. L'utilisation de matériaux différents permet d'arrêter à chaque interface des processus d'attaque à travers la structure isolante multicouche. De façon caractéristique, la couche diélectrique 30 est formée par de l'oxyde de silicium, et la couche de matériau isolant 36 qui est déposée sur la surface de la couche d'arrêt d'attaque 34 consiste également en oxyde de silicium. Un matériau approprié pour la couche d'arrêt d'attaque pourrait donc être le nitrure de silicium. Des processus d'attaque peuvent avoir une sélectivité élevée entre l'oxyde de silicium et le nitrure de silicium, en particulier lorsqu'on utilise un processus d'atta que par plasma à densité élevée, comme un plasma à couplage inductif ou un plasma d'onde de type "hélicon"
La couche d'arrêt d'attaque 34 en nitrure de silicium peut être déposée par CVD jusqu'à une épaisseur comprise entre environ 20 et 100 nm. La couche 34 est de préférence suffisamment épaisse pour remplir de façon fiable la fonction d'un élément d'arrêt d'attaque. L'épaisseur nécessaire peut n'être que de 10 nm, en fonction de l'épaisseur de la couche diélectrique 36 à travers laquelle la traversée est formée, et en fonction de la planéité des surfaces de la couche diélectrique 30 et de la ligne d'interconnexion en métal 32. Si le traitement de polissage qui est préféré pour former la structure de la figure 6 conduit à la formation d'une marche notable entre les surfaces de la couche diélectrique 30 et de la ligne d'interconnexion en métal 32, il peut alors être nécessaire d'employer une couche de nitrure de silicium plus épaisse pour assurer la couverture de marche complète qui est préférée. Après la formation de la couche d'arrêt d'attaque, on forme une couche diélectrique inter-métal 36, par exemple par dépôt d'oxyde de silicium par la technique PECVD.
La couche d'arrêt d'attaque 34 en nitrure de silicium peut être déposée par CVD jusqu'à une épaisseur comprise entre environ 20 et 100 nm. La couche 34 est de préférence suffisamment épaisse pour remplir de façon fiable la fonction d'un élément d'arrêt d'attaque. L'épaisseur nécessaire peut n'être que de 10 nm, en fonction de l'épaisseur de la couche diélectrique 36 à travers laquelle la traversée est formée, et en fonction de la planéité des surfaces de la couche diélectrique 30 et de la ligne d'interconnexion en métal 32. Si le traitement de polissage qui est préféré pour former la structure de la figure 6 conduit à la formation d'une marche notable entre les surfaces de la couche diélectrique 30 et de la ligne d'interconnexion en métal 32, il peut alors être nécessaire d'employer une couche de nitrure de silicium plus épaisse pour assurer la couverture de marche complète qui est préférée. Après la formation de la couche d'arrêt d'attaque, on forme une couche diélectrique inter-métal 36, par exemple par dépôt d'oxyde de silicium par la technique PECVD.
On forme ensuite une traversée à travers la couche diélectrique inter-métal 36. On forme un masque d'attaque de formation de traversée sur la surface de la couche diélectrique inter-métal, par une technique photolithographique classique ou par des moyens équivalents. On forme ensuite par attaque une traversée 38, en utilisant de préférence un traitement anisotrope dans un agent d'attaque par plasma à haute densité, avec un plasma élaboré à partir d'un mélange de gaz de source comprenant CF4, C2F6 et CO2. Cette étape d'attaque s'arrête de préférence sur la couche d'arrêt d'attaque 34. On attaque ensuite la couche d'arrêt d'attaque à l'intérieur de la traversée 38, en utilisant par exemple un traitement d'attaque anisotrope avec un plasma élaboré à partir de CHF3, qui s'arrête sur la surface de la couche diélectrique (oxyde de silicium) 30. On enlève le masque d'attaque de formation de traversée soit à ce moment, soit avant d'enlever la couche d'arrêt d'attaque.
En se référant à la figure 9, on note que l'on dépose de préférence une couche d'adhésif ou d'adhérence 40 sur la surface de la couche diélectrique inter-métal 36 et à l'intérieur de la traversée 38. L'utilisation d'une telle couche d'adhérence est préférée, du fait qu'elle amé liore l'adhérence entre le bouchon conducteur et la ligne d'interconnexion de premier niveau, ce qui réduit la possibilité de décollement. La couche d'adhérence 40 peut consister en titane, en nitrure de titane, en titanetungstène, en tantale, en nitrure de tantale ou en d'autres matériaux appropriés, seuls ou en combinaison, déposés de façon caractéristique avec une épaisseur de quelques dizaines de nanomètres, par un procédé de dépôt physique en phase vapeur.
On forme de préférence un bouchon de métal 42 à l'intérieur de la traversée, en contact avec la couche d'adhérence, comme représenté sur la figure 10. A titre d'exemple, on peut former un bouchon de tungstène par le dépôt de tungstène par CVD, en utilisant un gaz de source consistant en WF6. Dans certaines circonstances, il peut être approprié d'utiliser d'autres matériaux, comprenant par exemple de l'aluminium, pour former le bouchon 42. Le procédé de dépôt de tungstène par CVD qui est préféré à l'heure actuelle dépose du tungstène sur la totalité de la couche d'adhérence. Par conséquent, pour des dispositifs dans lesquels la couche d'adhérence recouvre une partie de la couche diélectrique inter-métal 36, il est préférable d'utiliser un procédé de polissage chimiomécanique ou de réduction d'épaisseur par attaque, pour enlever le tungstène déposé sur la surface de la couche diélectrique 36 à l'extérieur de la cavité, et pour faire affleurer le bouchon de tungstène à la surface supérieure de la couche diélectrique 36, en formant un bouchon 42, comme représenté. Dans le procédé de polissage préféré, on enlève la couche d'adhérence 40 de la surface de la couche diélectrique 36. Il est donc souhaitable de déposer sur la couche diélectrique 36 et sur le bouchon 42 une seconde couche d'adhérence 44, similaire à la première couche d'adhérence 40 en ce qui concerne la constitution et le procédé de dépôt.
La figure 1 1 représente la structure résultante.
Le traitement se poursuit pour former un second niveau de lignes d'interconnexion, comprenant une ligne d'interconnexion de second niveau 46 en contact avec la couche d'adhérence de second niveau 44, comme le montre ia figure 11. Le procédé qui est décrit ici est compatible avec une gamme de matériaux différents pour les lignes d'interconnexion de second niveau, comprenant le tungstène et l'aluminium, avec divers processus de formation différents. Bien que l'on ait décrit la présente in vention en considérant la formation d'une interconnexion entre des première et seconde couches d'interconnexion, il faut considérer que ceci porte de façon générique sur une connexion formée entre des conducteurs ou des régions conductrices à des niveaux différents. Le procédé n'exige pas que les conducteurs soient des lignes d'interconnexion ou que les conducteurs soient formés sur des niveaux adjacents, bien que certains aspects de la présente invention trouveront leur application la plus préférable dans le cas de telles structures.
II va de soi que de nombreuses autres modifications peuvent être apportées au procédé décrit et représenté, sans sortir du cadre de l'invention.
Claims (20)
1. Procédé de formation d'une structure d'interconnexion dans un dispositif à semiconducteurs, caractérisé en ce qu'il comprend les étapes suivantes on forme une couche conductrice (32) adjacente à une première couche isolante (30) sur un substrat semiconducteur (10), la couche conductrice et la première couche isolante ayant des surfaces supérieures coplanaires; on dépose une couche d'arrêt d'attaque (34), différente de la première couche isolante, sur les surfaces supérieures de la couche conductrice (32) et de la première couche isolante (30); on dépose une seconde couche isolante (36), différente de la couche d'arrêt d'attaque (34), sur la couche d'arrêt d'attaque; on forme une traversée (38), par attaque, de façon à mettre à nu une partie de la couche d'arrêt d'attaque (34), la traversée étant formée par attaque au moins partiellement au-dessus de la couche conductrice (32); on enlève la couche d'arrêt d'attaque (34) à l'intérieur de la traversée; et on remplit la traversée (38) avec un matériau conducteur (42).
2. Procédé selon la revendication 1, caractérisé en ce que la couche conductrice (32) consiste en un métal, et en ce que les surfaces supérieures coplanaires de la couche conductrice (32) et de la couche isolante (30) sont formées par polissage.
3. Procédé selon la revendication 1, caractérisé en ce que les surfaces coplanaires de la couche conductrice (32) et de la couche isolante (30) sont formées par une attaque de réduction d'épaisseur de la couche isolante.
4. Procédé selon la revendication 1, caractérisé en ce que l'étape d'enlèvement de la couche d'arrêt d'attaque (34) met également à nu une partie de la couche isolante (30).
5. Procédé de formation d'une interconnexion pour un dispositif à semiconducteurs, caractérisé en ce qu'il comprend les étapes suivantes: on forme une couche isolante (30) ayant un bord et une surface supérieure, se trouvant au-dessus d'un substrat semiconducteur (10); on forme une couche de métal (32) le long du bord de la couche isolante, la couche de métal ayant une surface supérieure; on dépose une couche d'arrêt d'attaque (34) sur les surfaces supérieures de la couche isolante (30) et de la couche de métal (32); on dépose une couche diélectrique (36) sur la couche d'arrêt d'attaque; on forme une traversée (38) à travers la couche diélectrique (36), pour mettre à nu la couche d'arrêt d'attaque (34); on enlève la couche d'arrêt d'attaque (34) à l'intérieur de la traversée (38), pour mettre à nu au moins une partie de la couche de métal (32); et on forme un bouchon de métal (42) à l'intérieur de la traversée, ce bouchon connectant la couche de métal (32) à un conducteur (46) qui est formé au-dessus de la couche diélectrique (36).
6. Procédé selon la revendication 5, caractérisé en ce que l'étape d'enlèvement met également à nu une partie de la couche isolante (30).
7. Procédé selon la revendication 5, caractérisé en ce qu'il comprend en outre l'étape de dépôt d'une couche d'adhérence (40) sur la couche de métal (32), à l'intérieur de la traversée (38).
8. Procédé selon la revendication 7, caractérisé en ce qu'on forme le bouchon de métal (42) par dépôt chimique en phase vapeur d'un métal de bouchon à l'intérieur de la traversée (38) et sur une surface de la couche diélectrique (36), suivi par l'enlèvement du métal de bouchon sur la surface de la couche diélectrique (36).
9. Procédé de formation d'une interconnexion pour un dispositif à semiconducteurs, caractérisé en ce qu'il comprend les étapes suivantes: on forme une couche isolante (30) sur un substrat semiconducteur (10); on forme un motif de dépressions dans la couche isolante (30); on dépose une couche de métal sur la couche isolante (30); on aplanit la couche de métal pour former un motif de lignes d'interconnexion en métal de premier niveau (32), à l'intérieur de la couche isolante, correspondant au motif de dépressions; on dépose une couche d'arrêt d'attaque (34) sur des surfaces de la couche isolante et des lignes d'interconnexion en métal (32); on dépose une couche diélectrique (36) sur la couche d'arrêt d'attaque (34); on forme par attaque une traversée (38) à travers la couche diélectrique (36), pour mettre à nu la couche d'arrêt d'attaque (34); on enlève la couche d'arrêt d'attaque (34) à l'intérieur de la traversée (38) pour mettre à nu au moins une partie d'une ligne d'interconnexion en métal (32); et on forme un bouchon de métal (42) à l'intérieur de la traversée (38).
10. Procédé selon la revendication 9, caractérisé en ce que
L'étape d'enlèvement met également à nu une partie de la couche isolante (30).
11. Procédé selon la revendication 9 caractérisé en ce qu'il comprend en outre l'étape de dépôt d'une couche d'adhérence (40) sur la ligne d'interconnexion en métal, à l'intérieur de la traversée (38).
12. Procédé selon la revendication 11. caractérisé en ce qu'on forme le bouchon de métal (42) par dépôt chimique en phase vapeur d'un métal de bouchon à l'intérieur de la traversée (38) et sur une surface de la couche diélectrique (36), suivi par l'enlèvement du métal de bouchon sur la surface de la couche diélectrique (36).
13. Procédé selon la revendication 9, caractérisé en ce qu'il comprend en outre l'étape de formation d'une ligne d'interconnexion de second niveau (46) en contact avec la couche diélectrique (36) et le bouchon de métal (42), le bouchon de métal connectant la ligne d'interconnexion de second niveau (46) à la ligne d'interconnexion de premier niveau (32).
14. Procédé selon la revendication 9. caractérisé en ce que l'étape de formation d'un motif de dépressions comprend des étapes de formation d'un masque sur la couche isolante (30) et d'attaque sur une partie de l'épaisseur de la couche isolante.
15. Procédé selon la revendication 14 caractérisé en ce que l'étape d'aplanissement comprend une étape de polissage chimiomécanique de la couche de métal.
16. Procédé selon la revendication 15, caractérisé en ce que la couche isolante (30) consiste en oxyde de silicium et la couche d'arrêt d'attaque (34) consiste en nitrure de silicium.
17. Procédé selon la revendication 16, caractérisé en ce que la couche diélectrique (36) consiste en oxyde de silicium.
18. Procédé selon la revendication 14. caractérisé en ce qu'on forme le bouchon de métal en déposant initialement une couche d'adhérence (40) sur la ligne d'interconnexion de premier niveau (32), à l'intérieur de la traversée (38).
19. Procédé selon la revendication 18. caractérisé en ce qu'il comprend en outre l'étape de dépôt de tungstène, au moins à l'intérieur de la traversée (38), par dépôt chimique en phase vapeur.
20. Procédé selon la revendication 19, caractérisé en ce qu'il comprend en outre l'étape de formation d'une ligne d'interconnexion de second niveau (46) en contact avec la couche diélectrique (36) et le bouchon de métal (42), le bouchon de métal connectant la ligne d'interconnexion de second niveau (46) à la ligne d'interconnexion de premier niveau (32).
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| TW86102106A TW315517B (en) | 1997-02-21 | 1997-02-21 | Eliminating poisoned via problem |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| FR2760129A1 true FR2760129A1 (fr) | 1998-08-28 |
| FR2760129B1 FR2760129B1 (fr) | 1999-04-16 |
Family
ID=21626403
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| FR9705290A Expired - Fee Related FR2760129B1 (fr) | 1997-02-21 | 1997-04-29 | Procede de formation d'une structure d'interconnexion dans un dispositif a semiconducteurs |
Country Status (3)
| Country | Link |
|---|---|
| JP (1) | JPH10242272A (fr) |
| FR (1) | FR2760129B1 (fr) |
| TW (1) | TW315517B (fr) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5880030A (en) * | 1997-11-25 | 1999-03-09 | Intel Corporation | Unlanded via structure and method for making same |
| CN102446820A (zh) * | 2011-08-17 | 2012-05-09 | 上海华力微电子有限公司 | 一种新型的避免光阻中毒的刻蚀阻挡层结构及其制备方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| EP0326293A1 (fr) * | 1988-01-27 | 1989-08-02 | Advanced Micro Devices, Inc. | Méthode pour former des interconnexions |
| GB2268329A (en) * | 1992-06-29 | 1994-01-05 | Intel Corp | Methods of forming an interconnect on a semiconductor substrate |
| DE4319070A1 (de) * | 1992-06-24 | 1994-01-05 | Mitsubishi Electric Corp | Halbleitervorrichtung und Herstellungsverfahren dafür |
-
1997
- 1997-02-21 TW TW86102106A patent/TW315517B/zh active
- 1997-04-29 FR FR9705290A patent/FR2760129B1/fr not_active Expired - Fee Related
- 1997-07-07 JP JP18140797A patent/JPH10242272A/ja active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
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| GB2268329A (en) * | 1992-06-29 | 1994-01-05 | Intel Corp | Methods of forming an interconnect on a semiconductor substrate |
Also Published As
| Publication number | Publication date |
|---|---|
| TW315517B (en) | 1997-09-11 |
| JPH10242272A (ja) | 1998-09-11 |
| FR2760129B1 (fr) | 1999-04-16 |
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