FR2685807A1 - High-voltage switching circuit - Google Patents
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Abstract
Description
"Circuit de commutation haute tension""High voltage switching circuit"
La présente invention concerne des disposi- The present invention relates to devices
tifs de mémoire à semi-conducteurs et, plus particu- semiconductor memory devices and, more particularly
lièrement, un circuit de commutation haute tension. specifically, a high voltage switching circuit.
Pour une mémoire morte programmable effaça- ble électriquement (EEPROM = Electrically Erasable For an electrically erasable programmable read only memory (EEPROM = Electrically Erasable
Programmable Read Only Memory), une tension destruc- Programmable Read Only Memory), a destructive tension
trice aux bornes d'un transistor est un sérieux pro- on the terminals of a transistor is a serious pro-
blème posé par une haute tension produite dans un cir- problem caused by high voltage produced in a circuit
cuit intégré de mémoire lorsqu'on programme ou built-in memory when programming or
lorsqu'on efface des données.when erasing data.
Un circuit de commutation haute tension classique représenté à la figure 1 comprend une porte NON-ET 10 pour mettre en mémoire tampon les signaux A conventional high voltage switching circuit shown in Figure 1 includes a NAND gate 10 for buffering the signals
d'entrée, un transistor de type à déplétion 12 compor- input, a depletion type transistor 12 comprises
tant une jonction branchée entre une borne de sortie both a junction connected between an output terminal
de la porte NON-ET 10 et un premier noeud 11 pour dé- of the NAND gate 10 and a first node 11 for de-
brancher une source de tension de la haute tension, et un circuit de pompage haute tension 14 branché entre connect a high voltage voltage source, and a high voltage pumping circuit 14 connected between
le premier noeud 11 et une borne de sortie pour pro- the first node 11 and an output terminal for pro-
duire soit une haute tension soit une tension de terre en réponse aux signaux d'entrée Le circuit de pompage draw either a high voltage or a ground voltage in response to the input signals The pumping circuit
haute tension 14 comprend en outre un premier transis- high voltage 14 further comprises a first transis-
tor NMOS 16 comportant une jonction branchée entre une source d'alimentation haute tension Vp et un second noeud 22, ainsi qu'une grille branchée au premier noeud 11, un second transistor NMOS 18 comportant une tor NMOS 16 comprising a junction connected between a high voltage power source Vp and a second node 22, as well as a gate connected to the first node 11, a second NMOS transistor 18 comprising a
jonction branchée entre le premier noeud 11 et le se- junction connected between the first node 11 and the se-
cond noeud 22, ainsi qu'une grille branchée au second noeud 22, et un troisième transistor NMOS 25 compor- tant une grille branchée au second noeud 22 et une jonction dont les deux bornes sont branchées en commun cond node 22, as well as a gate connected to the second node 22, and a third NMOS transistor 25 comprising a gate connected to the second node 22 and a junction whose two terminals are connected in common
l'une à l'autre.to each other.
Dans une opération de commutation haute ten- In a high-voltage switching operation
sion, la borne d'entrée Vpp est alimentée par une hau- the Vpp input terminal is powered by a high
te tension, une première entrée O D de la porte NON-ET est maintenue dans un état haut, la grille d'entrée OP du transistor à déplétion 12 se trouve dans un état bas, et l'entrée 0 du troisième transistor NMOS 25 effectue des oscillations périodiques Dans ce cas, si voltage, a first input OD of the NAND gate is maintained in a high state, the input gate OP of the depletion transistor 12 is in a low state, and the input 0 of the third NMOS transistor 25 performs periodic oscillations In this case, if
la seconde entrée de la porte NON-ET 10 reçoit un si- the second input of NAND gate 10 receives a
gnal de niveau haut, la sortie de la porte NON-ET 10 high level, output from NAND gate 10
se trouve au niveau de la terre de sorte que le pre- is at ground level so that the first
mier noeud 11 se trouve également au niveau de la ter- mier node 11 is also at the level of the
re.re.
Au contraire, si la seconde entrée de la porte NON-ET 10 reçoit un signal de niveau bas, la On the contrary, if the second input of the NAND gate 10 receives a low level signal, the
sortie de cette porte NON-ET 10 est à un niveau haut. output from this NAND gate 10 is at a high level.
Le transistor à déplétion 12 est allumé pour fournir au premier noeud 11 une tension obtenue en soustrayant la tension de seuil du transistor 12, du niveau haut The depletion transistor 12 is turned on to supply the first node 11 with a voltage obtained by subtracting the threshold voltage of the transistor 12 from the high level
de la porte NON-ET 10, ce qui permet ainsi de comman- of the NAND gate 10, which thus allows control
der le circuit de pompage haute tension 14 De plus, le transistor à déplétion 12 débranche la tension de sortie de la porte NON-ET 10, de la haute tension du premier noeud 11 Dans ce cas, la grille du transistor der the high voltage pumping circuit 14 In addition, the depletion transistor 12 disconnects the output voltage of the NAND gate 10, from the high voltage of the first node 11 In this case, the gate of the transistor
12 reçoit une tension de terre Si la grille du trans- 12 receives a ground voltage If the grid of the trans-
istor à déplétion 12 reçoit une tension de source Ve, depletion istor 12 receives a source voltage Ve,
une opération de court-circuit se produit entre l'ali- a short circuit operation occurs between the
mentation haute tension Vpp et la tension de source Vcc de manière à ne produire aucune haute tension à la high voltage Vpp and the source voltage Vcc so as to produce no high voltage at the
borne de sortie.output terminal.
Dans une opération de commutation haute ten- In a high-voltage switching operation
sion, une tension de claquage apparaît aux bornes du transistor à déplétion 12 du fait du champ électrique produit entre la grille et le drain du transistor à déplétion 12 lorsqu'on fait monter la borne de sortie a breakdown voltage appears across the depletion transistor 12 due to the electric field produced between the gate and the drain of the depletion transistor 12 when the output terminal is raised
à une tension élevée tandis que la grille du transis- at high voltage while the gate of the transis-
tor à déplétion 12 est mise à la terre Par suite, on depletion tor 12 is earthed As a result,
ne peut produire une haute tension à la borne de sor- cannot produce a high voltage at the output terminal
tie, au-dessus d'une valeur donnée, pour éviter ce tie, above a given value, to avoid this
problème On peut résoudre ce problème par le proces- problem This problem can be solved by the process
sus de fabrication mais la taille du circuit intégré à manufacturing but the size of the integrated circuit to
semi-conducteurs augmente alors inévitablement de sor- semiconductors then inevitably increases out-
te qu'il devient difficile d'obtenir un circuit inté- te it becomes difficult to get an internal circuit
gré à haute intégration.highly integrated.
La présente invention a pour but de créer un circuit de commutation haute tension qui produit une haute tension voulue, ce circuit de commutation étant The object of the present invention is to create a high voltage switching circuit which produces a desired high voltage, this switching circuit being
destiné à un dispositif de mémoire à semi-conducteurs. for a semiconductor memory device.
Selon un aspect de la présente invention, le circuit de commutation haute tension pour dispositif de mémoire à semi-conducteurs comprend un transistor According to one aspect of the present invention, the high voltage switching circuit for a semiconductor memory device comprises a transistor
de type à déplétion et un transistor de type à augmen- depletion type and an increase type transistor
tation branchés en série Les grilles de ces transis- tation connected in series The grids of these transistors
tors sont branchées à une tension de source de façon que l'intensité du champ électrique aux bornes des électrodes de grille et de drain des transistors soit tors are connected to a source voltage so that the intensity of the electric field at the terminals of the gate and drain electrodes of the transistors is
réduite, pour augmenter ainsi la tension de claquage. reduced, thereby increasing the breakdown voltage.
Ainsi, la présente invention concerne un circuit de commutation haute tension caractérisé en ce qu'il comprend: des moyens de mémoire tampon destinés à mettre en mémoire tampon un signal d'entrée; des moyens de pompage haute tension destinés à produire une tension donnée en réponse à un signal de sortie des moyens de mémoire tampon; et des moyens de débranchement montés entre les moyens de mémoire tampon et les moyens de pompage haute tension pour débrancher les moyens de mémoire tampon des moyens de pompage haute tension lorsque la tension de sortie des moyens de mémoire tampon est une tension de source et lorsque le signal de sortie du Thus, the present invention relates to a high voltage switching circuit characterized in that it comprises: buffer memory means intended to buffer an input signal; high voltage pumping means for producing a given voltage in response to an output signal from the buffer memory means; and disconnection means mounted between the buffer memory means and the high voltage pumping means for disconnecting the buffer memory means from the high voltage pumping means when the output voltage of the buffer memory means is a source voltage and when the output signal from
circuit de pompage haute tension se trouve à une ten- high voltage pumping circuit is at a voltage
sion élevée, ces moyens de débranchement comprenant un transistor à augmentation et un transistor à déplétion high voltage, these disconnection means comprising an increase transistor and a depletion transistor
branchés en série, les grilles de ce transistor à aug- connected in series, the gates of this auger transistor
mentation et de ce transistor à déplétion étant bran- ment and of this depletion transistor being bran-
chées en commun à la tension de source. shared in common at source voltage.
Selon une autre caractéristique de l'inven- According to another characteristic of the invention
tion les moyens de mémoire tampon sont constitués par tion the buffer memory means are constituted by
un inverseur, une porte NON-ET ou une porte NON-OU. an inverter, a NAND gate or a NOR gate.
Selon une autre caractéristique encore de According to yet another characteristic of
l'invention le transistor à augmentation et le trans- the invention the augmenting transistor and the trans-
istor à déplétion comprennent des jonctions adjacentes depletion istor include adjacent junctions
formées au-dessous d'une grille commune. formed below a common grid.
L'invention concerne encore un circuit de commutation haute tension comprenant: des moyens de mémoire tampon destinés à mettre en mémoire tampon un signal d'entrée; un circuit de pompage haute tension destiné à produire une tension voulue en réponse à un signal de sortie des moyens de mémoire tampon; et un transistor de débranchement monté entre les moyens de mémoire tampon et le circuit de pompage haute tension pour débrancher les moyens de mémoire tampon du circuit de pompage haute tension lorsque la tension de sortie des moyens de mémoire tampon est une tension de source et lorsque la tension de sortie du The invention further relates to a high voltage switching circuit comprising: buffer memory means for buffering an input signal; a high voltage pumping circuit for producing a desired voltage in response to an output signal from the buffer memory means; and a disconnection transistor mounted between the buffer memory means and the high voltage pumping circuit for disconnecting the buffer memory means from the high voltage pumping circuit when the output voltage of the buffer memory means is a source voltage and when the output voltage
circuit de pompage haute tension se trouve à une ten- high voltage pumping circuit is at a voltage
sion élevée, circuit caractérisé en ce qu'une première zone de jonction adjacente à une source du transistor high voltage, circuit characterized in that a first junction zone adjacent to a source of the transistor
de débranchement, présente un type de conduction dif- disconnection, presents a different type of conduction
férent de celui d'une zone de jonction adjacente à un drain du transistor de débranchement. close to that of a junction zone adjacent to a drain of the disconnection transistor.
Selon une autre caractéristique de l'inven- According to another characteristic of the invention
tion, le transistor de débranchement comprend un tion, the disconnect transistor includes a
transistor à déplétion et un transistor à augmenta- depletion transistor and an augmented transistor
tion, la jonction du transistor à déplétion étant constituée par la première zone de jonction et la jonction du transistor à augmentation étant constituée tion, the junction of the depletion transistor being constituted by the first junction zone and the junction of the augmentation transistor being constituted
par la seconde zone de jonction.by the second junction zone.
Selon une autre caractéristique encore de l'invention, la grille du transistor de débranchement According to yet another characteristic of the invention, the gate of the disconnection transistor
est branchée à la tension de source. is connected to the source voltage.
Selon une autre caractéristique encore de l'invention, le transistor à déplétion du transistor de débranchement est branché à une borne de sortie du According to yet another characteristic of the invention, the depletion transistor of the disconnection transistor is connected to an output terminal of the
circuit de pompage haute tension.high voltage pumping circuit.
Pour une meilleure compréhension de l'inven- For a better understanding of the invention
tion et de la manière de la mettre en oeuvre, on se référera maintenant, à titre d'exemple, aux schémas ci-joints dans lesquels: la figure 1 est un schéma électrique d'un circuit classique; la figure 2 est un schéma électrique d'un circuit selon une forme de réalisation de la présente invention; la figure 3 est un schéma de montage pour la fabrication du circuit selon l'invention; la figure 4 est une vue en coupe suivant la ligne A-A' de la figure 3; et la figure 5, en association avec la figure tion and how to implement it, reference will now be made, by way of example, to the attached diagrams in which: FIG. 1 is an electrical diagram of a conventional circuit; Figure 2 is an electrical diagram of a circuit according to an embodiment of the present invention; Figure 3 is an assembly diagram for the manufacture of the circuit according to the invention; Figure 4 is a sectional view along line A-A 'of Figure 3; and figure 5, in association with figure
6, est un graphique destiné à comparer les caractéris- 6, is a graph intended to compare the characteristics
tiques de tension de claquage du transistor à augmen- breakdown transistor voltage ticks
tation et du transistor à déplétion du circuit selon l'invention, avec les caractéristiques de circuits classiques. tation and depletion transistor of the circuit according to the invention, with the characteristics of conventional circuits.
La figure 2 représente un circuit de commu- Figure 2 shows a communication circuit
tation haute tension comprenant un circuit inverseur destiné à mettre en mémoire tampon un signal de commande d'entrée, un circuit de pompage haute tension destiné à produire une haute tension ou une tension de terre en réponse aux signaux de sortie provenant du circuit inverseur 30, et un circuit de débranchement a high voltage circuit comprising an inverter circuit intended to buffer an input control signal, a high voltage pumping circuit intended to produce a high voltage or a ground voltage in response to the output signals from the inverter circuit 30, and a disconnect circuit
destiné à débrancher électriquement le circuit in- intended for electrically disconnecting the circuit
verseur 30 du circuit de pompage haute tension 40. pourer 30 of the high voltage pumping circuit 40.
Dans ce cas, le circuit inverseur 30 peut être rempla- In this case, the inverter circuit 30 can be replaced.
cé par une porte NON-ET ou une porte NON-OU Le cir- created by a NAND gate or a NOR gate The circuit
cuit de débranchement 50 comprend un transistor de disconnection circuit 50 includes a transistor
type à déplétion 36 et un transistor de type à augmen- depletion type 36 and an increase type transistor
tation 34.34.
Dans une opération de commutation haute ten- In a high-voltage switching operation
sion, une borne d'entrée Vpp est alimentée par une sion, a Vpp input terminal is supplied by a
haute tension, et une entrée 0 effectue des oscilla- high voltage, and an input 0 oscillates
tions périodiques Si l'entrée de commande du circuit inverseur 30 se trouve dans l'état haut, le premier noeud 31, le second noeud 32 et le troisième noeud 33 passent dans l'état bas, de sorte que le circuit de If the control input of the inverter circuit 30 is in the high state, the first node 31, the second node 32 and the third node 33 go into the low state, so that the circuit of
pompage haute tension 40 n'est pas commandé Au con- high voltage pumping 40 is not controlled At con-
traire, si l'entrée de commande du circuit inverseur milk, if the control input of the inverter circuit
se trouve dans l'état bas, le premier noeud 31 pas- is in the low state, the first node 31 steps-
se dans l'état haut et le second noeud 32 chute d'une tension de source Vcc à une tension VCC-Vt, obtenue en soustrayant une tension de seuil Vte du transistor à se in the high state and the second node 32 drops from a source voltage Vcc to a voltage VCC-Vt, obtained by subtracting a threshold voltage Vte from the transistor at
augmentation 34, de la tension de source Vc La ten- increase 34, of the source voltage Vc The voltage
sion Vcc-Vt, commande le circuit de pompage haute ten- sion Vcc-Vt, controls the high voltage pumping circuit
sion 40 pour faire monter le niveau de tension de la borne de sortie, c'est à dire que le troisième noeud 33 monte à la haute tension Vp Le troisième noeud 33 et le noeud de source de tension 31 sont débranchés sion 40 to raise the voltage level of the output terminal, i.e. the third node 33 rises to high voltage Vp The third node 33 and the voltage source node 31 are disconnected
électriquement par le transistor en mode d'augmenta- electrically by the transistor in increase mode
tion 34.tion 34.
En se référant à la figure 3, une zone de dispositif 60, une couche de polysilicium 62 d'une grille disposée dans une direction donnée sur la zone de dispositif 60, et une zone d'implantation d'ions de Referring to Figure 3, a device area 60, a polysilicon layer 62 of a grid disposed in a given direction on the device area 60, and an ion implantation area of
déplétion 64 recouvrant une partie de la couche de po- depletion 64 covering part of the po layer
lysilicium 62 de la zone de dispositif 60, sont for- lysilicon 62 from device area 60, are formed
mées dans un substrat semi-conducteur. mées in a semiconductor substrate.
La zone de dispositif 60 représentée à la figure 4 est limitée par une couche d'oxyde de champ et comprend une source 66 et un drain 68 séparés l'un de l'autre par une zone de transition, tandis qu'une grille 62 de polysilicium est formée sur la zone de transition Le transistor en mode de déplétion 36 et le transistor en mode d'augmentation 34 sont The device zone 60 shown in FIG. 4 is limited by a layer of field oxide and comprises a source 66 and a drain 68 separated from each other by a transition zone, while a grid 62 of polysilicon is formed on the transition zone The transistor in depletion mode 36 and the transistor in augmentation mode 34 are
formés dans la zone de transition.trained in the transition zone.
En se référant à la figure 5 et à la figure 6, les caractéristiques de tension de claquage du transistor à augmentation et du transistor à déplétion selon la présente invention, sont comparées à celles With reference to FIG. 5 and to FIG. 6, the breakdown voltage characteristics of the augmentation transistor and of the depletion transistor according to the present invention are compared with those
de circuits classiques L'axe vertical et l'axe hori- of classical circuits The vertical axis and the horizontal axis
zontal représentent respectivement le courant et la zontal respectively represent the current and the
tension entre un drain et une source La courbe dés- voltage between a drain and a source The curve
ignée par la référence 71 représente la caractéristi- ignited by the reference 71 represents the characteristic
que du transistor NMOS à augmentation 34 dont la gril- than the increase NMOS transistor 34 including the grill-
le et la source sont branchées à la tension de terre. the and the source are connected to earth voltage.
La courbe désignée par la référence 73 représente la caractéristique d'un transistor NMOS à augmentation à The curve designated by the reference 73 represents the characteristic of an NMOS transistor with increase at
source flottante dont la grille est branchée à la ten- floating source whose grid is connected to the voltage
sion de source selon l'art antérieur La courbe dés- source sion according to the prior art The curve
ignée par la référence 75 représente la caractéristi- ignited by the reference 75 represents the characteristic
que d'un transistor NMOS à déplétion dont la grille est branchée à la tension de terre et dont la source than a depletion NMOS transistor whose gate is connected to earth voltage and whose source
est branchée à la tension de source selon l'art anté- is connected to the source voltage according to the prior art
rieur La courbe désignée par la référence 77 repré- The curve designated by the reference 77 represents
sente la caractéristique d'un transistor à déplétion à feels the characteristic of a depletion transistor at
source flottante dont la grille est branchée à la ten- floating source whose grid is connected to the voltage
sion de source selon la présente invention Ainsi, il apparaît clairement que la présente invention permet d'obtenir la tension de claquage de transistor la plus élevée. source sion according to the present invention Thus, it clearly appears that the present invention makes it possible to obtain the highest transistor breakdown voltage.
Comme indiqué ci-dessus, le circuit de com- As indicated above, the com-
mutation selon la présente invention utilise un cir- mutation according to the present invention uses a cir-
cuit de débranchement pour débrancher la haute tension disconnection bake to disconnect the high voltage
de la borne de sortie et la tension de sortie du cir- of the output terminal and the output voltage of the circuit
cuit de mémoire tampon Le circuit de commutation com- buffer buffered The switching circuit includes
prend un transistor à augmentation et un transistor à déplétion dont les jonctions sont branchées en série et dont les grilles sont alimentées en commun par la tension de source, ce qui permet ainsi de diminuer les champs électriques appliqués aux électrodes de grille et de drain des transistors lorsqu'on fait monter la tension de sortie à un niveau élevé Par suite, on takes an increase transistor and a depletion transistor whose junctions are connected in series and whose gates are supplied in common by the source voltage, which thus makes it possible to reduce the electric fields applied to the gate and drain electrodes of the transistors when the output voltage is raised to a high level Consequently,
augmente la tension de claquage des transistors de ma- increases the breakdown voltage of the transistors of ma-
nière à produire la haute tension voulue à la borne de to produce the desired high voltage at the terminal
sortie du circuit.exit from the circuit.
De plus, comme le transistor à augmentation et le transistor à déplétion sont formés simultanément dans une même jonction, la surface de réalisation du circuit intégré est réduite ce qui permet d'obtenir un In addition, since the augmentation transistor and the depletion transistor are formed simultaneously in the same junction, the surface area of the integrated circuit is reduced, which makes it possible to obtain a
dispositif de mémoire à semi-conducteurs de haute den- high denominated semiconductor memory device
sité Par suite, on obtient un circuit de commutation haute tension présentant une haute tension maximum As a result, a high voltage switching circuit is obtained having a maximum high voltage.
sous une taille minimum.under a minimum size.
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Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4511811A (en) * | 1982-02-08 | 1985-04-16 | Seeq Technology, Inc. | Charge pump for providing programming voltage to the word lines in a semiconductor memory array |
| US4626704A (en) * | 1982-03-04 | 1986-12-02 | Ricoh Company, Ltd. | Voltage level converting circuit |
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|---|---|---|---|---|
| JPS5541030B2 (en) * | 1972-02-09 | 1980-10-21 | ||
| US4672241A (en) * | 1985-05-29 | 1987-06-09 | Advanced Micro Devices, Inc. | High voltage isolation circuit for CMOS networks |
| US4689495A (en) * | 1985-06-17 | 1987-08-25 | Advanced Micro Devices, Inc. | CMOS high voltage switch |
| JPH0748310B2 (en) * | 1987-04-24 | 1995-05-24 | 株式会社東芝 | Semiconductor integrated circuit |
| US4888738A (en) * | 1988-06-29 | 1989-12-19 | Seeq Technology | Current-regulated, voltage-regulated erase circuit for EEPROM memory |
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Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4511811A (en) * | 1982-02-08 | 1985-04-16 | Seeq Technology, Inc. | Charge pump for providing programming voltage to the word lines in a semiconductor memory array |
| US4626704A (en) * | 1982-03-04 | 1986-12-02 | Ricoh Company, Ltd. | Voltage level converting circuit |
Non-Patent Citations (1)
| Title |
|---|
| "On-Chip Control Circuit for High Positive and Negative Voltages", IBM TECHNICAL DISCLOSURE BULLETIN, vol. 26, no. 8, January 1984 (1984-01-01), NEW YORK US, pages 4174 - 4176 * |
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| ER | Errata listed in the french official journal (bopi) |
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Effective date: 20120731 |