DE4242801A1 - - Google Patents
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Abstract
Description
Die vorliegende Erfindung betrifft Halbleiter-Speichervor richtungen, und insbesondere einen Hochspannungs-Schaltkreis. Für einen EEPROM (elektrisch löschbarer, programmierbarer Nur-Lese-Speicher) stellt eine zerstörerische Spannung über einen Transistor ein ernsthaftes Problem dar, welche durch eine hohe Spannung hervorgerufen wird, die in einer inte grierten Speicherschaltung erzeugt wird, wenn Daten program miert oder gelöscht werden.The present invention relates to semiconductor memories directions, and in particular a high-voltage circuit. For an EEPROM (electrically erasable, programmable Read-only memory) transfers a destructive voltage a transistor is a serious problem caused by a high tension is created, which in an inte free memory circuit is generated when data program be deleted or deleted.
Ein konventioneller Hochspannungs-Schaltkreis, der in Fig. 6 dargestellt ist, weist ein NAND-Gate 10 zum Puffern von Ein gangssignalen auf, einen Transistor 12 des Verarmungstyps, bei welchem ein Kanal zwischen einer Ausgangsklemme des NAND- Gates 10 und einen ersten Knotenpunkt 11 geschaltet ist, um eine Quellenspannung von einer hohen Spannung abzutrennen, und eine Hochspannungs-Pumpschaltung 14, die zwischen den er sten Knotenpunkt 11 und eine Ausgangsklemme geschaltet ist, um in Reaktion auf die Eingangssignale entweder eine hohe Spannung oder eine Massespannung zu erzeugen. Die Hochspan nungs-Pumpschaltung 14 weist weiterhin einen ersten NMOS- Transistor 16 auf, der mit einem Kanal versehen ist, der zwi schen einer Hochspannungsversorgung VPP und einem zweiten Knotenpunkt 22 geschaltet ist, und weiterhin ein an den er sten Knotenpunkt 11 angeschlossenes Gate aufweist, einen zwei ten NMOS-Transistor 18, der einen zwischen den ersten und zweiten Knotenpunkt 11 bzw. 22 geschalteten Kanal aufweist, sowie ein an den zweiten Knotenpunkt 22 angeschlossenes Gate, und einen dritten NMOS-Transistor 25, der ein an den zweiten Knotenpunkt 22 angeschlossenes Gate aufweist sowie einen Ka nal, dessen beide Klemmen miteinander verbunden sind.A conventional high voltage circuit shown in FIG. 6 has a NAND gate 10 for buffering input signals, a depletion type transistor 12 in which a channel between an output terminal of the NAND gate 10 and a first node 11 is connected to isolate a source voltage from a high voltage, and a high voltage pump circuit 14 connected between the first node 11 and an output terminal to generate either a high voltage or a ground voltage in response to the input signals. The high voltage pump circuit 14 also has a first NMOS transistor 16 , which is provided with a channel which is connected between a high voltage supply V PP and a second node 22 , and furthermore has a gate connected to the node 11 it most , a second NMOS transistor 18 , which has a channel connected between the first and second nodes 11 and 22 , and a gate connected to the second node 22 , and a third NMOS transistor 25 , which is connected to the second node 22 has a connected gate and a channel, the two terminals of which are connected to one another.
Bei einem Schaltvorgang für eine hohe Spannung wird an die Eingangsklemme VPP eine hohe Spannung angelegt, wird ein erster Eingang ΦD des NAND-Gates 10 in einem hohen Zustand gehalten, befindet sich ein Gate-Eingang ΦP des Verarmungs transistors 12 in einem niedrigen Zustand, und führt ein Ein gang Φ des NMOS-Transistors 25 periodische Schwingungen aus. Wenn ein zweiter Eingang des NAND-Gates 10 ein Signal mit ei nem hohen Pegel empfängt, befindet sich in diesem Fall der Ausgang des NAND-Gates 10 auf Massepegel, und daher ebenso der erste Knotenpunkt 11.During a switching operation for a high voltage, a high voltage is applied to the input terminal V PP , a first input ΦD of the NAND gate 10 is kept in a high state, a gate input ΦP of the depletion transistor 12 is in a low state, and performs an input Φ of the NMOS transistor 25 periodic oscillations. In this case, when a second input of the NAND gate 10 receives a signal with a high level, the output of the NAND gate 10 is at ground level, and therefore also the first node 11 .
Wenn allerdings der zweite Eingang des NAND-Gates 10 ein Signal mit einem niedrigen Pegel empfängt, so befindet sich der Ausgang des NAND-Gates 10 auf einem hohen Pegel. Der Verarmungstransistor 12 wird eingeschaltet, so daß er den ersten Knotenpunkt 11 mit einer Spannung versorgt, die durch Subtraktion der Schwellenspannung des Transistors 12 von dem hohen Pegel des NAND-Gates 10 erhalten wird, wodurch die Hochspannungs-Pumpschaltung 14 getrieben wird. Weiterhin trennt der Verarmungstransistor 12 die Ausgangsspannung des NAND-Gates 10 von der hohen Spannung des ersten Knotenpunkts 11. In diesem Fall wird das Gate des Transistors 12 mit ei ner Massespannung versorgt. Falls an das Gate des Verarmungs transistors 12 eine Quellenspannung VCC angelegt wird, so tritt ein Kurzschlußvorgang zwischen der Hochspannungsversor gung VPP und der Quellenspannung VCC auf, so daß keine hohe Spannung an der Ausgangsklemme erzeugt wird.However, when the second input of NAND gate 10 receives a signal with a low level, the output of NAND gate 10 is at a high level. The depletion transistor 12 so that it supplies the first node 11 with a voltage of the transistor 12 is obtained from the high level of the NAND gate 10 by subtracting the threshold voltage is driven so that the high-voltage-pump circuit 14 is turned on. Furthermore, the depletion transistor 12 separates the output voltage of the NAND gate 10 from the high voltage of the first node 11 . In this case, the gate of transistor 12 is supplied with a ground voltage. If a source voltage V CC is applied to the gate of the depletion transistor 12 , a short circuit occurs between the high voltage supply V PP and the source voltage V CC , so that no high voltage is generated at the output terminal.
Bei einem Hochspannungs-Schaltvorgang tritt eine Zusammen bruchsspannung über dem Verarmungstransistor 12 auf, infolge eines elektrischen Feldes zwischen dem Gate und dem Drain des Verarmungstransistors 12, wenn die Ausgangsklemme auf ein hohes Potential angehoben wird, und das Gate des Verarmungs transistors 12 an Masse gelegt wird. Daher darf zur Verhinde rung dieser Schwierigkeit keine hohe Spannung oberhalb eines vorgegebenen Wertes an der Ausgangsklemme erzeugt werden. Das Problem läßt sich über das Herstellungsverfahren lösen, je doch wird in unvermeidlicher Weise die Größe der integrierten Halbleiterschaltung erhöht, wodurch es schwierig wird, eine hochintegrierte Schaltung zu erzielen.In a high-voltage switching operation of a collection occurs breakdown voltage across the depletion transistor 12, as a result of an electric field between the gate and the drain of the depletion transistor 12 when the output terminal is raised to a high potential, and the transistor the gate of the depletion 12 is connected to ground . Therefore, to prevent this difficulty, a high voltage above a predetermined value must not be generated at the output terminal. The problem can be solved by the manufacturing method, but the size of the semiconductor integrated circuit is inevitably increased, which makes it difficult to achieve a highly integrated circuit.
Ein Vorteil der vorliegenden Erfindung besteht in der Bereit stellung eines Hochspannungs-Schaltkreises für eine Halblei ter-Speichervorrichtung, der eine gewünschte hohe Spannung er zeugt.An advantage of the present invention is the readiness position of a high-voltage circuit for a semi-lead ter storage device that he a desired high voltage testifies.
Gemäß einer Zielrichtung der vorliegenden Erfindung umfaßt ein Hochspannungs-Schaltkreis für eine Halbleiter- Speicher vorrichtung einen Transistor des Verarmungstyps und Transis toren des Anreicherungstyps, die in Reihe geschaltet sind. Ihre Gates sind an eine Quellenspannung angeschlossen, wo durch die Intensität des elektrischen Feldes über das Gate und den Drain der Transistoren verringert wird, wodurch die Zusammenbruchsspannung erhöht wird. According to one aspect of the present invention a high voltage circuit for a semiconductor memory device a depletion type transistor and transis Enrichment type gates connected in series. Your gates are connected to a source voltage where by the intensity of the electric field across the gate and the drain of the transistors is reduced, whereby the Breakdown voltage is increased.
Die Erfindung wird nachstehend anhand eines zeichnerisch dar gestellten Ausführungsbeispiels näher erläutert, aus welchem weitere Vorteile und Merkmale hervorgehen. Es zeigt:The invention is illustrated below with reference to a drawing illustrated embodiment explained in more detail, from which further advantages and features emerge. It shows:
Fig. 1 einen Graphen, welcher Zusammenbruchsspannungs eigenschaften von Anreicherungs- und Verarmungs- Transistoren gemäß der erfindungsgemäßen Schal tung im Vergleich zu denen konventioneller Schal tungen zeigt; Fig. 1 is a graph showing breakdown voltage characteristics of enhancement and depletion transistors according to the inventive device in comparison to those of conventional scarf lines;
Fig. 2 schematische Schaltungen der Anreicherungs- und Verarmungs-Transistoren aus Fig. 1; FIG. 2 shows schematic circuits of the enhancement and depletion transistors from FIG. 1;
Fig. 3 ein schematisches Schaltbild einer Schaltung gemäß einer Ausführungsform der vorliegenden Erfindung; Fig. 3 is a schematic diagram of a circuit according to an embodiment of the present invention;
Fig. 4 eine Anordnung zur Erzeugung der erfindungsgemäßen Schaltung;4 shows an arrangement for the production of the inventive circuit.
Fig. 5 eine Querschnittsansicht entlang der Linie A-A′ von Fig. 4; und Fig. 5 is a cross-sectional view taken along line AA 'of Fig. 4. and
Fig. 6 ein schematisches Schaltbild einer Schaltung nach dem Stand der Technik. Fig. 6 is a schematic diagram of a circuit according to the prior art.
In Fig. 3 ist ein Hochspannungs-Schaltkreis einschließlich ei ner Umkehrschaltung 30 zum Puffern eines Eingangssteuersignals gezeigt, einer Hochspannungs-Pumpschaltung 40 zur Erzeugung einer hohen Spannung oder einer Massespannung in Reaktion auf Ausgangssignale von der Umkehrschaltung 30, und einer Unter brechungsschaltung 50, um elektrisch die Umkehrschaltung 30 von der Hochspannungs-Pumpschaltung 40 abzutrennen. In diesem Fall kann die Umkehrschaltung 30 durch ein NAND-Gate oder ein NOR-Gate ersetzt werden. Die Unterbrechungsschaltung 50 umfaßt einen Transistor 36 des Verarmungstyps und einen Transistor 34 des Anreicherungstyps.In Fig. 3, a high voltage circuit including egg ner reversing circuit 30 is shown for buffering an input control signal, a high-voltage pumping circuit 40 refraction circuit for generating a high voltage or a ground voltage in response to output signals from the inverter circuit 30, and a bottom 50 in order to electrically separate the inverter circuit 30 from the high voltage pump circuit 40 . In this case, the inverting circuit 30 can be replaced by a NAND gate or a NOR gate. The interrupt circuit 50 includes a depletion type transistor 36 and an enhancement type transistor 34 .
Bei einem Hochspannungs-Schaltvorgang wird eine Eingangsklem me VPP mit einer hohen Spannung versorgt, und ein Eingang führt periodische Schwingungen durch. Wenn der Steuereingang der Umkehrschaltung 30 auf einem hohen Potential liegt, so nehmen der erste, zweite und dritte Knotenpunkt 31, 32 bzw. 33 ein niedriges Potential an, so daß die Hochspannungs-Pump schaltung 40 nicht getrieben wird. Wenn allerdings das Ein gangssteuersignal der Umkehrschaltung 40 auf niedrigem Pegel liegt, so nimmt der erste Knotenpunkt 31 einen hohen Pegel an, und dann fällt der zweite Knotenpunkt 32 von einer Quel lenspannung VCC auf eine Spannung VCC-VTE ab, die da durch erhalten wird, daß eine Schwellenspannung VTE des An reicherungs-Transistors 34 von der Quellenspannung VCC sub trahiert wird. Die Spannung VCC-VTE treibt die Hochspan nungs-Pumpschaltung 40 so, daß der Spannungspegel der Aus gangsklemme erhöht wird, also des dritten Knotenpunktes 33, auf eine hohe Spannung VPP. Der dritte Knotenpunkt 33 und der Spannungsquellen-Knotenpunkt 31 werden elektrisch durch den Transistor 34 des Anreicherungstyps getrennt.In a high voltage switching operation, an input terminal V PP is supplied with a high voltage, and an input performs periodic oscillations. When the control input of the inverting circuit 30 is at a high potential, the first, second and third nodes 31 , 32 and 33 assume a low potential, so that the high-voltage pump circuit 40 is not driven. However, if the A changeover control signal of the inverter circuit 40 is low level, so does the first node 31 has a high level, and then the second node drops 32 from a Quel lenspannung V CC from a voltage V CC -V TE, which as by is obtained that a threshold voltage V TE of the enrichment transistor 34 is subtracted from the source voltage V CC . The voltage V CC -V TE drives the high-voltage pump circuit 40 so that the voltage level of the output terminal is increased, that is, the third node 33 , to a high voltage V PP . The third node 33 and the voltage source node 31 are electrically separated by the enhancement type transistor 34 .
Wie aus Fig. 4 hervorgeht, werden ein Vorrichtungsbereich 60, eine Polysiliziumschicht 62 für ein Gate, welche sich in ei ner vorgegebenen Richtung über den Vorrichtungsbereich 60 er streckt, und ein verarmter Ionen-Implantierungsbereich 64, der einen Abschnitt der Polysiliziumschicht 62 in dem Vorrich tungsbereich 60 überlappt, in einem Halbleitersubstrat ausge bildet.As is apparent from Fig. 4, a device region 60, a polysilicon layer 62 for a gate, which in egg ner predetermined direction over the device region 60 it stretches, and an impoverished ion implant region 64, the a portion of the polysilicon layer 62 in the Vorrich tion area 60 overlaps, formed in a semiconductor substrate.
Der in Fig. 5 gezeigte Vorrichtungsbereich 60 wird durch eine Feldoxidschicht 70 begrenzt, und umfaßt eine Source 66 und einen Drain 68, die voneinander durch einen Kanalbereich ge trennt sind, sowie ein Gate 62 aus Polysilizium, welches über dem Kanalbereich ausgebildet ist. Der Transistor 36 des Ver armungsmodus und der Transistor 34 des Anreicherungsmodus wer den in dem Kanalbereich ausgebildet.The device region 60 shown in FIG. 5 is delimited by a field oxide layer 70 , and comprises a source 66 and a drain 68 , which are separated from one another by a channel region, and a gate 62 made of polysilicon, which is formed over the channel region. The transistor 36 of the depletion mode and the transistor 34 of the enrichment mode are those who are formed in the channel region.
In Fig. 1 werden die Zusammenbruchsspannungseigenschaften von Anreicherungs- und Verarmungstransistoren gemäß der vorliegen den Erfindung mit denen konventioneller Schaltungen vergli chen. Die vertikale bzw. horizontale Achse stellt den Strom bzw. die Spannung zwischen einem Drain und einer Source dar. Eine durch die Bezugsziffer 71 bezeichnete Kurve repräsentiert eine charakteristische Kurve des Anreicherungs-NMOS-Transis tors 34, dessen Gate und Source mit einer Massespannung ver bunden sind, wie schematisch in Fig. 2 gezeigt. Eine durch die Bezugsziffer 73 bezeichnete Kurve repräsentiert eine charakte ristische Kurve eines Anreicherungs-NMOS-Transistors (Fig. 2) mit floatender Source, dessen Gate an die Sourcespannung an geschlossen ist, nach dem Stand der Technik. Die durch die Bezugsziffer 75 bezeichnete Kurve repräsentiert eine charak teristische Kurve eines Verarmungs-NMOS-Transistors (Fig. 2), dessen Gate an eine Massespannung und dessen Source an die Sourcespannung angeschlossen ist, nach dem Stand der Technik. Die durch eine Bezugsziffer 77 bezeichnete Kurve repräsentiert eine charakteristische Kurve eines Verarmungs-Transistors (Fig. 2) mit floatender Source, dessen Gate an die Source spannung angeschlossen ist, gemäß der vorliegenden Erfindung. Hieraus wird deutlich sichtbar, daß die höchste Transistor- Durchbruchsspannung mit der vorliegenden Erfindung erzielt wird.In Fig. 1, the breakdown voltage characteristics of enhancement and depletion transistors according to the present invention are compared with those of conventional circuits. The vertical or horizontal axis represents the current or voltage between a drain and a source. A curve denoted by reference numeral 71 represents a characteristic curve of the enrichment NMOS transistor 34 , the gate and source of which are connected to a ground voltage are as shown schematically in FIG . A curve denoted by reference numeral 73 represents a characteristic curve of an enhancement NMOS transistor ( FIG. 2) with a floating source, the gate of which is connected to the source voltage, according to the prior art. The curve denoted by reference numeral 75 represents a characteristic curve of a depletion NMOS transistor ( FIG. 2), the gate of which is connected to a ground voltage and the source of which is connected to the source voltage, according to the prior art. The curve designated by reference numeral 77 represents a characteristic curve of a depletion transistor ( FIG. 2) with a floating source, the gate of which is connected to the source voltage, according to the present invention. This clearly shows that the highest transistor breakdown voltage is achieved with the present invention.
Wie voranstehend erläutert verwendet der Schaltkreis gemäß der vorliegenden Erfindung eine Unterbrechungsschaltung zur Unterbrechung der hohen Spannung der Ausgangsklemme und der Ausgangsspannung der Pufferschaltung. Der Schaltkreis umfaßt Anreicherungs- und Verarmungs-Transistoren, die Channels auf weisen, die in Reihe geschaltet sind, und die Gates aufwei sen, die gemeinsam mit der Source-Spannung versorgt werden, wodurch an das Gate und den Drain der Transistoren angelegte elektrische Felder verringert werden, wenn die Ausgangsspan nung auf einen hohen Pegel angehoben wird. Dies führt dazu, daß die Durchbruchsspannung eines Transistors vergrößert wird, um so die gewünschte hohe Spannung an der Ausgangsklemme der Schaltung zur Verfügung zu stellen.As explained above, the circuit according to FIG an interrupt circuit for the present invention Interruption of the high voltage of the output terminal and the Output voltage of the buffer circuit. The circuit includes Enrichment and depletion transistors, the channels on have, which are connected in series, and the gates which are supplied together with the source voltage, whereby applied to the gate and drain of the transistors electric fields are reduced when the output span voltage is raised to a high level. This leads to, that the breakdown voltage of a transistor is increased, the desired high voltage at the output terminal of the To provide circuitry.
Da Anreicherungs- und Verarmungstransistoren gleichzeitig in einem Kanal ausgebildet werden, ist darüber hinaus der Layout- Bereich der integrierten Schaltung verringert, wodurch eine Halbleiter-Speichervorrichtung erhalten wird, die eine hohe Dichte aufweist. Daher wird ein Hochspannungs-Schaltkreis er halten, der eine maximale Hochspannung in einer integrierten Schaltung minimaler Größe aufweist.Since enhancement and depletion transistors in a channel, the layout is also Reduced area of the integrated circuit, creating a Semiconductor memory device is obtained which is high Has density. Therefore, he becomes a high voltage circuit keep the integrated a maximum high voltage Circuit has minimal size.
Zwar wurde die Erfindung im einzelnen unter Bezug auf eine bevorzugte Ausführungsform gezeigt und beschrieben, jedoch ist es für Fachleute auf diesem Gebiet offensichtlich, daß Abänderungen von Einzelheiten vorgenommen werden können, ohne vom Wesen und dem Umfang der Erfindung abzuweichen.While the invention has been described in detail with reference to a preferred embodiment shown and described, however it is obvious to those skilled in the art that Changes to details can be made without to depart from the spirit and scope of the invention.
Claims (7)
eine Puffereinrichtung zum Abpuffern eines Eingangssignals;
eine Hochspannungs-Pumpeinrichtung zur Erzeugung einer vor gegebenen Spannung in Reaktion auf ein Ausgangssignal der Puffereinrichtung; und
eine Unterbrechungseinrichtung, die zwischen die Puffer einrichtung und die Hochspannungs-Pumpeinrichtung geschal tet ist, um die Puffereinrichtung und die Hochspannungs- Pumpschaltung zu unterbrechen, wenn die Ausgangsspannung der Puffereinrichtung eine Quellenspannung und das Aus gangssignal der Hochspannungs-Pumpschaltung eine hohe Span nung ist, wobei die Unterbrechungseinrichtung einen Anrei cherungs-Transistor und einen Verarmungs-Transistor auf weist, die in Reihe geschaltet sind, und die Gates des An reicherungs-Transistors und der Verarmungs-Transistors zu sammen an die Source-Spannung angeschlossen sind.1. High-voltage circuit, characterized by :
buffer means for buffering an input signal;
a high voltage pump device for generating a given voltage in response to an output signal of the buffer device; and
an interrupt device which is switched between the buffer device and the high-voltage pump device to interrupt the buffer device and the high-voltage pump circuit when the output voltage of the buffer device is a source voltage and the output signal of the high-voltage pump circuit is a high voltage, wherein the interruption device has an enrichment transistor and a depletion transistor which are connected in series, and the gates of the enrichment transistor and the depletion transistor are connected together to the source voltage.
eine Puffereinrichtung zum Abpuffern eines Eingangssignals;
eine Hochspannungs-Pumpeinrichtung zur Erzeugung einer ge wünschten Spannung in Reaktion auf ein Ausgangssignal der Puffereinrichtung; und
einen Unterbrechungs-Transistor, der zwischen die Puffer einrichtung und die Hochspannungs-Pumpschaltung geschaltet ist, um die Puffereinrichtung und die Hochspannungs-Pump schaltung zu unterbrechen, wenn die Ausgangsspannung der Puffereinrichtung eine Source-Spannung und die Ausgangs spannung der Hochspannungs-Pumpschaltung eine hohe Span nung ist, wobei ein erster Kanalbereich neben einer Source des Unterbrechungs-Transistors einen unterschiedlichen Leitfähigkeitstyp aufweist als ein Kanalbereich benachbart einem Drain des Unterbrechungs-Transistors.4. High voltage circuit, characterized by:
buffer means for buffering an input signal;
a high voltage pump device for generating a desired voltage in response to an output signal of the buffer device; and
an interrupt transistor connected between the buffer device and the high voltage pump circuit to interrupt the buffer device and the high voltage pump circuit when the output voltage of the buffer device is a source voltage and the output voltage of the high voltage pump circuit is a high span voltage, wherein a first channel region next to a source of the interrupt transistor has a different conductivity type than a channel region adjacent a drain of the interrupt transistor.
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019910024801A KR940008206B1 (en) | 1991-12-28 | 1991-12-28 | High voltage switch circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| DE4242801A1 true DE4242801A1 (en) | 1993-07-01 |
| DE4242801C2 DE4242801C2 (en) | 2000-02-10 |
Family
ID=19326362
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| DE4242801A Expired - Fee Related DE4242801C2 (en) | 1991-12-28 | 1992-12-17 | High voltage circuit |
Country Status (7)
| Country | Link |
|---|---|
| JP (1) | JP2677747B2 (en) |
| KR (1) | KR940008206B1 (en) |
| DE (1) | DE4242801C2 (en) |
| FR (1) | FR2685807B1 (en) |
| GB (1) | GB2262850B (en) |
| IT (1) | IT1256217B (en) |
| TW (1) | TW209926B (en) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4128763B2 (en) | 2000-10-30 | 2008-07-30 | 株式会社東芝 | Voltage switching circuit |
| KR100725993B1 (en) * | 2005-12-28 | 2007-06-08 | 삼성전자주식회사 | Row decoder for preventing leakage current and semiconductor memory device having the same |
| JP4909647B2 (en) | 2006-06-02 | 2012-04-04 | 株式会社東芝 | Nonvolatile semiconductor memory device |
| KR20150121288A (en) * | 2014-04-17 | 2015-10-29 | 에스케이하이닉스 주식회사 | High-voltage switch circuit and non-volatile memory including the same |
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|---|---|---|---|---|
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1991
- 1991-12-28 KR KR1019910024801A patent/KR940008206B1/en not_active IP Right Cessation
-
1992
- 1992-10-21 TW TW081108372A patent/TW209926B/zh not_active IP Right Cessation
- 1992-11-12 FR FR9213607A patent/FR2685807B1/en not_active Expired - Fee Related
- 1992-12-17 DE DE4242801A patent/DE4242801C2/en not_active Expired - Fee Related
- 1992-12-22 IT ITMI922927A patent/IT1256217B/en active IP Right Grant
- 1992-12-23 GB GB9226862A patent/GB2262850B/en not_active Expired - Fee Related
- 1992-12-25 JP JP34656292A patent/JP2677747B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| ITMI922927A1 (en) | 1994-06-22 |
| DE4242801C2 (en) | 2000-02-10 |
| FR2685807A1 (en) | 1993-07-02 |
| GB2262850B (en) | 1996-04-17 |
| KR940008206B1 (en) | 1994-09-08 |
| JPH05259473A (en) | 1993-10-08 |
| TW209926B (en) | 1993-07-21 |
| KR930014615A (en) | 1993-07-23 |
| FR2685807B1 (en) | 1995-11-03 |
| ITMI922927A0 (en) | 1992-12-22 |
| GB9226862D0 (en) | 1993-02-17 |
| GB2262850A (en) | 1993-06-30 |
| JP2677747B2 (en) | 1997-11-17 |
| IT1256217B (en) | 1995-11-29 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| 8110 | Request for examination paragraph 44 | ||
| 8125 | Change of the main classification |
Ipc: G11C 16/06 |
|
| D2 | Grant after examination | ||
| 8364 | No opposition during term of opposition | ||
| R119 | Application deemed withdrawn, or ip right lapsed, due to non-payment of renewal fee |
Effective date: 20120703 |