KR19980034554A

KR19980034554A - Internal power supply voltage generation circuit of semiconductor memory device

Info

Publication number: KR19980034554A
Application number: KR1019960052639A
Authority: KR
Inventors: 이윤상; 황홍선
Original assignee: 김광호; 삼성전자 주식회사
Priority date: 1996-11-07
Filing date: 1996-11-07
Publication date: 1998-08-05

Abstract

본 발명은 반도체 메모리 장치의 내부 전원 전압 발생 회로에 관한 것으로, 미리 설정된 기준 전압과 상기 내부 전원 전압을 비교하는 비교부와 그 비교부의 일단과 접지 전압단 사이에 채널이 직렬 접속되는 스위칭 트랜지스터와 전류 소오스 트랜지스터를 가지는 차동 증폭 회로와, 상기 차동 증폭 회로의 출력라인에 응답하여 외부에서 인가되는 상기 외부 전원 전압을 상기 내부 전원 전압으로 공급하기 위한 드라이버 회로와, 상기 드라이버 회로의 일단과 상기 내부 전원 전압 발생 회로의 출력라인과 공통 접속되어 유기되는 전압을 클램핑하여 적정한 상기 내부 전원 전압을 유지시키는 클램핑 회로를 향한 장치이며, 내부 전원 전압의 오버슈팅을 감소할 수 있으며 차동 증폭 회로의 동작 속도를 향상시킬 수 있는 효과가 있다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an internal power supply voltage generation circuit of a semiconductor memory device, and includes a comparator for comparing a preset reference voltage with the internal power supply voltage, a switching transistor and a current in which a channel is connected in series between one end of the comparator and a ground voltage terminal. A differential amplification circuit having a source transistor, a driver circuit for supplying the external power supply voltage applied externally in response to an output line of the differential amplification circuit to the internal power supply voltage, one end of the driver circuit and the internal power supply voltage It is a device for the clamping circuit to maintain the proper internal power supply voltage by clamping the voltage induced in common connection with the output line of the generation circuit, can reduce the overshooting of the internal power supply voltage and improve the operation speed of the differential amplifier circuit. It can be effective.

Description

Internal power supply voltage generation circuit of semiconductor memory device

본 발명은 반도체 메모리 장치에 관한 것으로, 특히 메모리 장치 내부에 구비되어 외부 전원 전압을 내부 전압으로 변환하여 최적화된 내부 전압을 제공하기 위한 반도체 메모리 장치의 내부 전원 전압 발생 회로에 관한 것이다.The present invention relates to a semiconductor memory device, and more particularly, to an internal power supply voltage generating circuit of a semiconductor memory device for providing an optimized internal voltage provided by converting an external power supply voltage into an internal voltage.

일반적으로, 최근의 반도체 메모리 장치는 점점 고밀도화, 고집적화되어 가고 있으며, 이에 따라 반도체 메모리 장치를 구성하고 있는 트랜지스터를 비롯한 각 구성 소자의 크기도 점점 작아지고 있다. 구성 소자의 크기가 점점 작아짐에 따라 내전압 능력도 그에 비례하여 감소되고 있으므로, 내부 회로의 안정적인 동작을 구현하기 위해서는 각 구성 소자에 공급되는 동작 전압의 레벨을 낮추어야만 한다. 이러한 목적을 위하여 통상적인 메모리 장치는 내부 전원 전압 발생 회로를 탑재하고 있으며, 그에 따라 외부에서 공급되는 외부 전원 전압을 내부 전원 전압으로 변환하여 사용하고 있다.In general, recent semiconductor memory devices are becoming more dense and highly integrated, and accordingly, the size of each component including a transistor constituting the semiconductor memory device is also getting smaller. As the size of the component becomes smaller and smaller, the withstand voltage capability decreases in proportion. Therefore, in order to achieve stable operation of the internal circuit, the level of the operating voltage supplied to each component must be lowered. For this purpose, a conventional memory device includes an internal power supply voltage generation circuit, and thus converts an external power supply voltage supplied from the outside into an internal power supply voltage.

도 3은 종래 기술의 일실시예에 따른 내부 전원 전압 발생 회로를 보인 도면이다. 차동 증폭 회로 17은 공지된 바와 같이 기준 전압 Vref과 내부 전원 전압 IVC를 입력하여 그 차를 비교 증폭한다. 차동 증폭 회로 17은 전류 미러형의 피형 모오스 트랜지스터 5, 7과 상기 기준 전압 Vref과 내부 전원 전압 IVC를 입력하는 엔형 모오스 트랜지스터 9, 13으로 이루어지고 그 엔형 모오스 트랜지스터 9, 13의 공통 소오스 단과 접지 전압단 사이에 그 채널이 접속된 전류 소오스 트랜지스터 15로 구성된다. 드라이버 회로 19는 피형 모오스 트랜지스터 21로 이루어지며 상기 차동 증폭 회로 17의 출력라인 L1에 게이트단이 제어되어 외부의 전원 전압을 내부 전원 전압으로 인가한다. 상기 피형 모오스 트랜지스터 21의 드레인단과 접지 전압단 사이에는 다수의 모오스 다이오드 트랜지스터들 23, 25, 27, 29가 접속된다. 이와 같은 구성에 따른 동작 특성을 하기의 도 1에서 설명한다.3 is a diagram illustrating an internal power supply voltage generation circuit according to an embodiment of the prior art. The differential amplification circuit 17 inputs the reference voltage Vref and the internal power supply voltage IVC as is known and comparatively amplifies the difference. The differential amplification circuit 17 is composed of the current mirror type Morse transistors 5 and 7 and the N-type Morse transistors 9 and 13 which input the reference voltage Vref and the internal power supply voltage IVC, and the common source stage and ground voltage of the En-Mose transistors 9 and 13. It consists of a current source transistor 15 having its channel connected between stages. The driver circuit 19 is composed of a morphed MOS transistor 21. The gate terminal of the differential amplifier circuit 17 is controlled to apply an external power supply voltage to the internal power supply voltage. A plurality of MOS diode transistors 23, 25, 27, and 29 are connected between the drain terminal and the ground voltage terminal of the type MOS transistor 21. Operation characteristics according to such a configuration will be described in FIG. 1 below.

도 1은 종래 기술의 일실시예에 따른 내부 전원 전압 발생 회로의 동작 특성을 보인 그래프도이다. 가로축은 외부 전원 전압 VEXT를 세로축은 전압 V을 나타낸다. 실선은 내부 전원 전압 IVC를 나타낸다. 도시된 바와 같이 초기의 임의의 특정 전압 까지는 외부 전원 전압을 따라 증가하는 특성을 갖고 그 후 칩이 동작하는 적정 전압에서는 외부 전원 전압 VEXT의 증가와는 달리 독립적으로 일정한 안정된 전압 레벨 (1)을 유지하며 외부 전원 전압이 칩의 동작 전압 영역을 벗어나면 다시 외부 전원 전압을 따라 증가하는 특성을 갖는다. 특히, 상기에서 가장 중요시 되는 부분은 칩의 동작 전압 레벨에서 외부 전원 전압의 변화에 따라 영향을 받지 않는 클램핑된 전압 레벨 (1)을 칩에 공급하는 것이 내부 전원 전압 발생 회로를 이용하는 주된 이유이다. 그러나, 이러한 내부 전원 전압의 클램핑 특성을 사용하여 칩을 동작시키는 데에는 문제점이 있다. 이러한 문제점을 도 2에서 설명한다.1 is a graph illustrating an operating characteristic of an internal power supply voltage generation circuit according to an embodiment of the prior art. The horizontal axis represents the external power supply voltage VEXT and the vertical axis represents the voltage V. The solid line represents the internal power supply voltage IVC. As shown in the figure, up to a certain initial voltage is increased along with the external power supply voltage, and then at a proper voltage at which the chip operates, a constant stable voltage level (1) is maintained independently of the increase in the external power supply voltage VEXT. When the external power supply voltage is out of the operating voltage range of the chip, the external power supply voltage increases with the external power supply voltage again. In particular, the most important part of the above is the main reason for supplying the chip with the clamped voltage level (1) which is not affected by the change in the external power supply voltage at the chip's operating voltage level. However, there is a problem in operating the chip by using the clamping characteristics of the internal power supply voltage. This problem is explained in FIG.

도 2는 종래 기술의 일실시예에 따른 오버 슈팅 현상을 보이는 내부 전원 전압 발생 회로의 동작 특성을 보인 그래프도이다. 도 2를 참조하면, 제시된 바와 같이 칩의 동작 초기 시점에서 참조부호 3에서 처럼 클램핑된 전압 레벨 보다 높은 전압 레벨이 잠시 유지되어 칩의 오동작의 원인이 된다. 이를 통상 오버 슈팅이라 칭한다. 이러한 오버 슈팅을 제거하기 위하여 종래의 일실시예인 도 3의 회로 구성에서의 전류 소오스 트랜지스터 15의 사이즈를 조절하여 사용하였다. 하지만, 그러한 방법으로 내부 전원 전압의 오버 슈팅 문제를 개선할 수 있지만 내부 전원 발생 회로의 동작 능력 자체의 저하를 유발한다.2 is a graph illustrating an operating characteristic of an internal power supply voltage generation circuit showing an overshooting phenomenon according to an embodiment of the prior art. Referring to FIG. 2, at the initial point of operation of the chip, a voltage level higher than the clamped voltage level is maintained for a while as the reference numeral 3 causes the chip to malfunction. This is commonly referred to as overshooting. In order to eliminate such overshooting, the size of the current source transistor 15 in the circuit configuration of FIG. However, it is possible to improve the overshooting problem of the internal power supply voltage in such a way, but it causes a deterioration in the operating capability of the internal power generation circuit itself.

상기한 바와 같은 문제점을 해소하기 위한 본 발명의 목적은 안정된 내부 전원 전압을 제공하기 위한 반도체 메모리 장치의 내부 전원 전압 발생 회로를 제공함에 있다.An object of the present invention for solving the above problems is to provide an internal power supply voltage generation circuit of a semiconductor memory device for providing a stable internal power supply voltage.

본 발명의 다른 목적은 오버 슈팅이 제거된 내부 전원 전압을 제공하기 위한 반도체 메모리 장치의 내부 전원 전압 발생 회로를 제공함에 있다.Another object of the present invention is to provide an internal power supply voltage generation circuit of a semiconductor memory device for providing an internal power supply voltage from which overshooting is eliminated.

본 발명의 또 다른 목적은 동작 능력이 저하 없이 오버 슈팅을 개선할 수 있는 반도체 메모리 장치의 내부 전원 전압 발생 회로를 제공함에 있다.It is still another object of the present invention to provide an internal power supply voltage generation circuit of a semiconductor memory device capable of improving overshooting without deteriorating an operating capability.

도 1은 종래 기술의 일실시예에 따른 내부 전원 전압 발생 회로의 동작 특성을 보인 그래프도이고,1 is a graph showing the operating characteristics of the internal power supply voltage generation circuit according to an embodiment of the prior art,

도 2는 종래 기술의 일실시예에 따른 오버 슈팅 현상을 보이는 내부 전원 전압 발생 회로의 동작 특성을 보인 그래프도이고,2 is a graph illustrating an operating characteristic of an internal power supply voltage generation circuit showing an overshooting phenomenon according to an embodiment of the prior art;

도 3은 종래 기술의 일실시예에 따른 내부 전원 전압 발생 회로를 보인 도면이고,3 is a view showing an internal power supply voltage generation circuit according to an embodiment of the prior art,

도 4는 본 발명의 일실시예에 따른 내부 전원 전압 발생 회로를 보인 도면이고,4 is a diagram illustrating an internal power supply voltage generation circuit according to an embodiment of the present invention.

그리고, 도 5는 본 발명의 일실시예에 따른 내부 전원 전압 발생 회로의 동작 특성을 보인 그래프도이다.5 is a graph illustrating an operating characteristic of an internal power supply voltage generation circuit according to an embodiment of the present invention.

이러한 본 발명의 목적들을 달성하기 위하여 본 발명은, 미리 설정된 기준 전압과 상기 내부 전원 전압을 비교하는 비교부와 그 비교부의 일단과 접지 전압단 사이에 채널이 직렬 접속되는 스위칭 트랜지스터와 전류 소오스 트랜지스터를 가지는 차동 증폭 회로와, 상기 차동 증폭 회로의 출력라인에 응답하여 외부에서 인가되는 상기 외부 전원 전압을 상기 내부 전원 전압으로 공급하기 위한 드라이버 회로와, 상기 드라이버 회로의 일단과 상기 내부 전원 전압 발생 회로의 출력라인과 공통 접속되어 유기되는 전압을 클램핑하여 적정한 상기 내부 전원 전압을 유지시키는 클램핑 회로를 가지는 장치를 향한 것이다.In order to achieve the objects of the present invention, the present invention provides a comparator for comparing a preset reference voltage and the internal power supply voltage, a switching transistor and a current source transistor having a channel connected in series between one end of the comparator and a ground voltage terminal. A differential amplifier circuit, a driver circuit for supplying the external power voltage applied externally in response to an output line of the differential amplifier circuit to the internal power supply voltage, one end of the driver circuit and the internal power supply voltage generation circuit. The present invention is directed to a device having a clamping circuit for clamping a voltage which is connected in common with an output line to maintain a proper internal power supply voltage.

상기 각 구성부중 잘 알려진 공지의 구성부는 본 발명의 특징을 흐리지 않기 위하여 설명을 약하고, 본 발명의 특징인 도시된 내부 전원 전압 발생 회로를 중심으로 구성 및 그의 동작을 살펴보겠다.The well-known components of each of the components are weak in the description so as not to obscure the features of the present invention, and the configuration and operation thereof will be described based on the illustrated internal power supply voltage generation circuit which is a feature of the present invention.

이하 본 발명의 바람직한 실시예가 첨부된 도면의 참조와 함께 상세히 설명될 것이다. 도면들중 동일한 부품들은 가능한한 어느곳에서든지 동일한 부호들을 나타내고 있음을 유의하여야 한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings. It should be noted that the same parts in the figures represent the same reference signs wherever possible.

도 4는 본 발명의 일실시예에 따른 내부 전원 전압 발생 회로를 보인 도면이다. 도 4를 참조하면, 참조부호 17은 본 발명에 따른 차동 증폭 회로이다. 이 차동 증폭 회로 17은 기준전압 Vref와 내부 전원 전압 IVC를 입력으로 하고 이를 비교하는 비교부와 이 비교부의 일단과 접지 전압단 사이에 채널이 직렬 접속되는 스위칭 트랜지스터 39와 전류 소오스 트랜지스터 41로 이루어진다. 이의 구성을 자세히 살펴보면, 소오스 단자가 메모리 장치의 외부에서 공급되는 외부 전원 전압 VEXT를 입력하고 게이트 단자가 서로 공통으로 접속하고 있는 피형 모오스 트랜지스터 31, 33과, 드레인 단자가 상기 피형 모오스 트랜지스터 31의 드레인 단자에 접속하고 게이트 단자가 기준전압 Vref에 의해 제어되는 엔형 모오스 트랜지스터 35와, 드레인 단자가 상기 피형 모오스 트랜지스터 33의 드레인 단자 및 게이트 단자에 공통으로 접속하며 게이트 단자가 내부 전원 전압 IVC에 접속하는 엔형 모오스 트랜지스터 37과, 드레인 단자는 상기 엔형 모오스 트랜지스터 35, 37의 소오스 단자에 공통 접속하고 소오스 단자는 전류 소오스 트랜지스터 41의 드레인 단자에 접속하고 게이트 단자는 노드 N1에 접속하는 스위칭 트랜지스터 39와, 스위칭 트랜지스터 39의 소오스 단자와 접지전압단 사이에 전류 소오스 트랜지스터 41이 접속한다. 스위칭 트랜지스터 39는 노드 N1의 전압에 응답하여 전류 소오스 트랜지스터 41로의 전류를 제어하는 역할을 한다. 예컨데, 내부 전원 전압을 위한 클램핑 초기에 N1의 로우 신호가 상기 스위칭 트랜지스터 39의 게이트 단자를 제어하여 턴온 능력을 제어한다. 따라서, 차동 증폭 회로 17의 반응속도를 증가시키고 내부 전원 전압의 오버 수팅을 방지할 수 있다. 드라이버 회로의 피형 모오스 트랜지스터 43의 게이트 단자는 상기 차동 증폭 회로 17의 출력라인 L1에 접속하고 소오스 단자에는 외부 전원 전압 VEXT인 인가되고 드레인 단자에는 내부 전원 전압 IVC와 클램핑 회로의 일단에 공통 접속한다. 클램핑 회로는 모오스 다이오드 트랜지스터들 45, 47, 49, 51로 구성되며 트랜지스터 51의 드레인 단자는 상기 전류 소오스 트랜지스터 41의 게이트 단자에 접속하고 소오스 단자는 게이트 단자와 접지전압 단에 공통 접속한다. 이러한 구성에 대한 동작 특성을 제시된 도 5를 통하여 설명한다.4 is a diagram illustrating an internal power supply voltage generation circuit according to an embodiment of the present invention. 4, reference numeral 17 denotes a differential amplifier circuit according to the present invention. The differential amplifier circuit 17 includes a comparator for inputting and comparing a reference voltage Vref and an internal power supply voltage IVC, a switching transistor 39 and a current source transistor 41 in which a channel is connected in series between one end of the comparator and a ground voltage terminal. A detailed description will be made of the type MOS transistors 31 and 33 whose source terminals are supplied with an external power supply voltage VEXT supplied from the outside of the memory device, and the gate terminals thereof are commonly connected to each other, and the drain terminals are the drains of the type MOS transistor 31. An N-type Morse transistor 35 connected to a terminal, the gate terminal of which is controlled by a reference voltage Vref, a N-type Morse transistor connected to a drain terminal and a gate terminal of the type Morse transistor 33 in common, and a N-type gate terminal connected to an internal power supply voltage IVC. A switching transistor 39 and a drain terminal connected in common to the source terminals of the N-type transistors 35 and 37, a source terminal connected to a drain terminal of the current source transistor 41, and a gate terminal connected to a node N1; 39's A current source transistor 41 is connected between the source terminal and the ground voltage terminal. The switching transistor 39 controls the current to the current source transistor 41 in response to the voltage of the node N1. For example, at the beginning of the clamping for the internal power supply voltage, a low signal of N1 controls the gate terminal of the switching transistor 39 to control the turn-on capability. Therefore, it is possible to increase the response speed of the differential amplifier circuit 17 and to prevent overshooting of the internal power supply voltage. The gate terminal of the type Morse transistor 43 of the driver circuit is connected to the output line L1 of the differential amplifier circuit 17, the source terminal is applied with an external power supply voltage VEXT, and the drain terminal is commonly connected to the internal power supply voltage IVC and one end of the clamping circuit. The clamping circuit is composed of MOS diode transistors 45, 47, 49, 51 and the drain terminal of transistor 51 is connected to the gate terminal of the current source transistor 41 and the source terminal is commonly connected to the gate terminal and the ground voltage terminal. Operational characteristics of this configuration will be described with reference to FIG. 5.

도 5는 본 발명의 일실시예에 따른 내부 전원 전압 발생 회로의 동작 특성을 보인 그래프도이다. 도 5를 참조하면, 실선 55는 종래 기술의 일실시예에 따른 내부 전원 전압 IVC에 대한 그래프이며 점선 57은 본 발명의 일실시예에 따른 그래프이다. 참조부호 3을 보면 약 0.1∼0.2V의 내부 전원 전압의 오버 슈팅이 감소된 것을 알 수 있다.5 is a graph illustrating an operating characteristic of an internal power supply voltage generation circuit according to an embodiment of the present invention. Referring to FIG. 5, a solid line 55 is a graph of an internal power supply voltage IVC according to an embodiment of the prior art, and a dotted line 57 is a graph according to an embodiment of the present invention. Reference numeral 3 shows that the overshooting of the internal power supply voltage of about 0.1 to 0.2V is reduced.

상기한 바와 같은 본 발명에 따르면, 오버 슈팅을 최소화할 수 있으며 전류 소오스 트랜지스터의 사이즈를 증가시켜 동작 속도도 증가시킬 수 있는 효과가 있다.According to the present invention as described above, it is possible to minimize overshooting and increase the size of the current source transistor to increase the operation speed.

상기한 본 발명은 도면을 중심으로 예를들어 한정되었지만, 그 동일한 것은 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러가지 변화와 변형이 가능함이 본 분야의 숙련된 자에게 명백할 것이다.Although the present invention described above is limited to, for example, the drawings, the same will be apparent to those skilled in the art that various changes and modifications can be made without departing from the technical spirit of the present invention.

Claims

An internal power supply voltage generation circuit of a semiconductor memory device for supplying an external power supply voltage supplied from the outside to an internal power supply voltage in a chip;

A differential amplifier circuit having a comparison unit for comparing a preset reference voltage with the internal power supply voltage, a switching transistor and a current source transistor having a channel connected in series between one end of the comparison unit and a ground voltage terminal;

A driver circuit for supplying the external power voltage applied to the internal power voltage in response to an output line of the differential amplifier circuit;

And a clamping circuit configured to maintain a proper internal power supply voltage by clamping a voltage that is commonly connected to one end of the driver circuit and an output line of the internal power supply voltage generation circuit to maintain an appropriate internal power supply voltage. .

The method of claim 1; The switching transistor includes an N-type MOS transistor, and a gate end of the switching transistor controls a current in response to an output voltage of the differential amplifier circuit and increases an operation speed of the differential amplifier circuit. Generation circuit.

The method of claim 1; And the current source transistor has a large size to improve an operation speed of the differential amplifier circuit.