FR2606909A1

FR2606909A1 - Systeme de traitement pour un appareil electronique portatif, tel qu'une carte a circuit integre

Info

Publication number: FR2606909A1
Application number: FR8717770A
Authority: FR
Inventors: Yasuo Iijima
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1986-06-20
Filing date: 1987-12-18
Publication date: 1988-05-20
Anticipated expiration: 2007-12-18
Also published as: FR2600446B1; JP2537199B2; DE3733794A1; DE3720394A1; JPS63788A; US4833595A; KR890000996A; US4901276A; FR2600446A1; FR2606909B1

Abstract

LE SYSTEME COMPREND UN APPAREIL ELECTRONIQUE PORTATIF TEL QU'UNE CARTE A CIRCUIT INTEGRE QUI COMPREND UNE MEMOIRE POUR EMMAGASINER UNE CHAINE DE DONNEES D'UNE PREMIERE OU D'UNE DEUXIEME INSTRUCTION DELIVREE PAR UN APPAREIL DE MANIPULATION DE LA CARTE A CIRCUIT INTEGRE, ET UN COMPTEUR DE LA QUANTITE DE DONNEES RESTANTE POUR CALCULER LA QUANTITE RESTANTE DE LA CHAINE DE DONNEES A PARTIR DE LA CAPACITE RESTANTE DE LA MEMOIRE ET LA LONGUEUR DE DONNEES DE LA PREMIERE INSTRUCTION ET POUR AFFECTER LA QUANTITE RESTANTE AUDIT COMPTEUR (ETAPES 50, 62) DE TELLE SORTE QUE LA CARTE DELIVRE A L'APPAREIL DE MANIPULATION : A) LORSQUE LADITE QUANTITE DE DONNEES RESTANTE EST " 0 ", UNE DONNEE DE REPONSE QUI EST INDICATIVE DE L'ACHEVEMENT DU TRAITEMENT POUR LA PREMIERE INSTRUCTION (ETAPE 74), ET B) LORSQUE LADITE QUANTITE DE DONNEES RESTANTE EST DIFFERENTE DE " 0 ", UNE DONNEE DE REPONSE QUI EST INDICATIVE DE L'ACCEPTABILITE DE LADITE DEUXIEME INSTRUCTION (ETAPE 68).

Description

Système de traitement pour un appareil électronique portatif tel

qu'une carte à circuit intégré.

La présente demande de brevet constitue une demande divisionnaire de la demande de brevet français 87 08646 et concerne un système de traitement pour un appareil électronique portatif, du type appelé carte à circuit intégré et incorporant un circuit intégré (IC) possédant, par exemple, une mémoire de données permanente et un élément de commande tel qu'une unité

centrale de traitement (CPU).

Récemment, des cartes à circuit intégré incorporant des puces à circuit intégré dotées de mémoires de données permanentes et d'éléments de commande tels que des CPU ont commencé de faire valoir leur importance comme nouveau moyen d'emmagasinage de données portatif. Les données emmagasinées dans la mémoire de données qui est incorporée dans cette carte à circuit intégré sont

gérées par un élément de commande interne ou une unité externe.

Comme procédé d'accès à une telle carte à circuit intégré, il est mis en oeuvre un accès direct dans lequel la mémoire de données est divisée en plusieurs zones auxquelles il est respectivement donné accès. Dans ce cas, une donnée spécifique telle qu'une adresse initiale de la zone cible et le nombre de bytes constituant la zone est enregistrée dans la carte à circuit intégré. Lorsque la donnée de la zone cible s'est ajoutée à la donnée d'instruction d'entrée, la donnée spécifique de la zone cible contenue dans la carte à circuit intégré est recherchée, est

transformée en une donnée d'accès physique, et est traitée.

Toutefois, dans une carte à circuit intégré classique, lorsque des chaînes de données doivent être écrites dans une zone cible, elles sont emmagasinées dans l'ordre o elles sont introduites. Une donnée de réponse indiquant une erreur de nombre de données d'entrée, ou une situation analogue, n'est délivrée que lorsqu'il est reconnu qu'on ne peut pas emmagasiner plus de données d'entrée. Dans ce cas, pendant l'écriture, il faut qu'une chaîne de données puisse être invalidée par un quelconque moyen. Dans ce but, classiquement, elle est logiquement invalidée par un drapeau indiquant la non-validité de la chaîne de données, ou bien cette chaîne de données anormale est effacée, ce qui empêche que des effets négatifs ne s'exercent sur la suite de la gestion des

données.

De cette manière, on ne peut savoir que par une opération d'écriture si une chaîne de données peut ou non être entièrement emmagasinée dans une zone cible. Ainsi, on doit effectuer des opérations d'écriture en nombre excessif, la durée matérielle d'utilisation de la mémoire se dégrade, de même que les possibilités de protection des données dans le système de la carte

à circuit intégré.

C'est un but de l'invention de proposer un appareil élec-

tronique portatif dans lequel il n'est pas besoin d'effectuer un nombre excessif d'opérations d'écriture, la durée matérielle d'utilisation de la mémoire est augmentée, et les possibilités de

protection des données sont également augmentées.

L'invention se rapporte à un système de traitement pour un appareil électronique portatif qui comprend une section de contacteur destinée à être connectée à un système de manipulation de l'appareil électronique portatif susceptible de fournir à l'appareil électronique portatif une instruction d'écriture constituée d'un secteur de fonction d'écriture, d'un secteur de numéro de zone d'écriture, d'un secteur de longueur de chaîne de données d'écriture, et d'un secteur de chaîne de données d'écriture; un moyen d'emmagasinage qui est divisé en plusieurs zones, chacune des zones possédant un secteur de donnée de pointeur indiquant la position finale de la zone o la donnée est écrite, et qui emmagasine au moins une adresse finale pour chacune des zones dans une zone spécifique et une chaîne de données délivrée à partir du système de manipulation de l'appareil électronique portatif; et un moyen de commande servant à lire dans le moyen d'emmagasinage l'adresse finale de la zone désignée par un secteur de numéro de zone d'écriture de l'instruction d'écriture et une donnée de pointeur venant du moyen d'emmagasinage en réponse à une instruction d'écriture délivrée à partir du système de manipulation de l'appareil électronique portatif, à calculer une capacité de mémoire à partir de leurs valeurs, à comparer le résultat du calcul avec une valeur d'un secteur de longueur de chaîne de données de l'instruction d'écriture, à déterminer si une chaîne de données dont l'écriture a été demandée peut être écrite entièrement, et à commander l'écriture dans le moyen de mémorisation en fonction du

résultat de la détermination.

Selon l'appareil électronique portatif de l'invention, on effectue la vérification permettant de déterminer s'il s'agit ou non d'une zone dans laquelle une chaîne de données peut être écrite, immédiatement avant l'écriture de la chaîne de données dans cette zone, et on n'écrit la chaîne de données que lorsqu'une telle zone existe. Ainsi, il n'est pas nécessaire d'effectuer un nombre

excessif d'opérations d'écriture.

La description suivante, conçue à titre d'illustration de

l'invention, vise à donner une meilleure compréhension de ses caractéristiques et avantages; elle s'appuie sur les dessins annexés, parmi lesquels: - la figure 1 est un schéma de principe montrant la disposition d'une unité de manipulation de carte utilisée comme unité terminale d'un système de traitement d'opérations bancaires à domicile ou d'un système d'achat à domicile qui adopte une carte à circuit intégré comme appareil électronique portatif selon l'invention; - la figure 2 est un schéma de principe de la carte à circuit intégré faisant fonction de l'appareil électronique portatif selon l'invention; - la figure 3 est un schéma de principe montrant la disposition d'une puce à circuit intégré incorporée dans la carte à circuit intégré représentée sur la figure 2; la figure 4 est une représentation détaillée, ou format détaillé, de mémorisation pour une mémoire de données représentée sur la figure 3; - la figure 5 est une vue de la zone "00" de la mémoire de données représentée sur la figure 3; - la figure 6 montre la représentation, ou format, de la donnée d'attribut emmgasinée dans les parties hachurées représentées sur la figure 4;

- les figures 7A et 7B sont des organigrammes de l'opéra-

tion d'écriture relative à la mémoire de données représentée sur la figure 3; - la figure 8 présente le format de l'instruction d'écriture utilisée dans l'opération d'écriture représentée sur les figures 7A et 7B;

- les figures 9A et 9B sont des organigrammes de l'opéra-

tion d'écriture continue relative à la mémoire de données représentée sur la figure 3; - la figure 10 montre le format d'une instruction d'écriture continue utilisée dans l'opération d'écriture continue représentée sur les figures 9A et 9B;

- les figures 11A à 11J sont des diagrammes servant à expli-

quer une opération d'écriture pratique représentée dans les organi-

grammes des figures 7A et 7B; - les figures 12A à 12C sont des organigrammes montrant une opération de lecWoe relative à la mémoire de données représentée sur la figure 3; - la figure 13 montre le format d'une instruction de lecture utilisée dans l'opération de lecture représentée sur les figures 12A

à 12C;

- les figures 14A et 14B sont les organigrammes d'une opération de lecture continue relative à la mémoire de données représentée sur la figure 3; la figure 15 montre le format d'une instruction de lecture continue utilisée dans l'opération de lecture continue représentée sur les figures 14A et 14B;

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- les figures 16A à 16F sont des schémas servant à expliquer une opération de lecture pratique représentée sur les figures 12A à 12C; - la figure 17 est un organigramme servant à expliquer une opération d'effacement relative à la mémoire de données représentée sur la figure 3; et

- la figure 18 montre le format d'une instruction d'effa-

cement utilisée dans l'opération d'effacement représentée sur la

figure 17.

Sur la figure 1, est présenté le schéma d'un système de manipulation de carte utilisé comme unité terminale d'un système de traitement d'opérations bancaires à domicile ou d'un système d'achat à domicile qui a adopté une carte à circuit intégré comme appareil électronique portatif; elon l'invention. Plus spécialement, dans ce système de manipulation de carte, une carte à circuit intégré peut être connectée à une unité centrale de traitement (CPU) 3 via un dispositif 2 de lecture-écriture de carte et la CPU 3 est connectée

à un clavier 4, une unité d'affichage à tube cathodique 5, une impri-

mante 6, et une unité pour disque souple 7. La carte à circuit intégré 1 est la propriété d'un utilisateur, et celui-ci l'utilise en faisant référence à un PIN (numéro d'identification personnel)

connu de lui seul ou lorsqu'une donnée nécessaire y est emmgasinée.

La figure 2 montre ses blocs de fonction. Comme on peut le voir sur la figure 2, la carte 1 comprend des sections servant à exécuter des fonctions de base, telles qu'une section 11 de lecture-écriture, une section 12 de fixation-recueil de PIN, et une section 13 de chiffrementdéchiffrement, ainsi qu'un superviseur 14 servant à gérer ces fonctions de base. La section de lecture-écriture 11 lit, écrit ou efface la donnée relativement à la mémoire de données 16. La section 12 de fixationrecueil de PIN emmagasine le PIN fixé par l'utilisateur, empêche la lecture du PIN, recueille les PIN lorsqu'un

PIN est introduit et donne l'autorisation de la poursuite du trai-

tement. La section 13 de chiffrement-déchiffrement déchiffre les données de transmission afin d'empêcher que la donnée de transmission ne soit observée ou copié illégitimement lorsque cette donnée

est transmise de la CPU 3 à une autre unité terminale par l'intermé-

diaire d'un réseau de communication par exemple, et déchiffre les données chiffrées. La section 13 de chiffrement-déchiffrement a pour fonction d'effectuer le traitement de données en fonction d'un algorithme de chiffrement, par exemple l'algorithme DES (Date Encryption Standard, ou norme de chiffrement américaine), qui offre une capacité de chiffrement suffisante. Le superviseur 14 déchiffre un signal d'entrée de code de fonction provenant du dispositif 2 de lecture-écriture ou un code de fonction adjoint à une donnée, et il sélectionne et excécute la fonction voulue

parmi les fonctions de base.

Pour réaliser ces diverses fonctions, la carte à circuit intégré 1 comprend une CPU 15 comme section de commande, une mémoire de données permanente 16 comme section de mémoire de données dont le contenu peut être efface, une mémoire de programme 17, et une section de contact 18 servant à réaliser un contact électrique avec le dispositif 2 de lectureécriture de carte tel que représenté sur la figure 3 par exemple. Parmi ces composants, la CPU 15 et les memoires 16 et 17, entourées par une ligne en trait interrompu, sont constituées paruneuniquepuce à circuit intégré. La CPU 15

possède une mémoire à accès direct, ou mémoire vive, (RAM) 19.

La mémoire 17 comprend par exemple une mémoire morte (ROM) à masque et emmagasine un programme de commande pour la CPU 15 possédant un sousprogramme permettant de valider les fonctions de base ci-dessus décrites. La mémoire 16 est utilisée pour emmagasiner diverses données et comprend par exemple une mémoire morte programmable électriquement

effaçable (EEPROM).

La mémoire de données 16 est divisée en plusieurs zones, comme représenté sur la figure 4. Chacune de ces zones est divisée en un ou plusieurs blocs. Chaque bloc est constitué par un nombre

prédéterminé de bytes. Le traitement s'effectue par unités de blocs.

Un bloc est constitué d'une donnée d'attribut (1 byte) (la partie hachurée sur la figure 4)et d'une donnée d'emmagasinage. Des numéros de zones "00" à "FF" sont assignés à des zones correspondantes,

chacune étant divisée de la manière présentée sur la figure 4.

Parmi elles, la zone "00" comprend un secteur 20 de numéro de zone, un secteur 22 du nombre de bytes, un secteur 24 d'adresse initiale indiquant l'adresse de début de chaque zone, et un secteur 26 d'adresse finale indiquant l'adresse finale de chaque zone, ainsi que cela est représenté sur la figure 5. L'adresse de début de la zone "01" est l'adresse aaa et son adresse finale est l'adresse bbb. Un bloc

est constitué de 6 bytes. Le nombre de bytes de la donnée d'emma-

gasinage est de 5 bytes par bloc. Une zone est prévue au début de chaque zone pour emmagasiner une adresse (à laquelle on se raportera ci-après comme étant une donnée de pointeur) d'un byte final d'un bloc final lorsque le bloc final est écrit au moment de l'écriture de la donnée. La donnée d'attribut comporte un identificateur qui indique si la donnée d'emmagasinage correspondante est ou non valable, et un autre identificateur qui indique si le bloc correspondant est un bloc emmagasinant la donnée finale lorsqu'une chaîne de données

d'emmagasinage est constituée de plusieurs blocs.

La figure 6 montre le format de la donnée d'attribut. Comme représenté sur la figure 6, le sixième bit est un identificateur indiquant si la donnée d'emmagasinage du bloc correspondant est ou non valable. Si ce bit est "1", La donnée d'emmagasinage est non valable; si c'est "O", la donnée d'emmagasinage est valable. Le septième est un identificateur indiquant si le bloc correspondant est un bloc qui comporte le byte final d'une chaîne de données. Si ce bit est "1", le bloc correspondant est un bloc ne comportant pas le byte final; si c'est "O", le bloc correspondant est un bloc qui comporte le byte final. On note que les bits des rangs d'ordre O

à 5 sont des bits fictifs.

On va décrire ci-dessous, en relation avec les organigrammes des figures 7A et 7B, une opération d'écriture de donnée relative à la mémoire de données 16 de la carte à circuit intégré 1 présentant

le montage ci-dessus.

L'écriture d'une donnée dans la mémoire de données 16 de

la carte à circuit intégré 1 est exécutée lorsqu'une donnée d'instruc-

tion ayant un format tel que présenté sur la figure 8 est délivrée à la carte 1 via le dispositif de lecture-écriture 2 en provenance de la CPU 3, comme représenté sur la figure 1, et lorsque la CPU 15 exécute l'instruction. L'instruction d'écriture est constituée d'un secteur 28 de code de fonction d'écriture, d'un secteur 30 de numér de zone, d'un secteur 32 de donnée du nombre de bytes, et d'un secteur 34 de chaîne de données. La donnée d'emmagasinage est constituée par une chaîne de données devant être emmagasinée, et la donnée du nombre de bytes (qui sera appeLée le nombre de bytes dans la chaîne de données ci-après) constituant la chaîne de données. Dans un état normal, un mode d'attente d'instruction

pour le dispositif de lecture-écriture 2 de carte est positionné.

Dans ce cas, lorsqu'une donnée d'instruction est délivrée par le dispositif de lecture-écriture 2, la CPU 15 vérifie au cours de

l'étape 36 si le code d'instruction appartenant à la donnée d'ins-

truction se appote ou non à l'écriture. Si la réponse est oui à l'étape 36, la CPU 15 trouve, à l'étape 38, un numéro de zone adjoint à la donnée d'instruction à partir de la zone "00" de la mémoire de données 16. Si le numéro de zone correspondant n'est pas trouvé (non à l'étape 38), la CPU 15 déLivre, à l'étape 40, une donnée de réponse indiquant qu'une zone correspondante n'a pas été trouvée au dispositif de lecture-écriture 2 de carte, et l'organigramme revient à un mode d'attente de données d'instruction qui attend une donnée d'instruction de la part du dispositif de lecture-écriture 2. Si la réponse est oui à l'étape 38, la CPU 15 renvoie à la donnée d'unité de traitement correspondante. Lorsqu'une donnée d'emmagasinage doit être écrite dans une zone, la CPU 15 renvoie à la donnée de pointeur placée au

début de la zone dans l'étape 42 et vérifie l'adresse initiale.

Ensuite, à l'étape 44, la CPU 15 compare la donnée du nombre de bytes contenus dans la donnée d'instruction et la capacité (le nombre de bytes) de chaque zone représentée sur la figure 5 pour déterminer si la donnée d'emmagasinage fournie peut être entièrement emmagasinée dans la zone. Si la réponse est non à l'étape 44, la CPU 15 déLivre une donnée de réponse indiquant que la donnée du nombre de bytes est erronée au dispositif de lecture-écriture 2, à l'étape 48, et l'organigramme revient au mode d'attente de donnée d'instruction en ce qui concerne le dispositif de lecture-écriture 2. Si la réponse est oui à l'étape 44, la CPU 15 compare le nombre de bytes dans la chaîne de données avec la donnée du nombre de bytes incluse dans la donnée d'instruction d'entrée, à l'étape 46. En résultat de cette vérification, si le nombre de bytes est plus grande que la donnée du nombre de bytes (c'est-à-dire si la réponse est positive à l'étape 46), la CPU 15 délivre une donnée de réponse indiquant que La donnée du nombre de bytes est erronée au dispositif de lecture-écriture 2, à l'étape 48, et l'organigramme revient au mode d'attente d'une donnée d'instruction. Sinon (c'est-à-dire si la réponse est non à l'étape 46), le nombre de bytes contenu dans la chaîne de données est soustrait de la donnée du nombre de bytes afin qu'il soit produit un résultat donnant la quantité restante,

à l'étape 50.

A l'étape 52, la CPU 15 de la carte 1 positionne à "1" le bit le plus significatif (secteur 32 de la figure 8) de la chaîne de bits constituant la donnée du nombre de bytes représentée sur la

figure 8, en invalidant ainsi temporairement la donnée d'emmagasinage.

Ensuite, à l'étape 54, la CPU 15 divise la donnée d'emmagasinage en unités de traitement, adjoint une donnée d'attribut à chacune des données divisées et les emmagasine. Plus spécialement, à l'étape 56, la CPU 15 vérifie si la chaîne de données à écrire est la donnée divisée finale. Si la réponse est non à l'étape 56, la donnée divisée est écrite dans la mémoire de données 16 à l'étape 58 et la donnée

divisée suivante à écrire est préparée dans l'étape 60.

Si la réponse est oui à l'étape 56, il est vérifié à l'étape 62 si la quantité restante est ou non "0". Dans ce cas, si la quantité restante détenue par avance est "0" (oui à l'étape 62), la donnée divisée finale est écrite à l'étape 70, et le bit le plus significatif de la chaîne de bits constituant la donnée du nombre

de bytes représenté sur la figure 8 est positionné à "0" à l'étape 72.

Ainsi, la donnée d'emmagasinage est validée et l'adresse finale du bloc comportant le byte final de la chaîne de données d'emmagasinage est emmagasinée comme donnée de pointeur. A l'étape 74, la CPU 15 délivre une donnée de réponse indiquant l'achèvement de l'écriture,

et l'organigramme revient au mode d'attente de donnée d'instruction.

Toutefois, si la réponse est non à l'étape 62, la CPU 15 n'emmagasine pas que la donnée divisée finale, mais la maintient dans une RAM interne, à l'étape 64. Ensuite, à l'étape 66, la CPU 15 positionne le drapeau d'acceptation d'écriture continue et maintient l'adresse intiale du nouveau bloc non écrit de la RAM comme adresse initiale d'écriture. A l'étape 88, la CPU 15 délivre une donnée de réponse indiquant une acceptation d'écriture continue, et l'organigramme

revient au mode d'attente de donnée d'instruction.

On va maintenant décrire, en relation avec les organi-

grammes présentés sur les figures 9A et 9B, une opération d'écriture continue. Lorsqu'une écriture continue est effectuée, une donnée d'instruction d'écriture continue possédant le format présenté sur la figure 10 est fournie. La donnée d'instruction d'écriture continue consiste en un secteur 76 de code de fonction d'écriture continue et un secteur 78 de donnée d'emmagasinage. Lorsqu'il est déterminé à l'étape 80 que la donnée d'instruction d'écriture continue a été fournie (si la réponse est oui à l'étape 80), la CPU 15 renvoie au drapeau d'acceptation d'écriture continue et vérifie si le drapeau est positionné, au cours de l'étape 82. Si la réponse est non à l'étape 82, la CPU 15 délivre une donnée de réponse indiquant une erreur de séquence au dispositif 2 de lecture/écriture de carte à l'étape 84, et l'organigramme revient au mode d'attente de donnée d'instruction. Si la réponse est oui à l'étape 82, la CPU 15 vérifie le nombre de bytes de la donnée d'emmagasinage d'entrée et la quantité restante, à l'étape 86. En résultat de la vérification effectuée à l'étape 86, si la première quantité est plus grande que la deuxième (réponse oui à l'étape 86), la CPU 15 délivre une donnée de réponse indiquant que la donnée du nombre de bytes est erronée, à l'étape 88,

et l'organigramme revient au mode d'attente de données d'instruction.

Sinon (si la réponse est non à l'étape 86), la CPU 15 soustrait la première quantité de la deuxième quantité et conserve le résultat

de la soustraction comme nouvelle quantité restante, à l'étape 90.

Ensuite, à l'étape 92, la CPU 15 produit une nouvelle

donnée d'emmagasinage enr. adjoignant la donnée divisée finale précé-

dente, conservée en avance dans la RAM, à l'entête de la donnée d'emmagasinage d'entrée. A l'étape 94, la CPU 15 divise la nouvelle donnée d'emmagasinage en données d'unités de traitement et adjoint une donnée d'attribut-aux données divisées respectives. Ensuite, la CPU 15 emmagasine la donnée reposant sur l'adresse initiale d'écriture maintenue dans la RAM à l'avance. Plus spécialement, la CPU 15 divise la donnée en unités de traitement à l'étape 94, et vérifie à l'étape 96 si La chaîne de données à écrire est la donnée divisée finale. Si La réponse est non à l'étape 96, la donnée divisée est écrite à l'étape 98, une préparation à l'écriture de

la nouvelle donnée divisée est effectuée à l'étape 100, et l'orga-

nigramme revient à l'étape 96. Si la réponse est oui à l'étape 96, il est vérifié, à l'étape 102, si la quantité restante est "0". Si la réponse est oui à l'étape 102, la donnée divisée finale est écrite -à l'étape 104, le bit le plus significatif de la donnée du nombre de bytes est fixé à "0" à l'étape 106, et la donnée de pointeur est remise à jour. Ensuite, la CPU 15 repositionne le drapeau d'acceptation d'écriture continue à l'étape 108, et délivre une donnée de réponse

indiquant l'achèvement de l'écriture à l'étape 110.

Si la réponse est non à l'étape 102, la donnée divisée finale est emmagasinée dans la RAM à l'étape 112. A l'étape 114, l'adresse initiale du bloc à écrire ensuite est emmagasinée, et le drapeau d'acceptation d'écriture continue est positionné. A l'étape 116, la CPU 15 délivre une donnée de réponse indiquant l'acceptation de l'écriture continue, et l'organigramme revient

au mode d'attente de donnée d'instruction.

De cette manière, est emmagasinée une chaîne de données qui ne peut être écrite en une seule transmission. Dans un bloc destiné à emmagasiner la donnée divisée finale au cas o la quantité

restante est "0", les septième et sixième bits sont tous deux posi-

tionnés à "'0".

Par exemple, on suppose que la donnée d'instruction telle que représentée sur la figure 11A est appliquée. Ceci correspond à une donnée d'instruction d'écriture et sa zone cible est "02". Le nombre de bytes d'unités de traitement de la zone "02" est 4. Tout d'abord, la donnée du nombre de bytes contenue dans la donnée d'instruction d'entrée est extraite. Simultanément, on est renvoyé à la donnée de pointeur placée au début de la zone "02" pour vérifier que toute la donnée d'emmagasinage peut être emmagasinée. Ensuite, le bit le plus significatif de la donnée du nombre de bytes est positionné à "1" (figure 11B). Ensuite, la quantité restante est positionnée à partir du nombre de bytes de la donnée d'emmagasinage et de La valeur de La donnée du nombre de bytes (figure 11C). La donnée d'emmagasinage est divisée par le nombre de bytes d'unités de traitement (figure 11D) et est emmagasinée dans La zone "02", comme représenté sur la figure 11E. Toutefois, puisque la quantité restante est autre que "0", la donnée divisée finale n'est pas emmagasinée. Ensuite, une adresse à écrire ensuite est maintenue,

et le drapeau d'acceptation d'écriture continue est positionné.

Dans cet état, on suppose que la donnée d'instruction

d'écriture telle que présentée sur La figure 11F est appliquée.

Ensuite, une vérification est faite sur le nombre de bytes de La

donnée d'emmagasinage appartenant à cette donnée d'instruction.

Si le résultat de la vérification est acceptable, une nouvelle quantité restante est fixée à partir de la quantité de fixation

précédente et du nombre de bytes de la donnée d'emmagasinage actuel-

lement en cours (figure 11G). La donnée divisée finale préalablement maintenue et la donnée d'emmagasinage actuellement en cours sont combinées (figure 11H). La donnée d'emmagasinage résultante est divisée par le nombre de bytes d'unités de traitement (figure 11I)

et est emmagasinée en fonction de l'adresse d'écriture préalable-

ment emmagasinée (figure 11J). Dans ce cas, puisque la quantité restante est "'0", le bit le plus significatif de la donnée du nombre de bytes est fixé à "0", et l'adresse finale est emmagasinée

comme donnée de pointeur.

On va maintenant décrire, en relation avec les organigrammes présentés sur les figures 12A à 12C, une opération de lecture de données relative à la mémoire de données 16. Lorsque la donnée emmagasinée dans la mémoire de données 16 doit être lue, une donnée d'instruction de lecture possédant le format de donnée

tel que présenté sur la figure 13 est fournie. Cette donnée d'instruc-

tion de lecture consiste en un code de fonction de lecture 118 et un numéro de zone 120. Dans un état normal, un mode d'attente de donnée d'instruction visant à faire attendre une instruction de

la part du dispositif 2 de lecture-écriture de carte est positionné.

Dans ce cas, lorsque la donnée d'instruction est introduite à partir du dispositif 2 de lecture-écriture, la CPU 15 vérifie à l'étape 122 si le code de fonction inclus dans la donnée d'instruction se rapporte à une lecture. Si la réponse est oui à L'étape 122, le CPU 15 cherche un numéro de zone adjoint à la donnée d'instruction en provenance de la zone "00" de la mémoire de données 16, au cours de l'étape 124. Si le numéro de zone correspondant n'a pas été trouvé (si la réponse est non à l'étape 124), la CPU 15 déLivre une donnée de réponse indiquant que la zone correspondante n'a pas été trouvée à l'étape 126, et l'organigramme revient au mode d'attente de donnée d'instruction de l'étape 122. Si le numéro de zone correspondant est trouvé (réponse oui à l'étape 126); la CPU 15 renvoie à la donnée d'unité de traitement correspondante et l'emmagasine dans la RAM qui emmagasine les adresses de début et de fin de cette zone. Lorsque ladonnée contenue dans cette zone doit être lue, à l'étape 128, la CPU 15 fait référence à la donnée de pointeur située au début de la zone. S'il est déterminé à l'étape 128 que tous les bits de cette donnée de pointeur sont "1" (réponse oui à l'étape 128), la CPU 15 détermine qu'aucune donnée n'est emmagasinée dans cette zone, et l'organigramme revient

au mode d'attente de donnée d'instruction de l'étape 122. Toute-

fois, s'il est déterminé, dans l'étape 128, que tous les bits de la donnée de pointeur ne sont pas "1" (réponse non à l'étape 128), la CPU 15 reconnaît le bloc initial de la donnée la plus récente

dans cette zone sur la base de cette donnée de pointeur à l'étape 132.

La donnée du nombre de bytes est emmagasinée dans ce bloc initial.

Ensuite, la CPU 15 vérifie si la donnée du nombre de bytes est valable, au cours de l'étape 134. Si la réponse est non à l'étape 134, la CPU 15 délivre une donnée de réponse indiquant que la donnée du nombre de bytes est erronée à l'étape 136. Toutefois, si la réponse est oui à l'étape 134, la CPU 15 vérifie, à l'étape 138, si le bit le plus significatif de la donnée du nombre de bytes est "0". Si la réponse est non à l'étape 138 (si le bit le plus significatif de la donnée du nombre de bytes est "1"), la CPU 15 détermine que la chaîne de données qui suit ce bit le plus significatif n'est pas valable et

positionne la présence d'un drapeau de donnée non valable à l'étape 140.

Toutefois, si la réponse est oui à l'étape 138, la CPU 15 positionne la donnée du nombre de bytes dans le compteur à l'étape 142. Ensuite, la CPU 15 lit le byte simple suivant à l'étape 144 et vérifie, à l'étape 146, si le byte Lu est une donnée d'attribut. Si la réponse est oui à l'étape 146, l'organigramme revient à l'étape 144 et le byte suivant est lu. Si la réponse est non à l'étape 144, la donnée lue est emmagasinée dans la RAM et le contenu du compteur subit une décrémentation d'une unité, à l'étape 148. A l'étape 150, il est déterminé si la RAM est pleine. Si la réponse est non à

l'étape 150, il est vérifié, à l'étape 152, si le compteur est "0".

Si la réponse est non à l'étape 152, l'organigramme revient à

l'étape 144, et le byte simple suivant est lu.

Toutefois, si la réponse est oui à l'étape 150, l'orga-

nigramme avance à l'étape 154 et il est vérifié si le compteur est

ou non "0". Si la réponse est non à l'étape 154, la CPU 15 emmaga-

sine une adresse finale lue dans la RAM et positionne un drapeau d'acceptation de lecture continue, à l'étape 156. Ensuite, à l'étape 158, la CPU 15 délivre une donnée de réponse qui indique l'acceptation de la lecture continue et qui est adjoint à la chaîne de données se trouvant dans la RAM, après quoi l'organigramme revient

à l'étape 122.

Toutefois, si la réponse est oui à l'étape 154, la CPU 15 vérifie, à l'étape 160, si la présence d'un drapeau de donnée non valable est ou non positionnée. Si la réponse est oui à l'étape 160, la CPU 15 délivre une donnée de réponse qui indique la donnée non valable et est adjointe à la chaîne de données se trouvant dans la

RAM, à l'étape 162, après quoi l'organigramme revient à l'étape 122.

Toutefois, si la réponse est non à l'étape 160, la CPU 15 délivre une donnée de réponse qui indique l'achèvement de la lecture et est adjointe à la chaîne de données de la RAM, à l'étape 164, après quoi

l'organigramme revient à l'étape 162.

On va maintenant décrire, en relation avec les organigrammes des figures 14A et 14B, une opération de lecture continue. Lorsqu'une lecture continue est effectuée, une donnée d'instruction de lecture

continue possédant le format présenté sur la figure 15 est appliqué.

La donnée d'instruction de lecture continue est constituée d'un secteur 196 de code de fonction de lecture continue et d'un secteur19E de numéro de zone. Lorsqu'il est déterminé, à l'étape 166, qu'une instruction de lecture continue est appliquée, la CPU 15 vérifie à l'étape 168 si un drapeau d'acceptation de lecture continue est ou non positionné. Si la réponse est non à l'étape 168, la CPU 15 délivre une donnée de réponse indiquant une erreur de séquence à L'étape 170, et l'organigramme revient à l'étape 166 pour attendre une donnée d'instruction de lecture continue. Si la réponse est

oui à l'étape 168, la nouvelle donnée de byte est lue à l'étape 172.

Ensuite, la CPU 15 vérifie à l'étape 174 si la donnée de byte lue est une donnée d'attribut. Si la réponse est oui à l'étape 174, l'organigramme revient à l'étape 172 et la nouvelle donnée de byte est lue. Toutefois, si la réponse est non à l'étape 174, la CPU 15 emmagasine la donnée lue dans la RAM et diminue le compteur d'une unité, à l'étape 176. A l'étape 178, la CPU 15 vérifie si la RAM est pleine. Si la réponse est non à l'étape 178, la CPU 15 vérifie à l'étape 180 si le compteur est ounon "0"'. Si la réponse est non à l'étape 180, l'organigramme revient à l'étape 172 et la nouvelle

donnée de byte est lue.

Si la réponse est oui à l'étape 180, l'organigramme avance

à l'étape 188.

A l'étape 178, si la RAM est pleine (si la réponse est oui à l'étape 178), l'organigramme avance à l'étape 182 et vérifie si le contenu du compteur est ou non "0". Si la réponse est non à l'étape 182, l'organigramme avance à l'étape 184 pour emmagasiner l'adresse finale lue dans la RAM. Ensuite, à l'étape 186, la CPU 15 délivre une donnée de réponse qui indique l'acceptation de la lecture continue et est adjointe à la chaîne de données de la RAM, après quoi l'organigramme

revient à l'étape 166.

Si la réponse est oui à l'étape 182, la CPU 15 repositionne le drapeau d'acceptation de lecture continue à l'étape 188, et il est vérifié, à l'étape 190, si la présence d'un drapeau de donnée non valable est ou non positionnée. Si la réponse est oui à l'étape 190, alors, à l'étape 192, la CPU 15 délivre une donnée de réponse qui indique une donnée non valable et est adjointe à la chaîne de données

dans la RAM, après quoi l'organigramme revient à l'étape 166. Toute-

fois, si la réponse est non à l'étape 190, la CPU 15 délivre une donnée de réponse qui indique l'achèvement de la lecture et est adjointe à la chaîne de données de la RAM, à l'étape 194, après quoi

l'organigramme revient à l'étape 166.

Par exemple, on suppose qu'une zone (La zone "02") ayant l'état présenté sur la figure 11J doit être lue par l'instruction de lecture telle que présentée sur la figure 16A. On note que la capacité de la RAM est de 8 bytes par exemple. Dans ce cas, la chaîne de données qui est lue par cette donnée d'instruction est une chaîne de données telle que présentée sur la figure 16B, et la donnée du nombre de bytes indique 1 byte. Ainsi, le compteur est à "5" lorsqu'il est emmagasiné dans la RAM. Puisque la valeur de comptage est autre que "'0", cette chaîne de données est adjointe à la donnée de réponse indiquant l'acceptation de la lecture continue et est délivrée (figure 16C). Lorsqu'une donnée d'instruction de lecture continue telle que présentée sur la figure 16D est appliquée en entrée, une chaîne de données telle que présentée sur la figure 16E

est positionnée dans la RAM. Dans ce cas, puisque la valeur de comp-

tage est "O", cette chaîne de données est adjointe à la donnée de réponse indiquant l'achèvement de la lecture, et elle est délivrée

(figure 16F).

On va maintenant décrire, en relation avec l'organigramme de la figure 17, l'opération d'effacement relative à la mémoire de données 16. Lorsque la donnée emmagasinée dans la mémoire 16 doit être effacée, une donnée d'instruction d'effacement possédant le

format présenté sur la figure 18 est appliquée. La donnée d'instruc-

tion d'effacement est constituée d'un secteur 200 de code de fonc-

tion d'effacement et d'un secteur 202 de numéro de zone. A l'étape 204, lorsqu'il est déterminé qu'une instruction d'effacement est appliquée, la CPU 15 cherche un numéro de zone adjoint à la donnée d'instruction à partir de la zone "00" de la mémoire de données 16, au cours de l'étape 206. Si le numéro de zone correspondant n'est pas trouvé à l'étape 206 (réponse non à l'étape 206), la CPU 15 délivre une donnée de réponse indiquant que la zone correspondante n'a pas été trouvée, à l'étape 208, et l'organigramme revient à l'étape 204, pour faire attendre l'instruction suivante. Si la réponse est oui à l'étape 206, la CPU 15 se rapporte à l'adresse initiale de cette zone pour confirmer la donnée de pointeur de cette zone. Plus spécialement, la CPU 15 vérifie à l'étape 210 si tous Les bits de la donnée de pointeur sont ou non "1". Si la réponse est oui à l'étape 210, la CPU 15 délivre une donnée de réponse indiquant une zone non écrite au

cours de l'étape 212, et le programme revient à l'étape 204. Toute-

fois, si la réponse est non à l'étape 210 (si tous Les bits de la donnée de pointeur ne sont pas "1"), la CPU 15 déLivre une donnée de réponse indiquant l'achèvement de l'effacement au cours de l'étape 216, et le programme revient à l'étape 204. Dans ce cas, la CPU 15 positionne à "1" tous les bits de cette donnée de pointeur (c'est-à-dire écrit FFH), déLivre une donnée de réponse indiquant l'achèvement de l'effacement, et le programme revient au mode

d'attente de donnée d'instruction de l'étape 204.

Dans le mode de réalisation ci-dessus présenté, comme indiqué sur la figure 3, la CPU 15, la mémoire de données 16 et

la mémoire de programme 17 sont intégrées dans une unique puce.

Toutefois, elles peuvent être formées sur des puces différentes.

Il est possible de modifier le mode de réalisation matériel du dispositif électronique portatif en restant dans les limites et

l'étendue de l'invention.

En outre, dans les modes de réalisation ci-dessus présentés, il a été choisi comme exemple d'un dispositif électronique portatif une carte à circuit intégré. La forme du dispositif électronique portatif ne se limite pas à celle d'une carte, mais peut présenter

la forme d'un bloc ou la forme d'un crayon.

Bien entendu, l'homme de l'art sera en mesure d'imaginer,

à partir du dispositif dont la description vient d'être donnée à

titre simplement illustratif et nullement limitatif, diverses variantes

et modifications ne sortant pas du cadre de l'invention.

Claims

REVENDICATIONS

1. Système de traitement pour un appareil électronique portatif. comprenant:

un appareil (2, 3, 4, 5, 6, 7) de manipulation de l'appa-

reil électronique portatif, susceptible de délivrer une première instruction comprenant chacun des secteurs (28, 34, 32) d'un code opération, une chaine de données et une donnée de longueur de données (représentée par un nombre de bytes), et une seconde instruction comprenant chacun des secteurs (76, 78) d'un code opération qui est indicatif d'un traitement continu, et une chaîne de données; et

un appareil électronique portatif (1) connecté à l'appa-

reil (2, 3, 4, 5, 6, 7) de manipulation de l'appareil électronique portatif lorsque cela est nécessaire, pour recevoir les première et deuxième instructions pour déduire et effectuer les traitements correspondant auxdites instructions, caractérisé en ce que ladite donnée de longueur de données est égale ou supérieure à la longueur de données de la chaîne de données incluse dans lesdites instructions (étapes 46 et 48; 134 et 136), en ce que ledit appareil électronique portatif (1), qui comprend une mémoire (16, 19) pour emmagasiner ladite chaîne de données, et un compteur de la quantité de données restante est adapté pour calculer la quantité restante de la chaine de données à partir de la capacité restante de ladite mémoire (16, 19) et la longueur de données de la première instruction et pour affecter la quantité restante audit compteur de la quantité de données restante (étapes 50, 62; 142, 144, 148, 150, 152, 154), de telle sorte que l'appareil électronique portatif (1) délivre à l'appareil (2 à 7) de manipulation: a) lorsque ladite quantité de données restante est "0", une donnée de réponse qui est indicative de l'achèvement du traitement pour la première instruction (étape 74;164), et b) lorsque ladite quantité de données restante est différente de "0", une donnée de réponse qui est indicative de l'acceptabilité de

ladite deuxième instruction (étape 68; 158).

2.606909

2. Système de traitement selon la revendication 1,

caractérisé en ce qu'après le traitement de ladite première ins-

truction (étapes 110; 194) l'appareil électronique portatif (1) comporte un drapeau indiquant la non acceptabilité de la deuxième instruction lorsque la quantité de données restante est "On (étapes 102, 108; 180, 182, 188), et en ce que l'appareil électronique portatif (1) délivre à l'appareil (2 à 7) de manipulation de l'appareil électronique portatif une donnée de réponse qui est indicative de la non acceptabilité de la deuxième instruction lorsque la quantité de données restante est "0" et la deuxième instruction est délivrée par ledit appareil (2 à 7) de manipulation

(étapes 80, 82, 84, 166, 168, 170).

3. Système de traitement selon la revendication 1, caractérisé en ce que l'appareil électronique portatif délivre à l'appareil (2 è 7) de manipulation une donnée de réponse indiquant l'acceptabilité de la deuxième instruction lorsque la quantité de données restante est différente de "0" (étapes 68, 80, 82, 86; 158, 166, 168, 172, 176), soustrait de la quantité de données restante la longueur de données de la chaîne de données incluse dans la deuxième instruction en réponse à la deuxième instruction fournie par l'appareil (2 à 7) de manipulation (étapes 90; 172, 176), et attribue le résultat de la soustraction au compteur de quantité de données restante en tant que nouvelle quantité de données restante (étapes 92, 94, 96, 102; 178, 180, 182), fournissant ainsi de nouveau à l'appareil (2 à 7) de manipulation une donnée de réponse indiquant l'acceptabilité de la deuxième instruction lorsque la quantité de données restante attribuée au

compteur est différente de "0" (étape 116; 186).

4. Système de traitement selon la revendication 1, caractérisé en ce qu'après le traitement de ladite deuxième instruction, l'appareil électronique portatif (1) comporte un drapeau indiquant la non acceptabilité de la deuxième instruction lorsque la quantité de données restante est "0" (étapes 102, 108; , 182, 188), et en ce que l'appareil électronique portatif (1) délivre à l'appareil (2 à 7) de manipulation de l'appareil électronique portatif une donnée de réponse qui est indicative de la non acceptabilité de la deuxième instruction lorsque la quantité de données restante est "0" et la deuxième instruction est délivrée par ledit appareil (2 à 7) de manipulation (étapes

80, 82, 84, 166, 168, 170).

5. Système de traitement selon la revendication 1, caractérisé en ce que la première instruction est une instruction

d'écriture et la deuxième instruction est une instruction d'écri-

ture continue.

6. Système de traitement selon la revendication 1, caractérisé en ce que la première instruction est une instruction de lecture et la deuxième instruction est une instruction de

lecture continue.

7. Système de traitement selon la revendication 1, caractérisé en ce que l'appareil électronique portatif (1) et l'appareil de manipulation (2 à 7) comprennent un micro ordinateur

constitué par au moins une puce à circuit intégré.

8. Système de traitement selon la revendication 1, caracté-

risé en ce que l'appareil électronique portatif (1) est constitué par une carte à circuit intégré et l'appareil (2 à 7) de manipulation de l'appareil électronique portatif est constitué par

un appareil de lecture-écriture de cartes à circuit intégré.

9. Système de traitement selon la revendication 1, caracté-

risé en ce que la mémoire (16) est constituée par une mémoire morte

programmable électriquement effaçable (EEPROM).