FR2542922A1 - Procede de fabrication de circuits integres a plusieurs couches metalliques d'interconnexion et circuit realise par ce procede - Google Patents
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Abstract
L'INVENTION CONCERNE LES CIRCUITS INTEGRES ET PLUS SPECIALEMENT CEUX QUI COMPORTENT PLUSIEURS NIVEAUX METALLIQUES D'INTERCONNEXION. POUR EVITER QU'ENTRE LE DEPOT D'UNE PREMIERE COUCHE D'ALUMINIUM 12 ET CELUI D'UNE DEUXIEME COUCHE D'ALUMINIUM 16 UNE PELLICULE D'ALUMINE NE SE FORME ET NE DETERIORE LE CONTACT ENTRE LES COUCHES, ON PREVOIT QUE LE DEPOT DE LA PREMIERE COUCHE D'ALUMINIUM EST IMMEDIATEMENT SUIVI, DANS LA MEME CHAMBRE DE DEPOT, D'UN DEPOT DE SILICIUM. APRES GRAVURE DE LA PREMIERE COUCHE ET DU SILICIUM QUI LA RECOUVRE, ET APRES DEPOT ET GRAVURE D'UN ISOLANT 14, ON DEPOSE LA DEUXIEME COUCHE D'ALUMINIUM 16 ET ON EFFECTUE ENSUITE UN RECUIT QUI FORME UN ALLIAGE AL-SI 18 DANS LA ZONE DE CONTACT DES DEUX COUCHES. CET ALLIAGE FORME UN TRES BON CONTACT ELECTRIQUE.
Description
PROCEDE DE FABRICATION DE CIRCUITS INTEGRES
A PLUSIEURS COUCHES METALLIQUES D'INTERCONNEXION
ET CIRCUIT REALISE PAR CE PROCEDE
La présente invention concerne les circuits intégrés, et plus précisément les étapes de fabrication concernant les interconnexions métalliques entre les divers éléments d'un circuit.
A PLUSIEURS COUCHES METALLIQUES D'INTERCONNEXION
ET CIRCUIT REALISE PAR CE PROCEDE
La présente invention concerne les circuits intégrés, et plus précisément les étapes de fabrication concernant les interconnexions métalliques entre les divers éléments d'un circuit.
Quelle que soit la technologie de fabrication, on a besoin, après la formation des divers éléments de circuit tels que des transistors, de déposer sur les tranches semiconductrices dans lesquelles sont formés ces circuits, un réseau métallique d interconnexions.
La nécessité d'augmenter la densité d'integration et la complexité des circuits a même conduit à envisager de déposer plusieurs réseaux métalliques d'interconnexions, superposés les uns aux autres et reliés entre eux et aux éléments qu'ils doivent connecter.
Une technique simple usuelle pour réaliser deux réseaux superposés (ou plusieurs) est représentée sous forme d'étapes successives de fabrication aux figures la à le. On n'a pas représenté les étapes de fabrication des éléments autres que les interconnexions car elles ne sont pas concernées par l'invention.
On part d'une tranche semiconductrice 10 sur laquelle on a formé divers éléments de circuit et qui présente alors à sa surface une couche isolante laissant apparaître localement des plages de silicium monocristallin ou de silicium polycristallin, ou encore d'un métal déjà déposé, ces plages étant destinées à servir de zones de contact pour des interconnexions métalliques.
On dépose sur la tranche une première couche métallique 12, le plus souvent de l'aluminium. Ce dépôt peut etre fait par pulvérisation ou par décomposition chimique à basse pression d'un composé d'aluminium (dépôt LPCVD, pour Low Pressure Chemical Vapor
De position).
De position).
On grave (fig lb) cette couche 12 pour définir le motif d'interconnexions à réaliser dans cette couche (gravure chimique ou gravure par plasma).
On dépose une couche isolante 14, de préférence de l'oxyde de siliciun SiO2 (dépôt à basse pression).
On grave (fig ld) la couche isolante 14 notamment aux endroits où lton désire un contact entre deux couches métalliques d'interconnexions.
On dépose (fig le) une deuxième couche métallique (aluminium) 16 qui vient en contact avec la première couche comme on le voit sur la figure.
On effectue alors une gravure de l'aluminium selon le motif d'interconnexions à réaliser pour la deuxième couche, puis la tranche semiconductrice est soumise à une température d'environ 4500C (recuit de recristallisation).
Malheureusement, l'aluminium a la propriété de s'oxyder extrêmement rapidement en présence de traces as oxyòène et il forme à sa surface une couche mince d'alumine Al203 très résistante et très isolante ; cette couche d'alumine se forme après le dépôt d'aluminium ou après le dépôt de la couche isolante 14, et notai ment là où l'aluminium de la première couche a été mis à nu en vu d'un contact avec la deuxième couche. La qualité de ce contact est donc fortement détériorée.
Pour éviter cet inconvénient, on a déjà proposé d'effectuer dans un bâti spécial de pulvérisation le second dépôt d'aluminium par pulvérisation sous vide en présence d'un champ électrique, et en prévoyant d'effectuer préalablement à ce dépôt une pulvérisation inverse, c'est a- dire une inversion du sens du champ électrique de manière à arracher de la surface de la tranche semiconductrice une faible épaisseur d'aluminium et donc l'alumine qui la recouvre.
Le dépôt de la seconde couche d'aluminium suit immédiatement cette pulvérisation inverse, et, comme on est sous vide, il n'y a pas de nouvelle formation d'alumine entre la pulvérisation inverse et le dépôt.
Cette technique fonctionne correctement mais nécessite impérativement l'utilisation d'un bâti de pulvérisation sous vide et même d'un bâti spécialement équipe pour faire de la pulvérisation inverse, ce qui n'est pas le cas de tous les bâtis de pulvérisation.
Or on s'oriente actuellement vers un dépôt d'aluminium par décomposition chimique à basse pression (LPCVD), notamment pour des raisons d'amélioration du pouvoir couvrant de la couche métallique déposée, et d'augmentation de la capacité de production.
La présente invention propose un procédé de fabrication qui élimine la nécessité d'un bâti de pulvérisation équipé de la possibilité de pulvérisation inverse, et qui permet de faire un dépôt LPCVD sans risque de détérioration de la qualité des contacts par formation d'alumine entre les deux couches métalliques d'interconnexion.
Le procédé selon l'invention, comprend comme précédemment les étapes de dépôt d'une première couche métallique dans une chambre de de pot (mais par un procédé quelconque), de gravure de cette couche, de dépôt d'une substance isolante, de gravure de cette substance isolante, et de dépôt d'une deuxième couche métallique (par un procédé quelconque) ; les particularités du procédé selon l'invention sont les suivantes : le dépôt de la première couche est suivi, sans sortir le circuit de la chambre de dépôt de la première couche, d'un dépôt d'une couche mince de silicium ; la gravure de la substance isoiante est effectuee jusqu'à mise à nu de cette couche mince de silicium sans mise à nu de la première couche métallique ; on effectue un nettoyage superficiel de l'oxyde de silicium susceptible de s'etre formé après cette mise a nu ; le dépôt de la deuxième couche métallique est effectué immédiatement après ce nettoyage ; et un recuit est effectue avant ou après gravure de la deuxième couche métallique.
Au cours de ce recuit se forme en particulier un alliage entre les couches métalliques et le silicium aux endroits de contact entre les deux couches.
tes circuits intégrés selon l'invention présentent donc, aux endroits de contact entre deux couches métalliques d'interconnexion, une superposition d'une- zone de métal de la première couche, d'une zone d'alliage métal-silicium, et d'une zone de métal de la deuxième couche. Le contact est donc de très bonne qualité et en tous cas dépourvu de pellicule isolante (oxyde métallique et notamment alumine) comme-on risquait d'en trouver dans la technique antériture.
D'autres caractéristiques et avantages de l'invention apparaîtront à la lecture de la description détaillée qui suit et qui est faite en référence aux dessins annexes dans lesquels
- les figures la à le déjà décrites représentent~une technique de fabrication habituelle de couches d'interconnexions multiples
- les figures 2 à 2f représentent les étapes de fabrication du procédé selon l'invention et la structure intégrée qui en résulte.
- les figures la à le déjà décrites représentent~une technique de fabrication habituelle de couches d'interconnexions multiples
- les figures 2 à 2f représentent les étapes de fabrication du procédé selon l'invention et la structure intégrée qui en résulte.
En partant toujours d'une tranche semiconductrice 10 dans laquelle on a forme divers éléments de circuit non représentés (transistors, couches semiconductrices et isolantes diverses), on effectue (fig 2a) un dépôt d'une première couche métallique d'interconnexion, en pratique une couche d'aluminium 12.
Ce dépôt, d'une épaisseur de l'ordre d'un micron par exemple, peut être effectué par pulverisation sous vide ou par procédé LPCVD, par -exemple par décomposition sous très basse pression d'un composé chlore d'aluminium. Dans tous les cas, on laisse la tranche semiconductrice 10 dans la chambre de dépôt après le dépôt d'aluminium, que cette chambre soit le bâti de pulvérisation ou un four de dépôt LPCVD, et on procède dans cette meme chambre à un dépôt d'une couche mince de silicium 13 (quelques centaines d'angströms, par exemple entre 500 et 1000 angströms). Ce dépôt est effectué de la même manière que le dépôt d'aluminium ; il s'agit par exemple d'un dépôt LPCVD par décomposition de silane. Ce n'est qutaprès le dépôt de silicium que la tranche est sortie de la chambre de dépôt.
Une gravure (fig 2b) de la couche d'aluminium 12 et de la couche de silicium 13 est alors effectuée, en principe en une seule étape (gravure par plasma ou gravure ionique réactive, au moyen d'un composé chloré tel que du CCl4) pour définir le motif d'interconnexions désirées pour la première couche d'aluminium.
On procède alors (fig 2c) à un dépôt d'une couche iso lante 14, comme à la figure lc ; il s'agit de préférence d'un dépôt d'oxyde de silicium par décomposition chimique à basse pression. Cette couche d'oxyde forme l'isolement entre les deux couches métalliques d'interconnexion du circuit intégré. Elle peut avoir une épaisseur d'un micron par exemple.
On grave (fig 2d) la couche d'oxyde 14; pour l'éliminer notamment aux endroits où l'on désire un contact entre deux couches métalliques d'interconnexion ; la gravure peut se faire par plasma au moyen d'un composé tel que CHF3 par exemple qui possède une bonne sélectivité de gravure de l'oxyde de silicium par rapport au silicium, de sorte qu'on peut facilement poursuivre la gravure jusqu'# mise à nu du silicium de la couche 13 et arrêter très rapidement la gravure après cette mise à nu ; le moment de la fin de gravure peut être déterminé soit en ajustant bien la durée de gravure compte tenu de l'épaisseur de la couche d'oxyde 14, soit en utilisant des méthodes de détection de fin d'attaque (détection des variations de pression dans l'enceinte de gravure, interférométrie laser, etc.).
Après cette phase de gravure, il a pu apparaître sur le silicium mis à nu une fine couche d'oxyde de silicium qui est un oxyde natif à température ambiante. Cette couche de quelques dizaines d'angströms d'épaisseur au maximum peut facilement être éliminée par un nettoyage rapide avec une solution d'acide fluorhydrique HF diluée. La pellicule d'oxyde natif est éliminée sans que la couche d'oxyde 14 (de plusieurs milliers d'ångströms au moins) soit affectée.
On procède alors immédiatement (fig 2e) au dépôt d'une deuxième couche métallique 16, qui est encore de l'aluminium. Le dépôt se fait par un procédé quelconque, par exemple par décomposition chimique à basse pression dans un four de dépôt LPCVD. A aucun moment il ne s'est formé d'alumine et la deuxième couche 16 vient en contact avec le silicium mis à nu à l'endroit du contact désiré entre les deux niveaux d'interconnexion.
L'étape suivante peut consister à graver la deuxième couche 16 pour définir le motif d'interconnexions désiré pour la deuxième couche d'aluminium.
Une étape ultérieure, mais qui pourrait se situer avant la gravure de la deuxième couche, consiste en un recuit à une température d'environ 4500 C, qui sert d'une part à la recristallisation de zones semiconductrices dopées de la tranche 10, et d'autre part à la formation d'un alliage entre la couche mince de silicium 13 et l'aluminium de chacune des couches métalliques 12 et 16.
Le circuit intégré qui en résulte présente donc (fig 2f) aux endroits de contact entre les deux couches d'interconnexion une superposition d'une zone métallique de la couche inférieure 12, d'une z-one 18 d'alliage Al-Si et d'une zone métallique de la couche supérieure 16, la concentration en silicium croissant puis décroissant régulièrement de bas en haut entre les couches métalliques 12 et 16. Le contact entre les deux couches est alors excellent.
Le procédé selon l'invention peut être mis en oeuvre au niveau de chacune des couches d'interconnexion. Par exemple, la surface supérieure de la deuxième couche métallique 16 pourrait également être revêtue d'une couche mince de silicium, immédiatement après la formation de cette couche 16.
Claims (8)
1. Procédé de fabrication de circuits intégrés à plusieurs couches métalliques d'interconnexions, comprenant les étapes de dépôt d'une première couche métallique (12) dans une chambre de dépôt, de gravure de cette première couche, de dépôt d'une substance isolante (14), de gravure de cette substance et de dépôt d'une deuxième couche métallique (16), caractérisé en ce que le dépôt de la première couche métallique est suivi, sans sortir le circuit de la chambre de dépôt, d'un dépôt d'une couche mince de silicium (13), en ce que la gravure de la substance isolante est effectuée jusqu a mise à nu de cette couche mince de silicium, en ce qu'on effectue ensuite un nettoyage superficiel de l'oxyde de silicium susceptible de s'être formé après cette mise à nu, en ce que le dépôt de la deuxième couche métallique est effectué immédiatement après ce nettoyage, et enfin en ce qu'un recuit du circuit est effectue.
2. Procédé de fabrication de circuits intégrés selon la revendication 1, caractérisé en ce que les couches métalliques sont des couches d'aluminium.
3. Procédé de fabrication de circuits intégrés selon la revendication 1, caractérisé en ce que la substance isolante est de l'oxyde de silicium.
4. Procédé de fabrication de circuits intégrés selon la revendication 1, caractérisé en ce que la couche mince de silicium a une épaisseur de quelques centaines d'angströms.
5. Procédé de fabrication de circuits intégrés selon la revendication 1, caractérisé en ce qu'une gravure de la deuxième couche métallique est effectuée avant le recuit.
6. Procédé de fabrication de circuits intégrés selon la revendication 1, caractérisé en ce que les couches métalliques et la couche mince de silicium sont déposées par décomposition à basse pression.
7. Circuit intégré comportant au moins deux couches métalliques d'interconnexions superposées présentant des régions de contact entre les deux couches, caractérisé en ce que les régions de contact présentent successivement, dans le sens de la superposition, une zone de métal (12) faisant partie de l'une des couches métalliques, une zone d'alliage natal-silicium (1S) for mant le contact proprement dit entre les couches, et une autre zone de métal (16) faisant partie de l'autre couche métallique.
8. Circuit intégré selon la revendication 7, caractérisé en ce que le métal des deux couches métalliques est de l'aluminium.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR8304478A FR2542922B1 (fr) | 1983-03-18 | 1983-03-18 | Procede de fabrication de circuits integres a plusieurs couches metalliques d'interconnexion et circuit realise par ce procede |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| FR8304478A FR2542922B1 (fr) | 1983-03-18 | 1983-03-18 | Procede de fabrication de circuits integres a plusieurs couches metalliques d'interconnexion et circuit realise par ce procede |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| FR2542922A1 true FR2542922A1 (fr) | 1984-09-21 |
| FR2542922B1 FR2542922B1 (fr) | 1986-05-02 |
Family
ID=9287008
Family Applications (1)
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| FR8304478A Expired FR2542922B1 (fr) | 1983-03-18 | 1983-03-18 | Procede de fabrication de circuits integres a plusieurs couches metalliques d'interconnexion et circuit realise par ce procede |
Country Status (1)
| Country | Link |
|---|---|
| FR (1) | FR2542922B1 (fr) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2385224A1 (fr) * | 1977-03-25 | 1978-10-20 | Thomson Csf | Procede de realisation de reseaux de connexion pour circuits integres et circuits integres comportant des reseaux realises par un tel procede |
| FR2428915A1 (fr) * | 1978-06-14 | 1980-01-11 | Fujitsu Ltd | Procede de fabrication d'un dispositif a semi-conducteurs |
| EP0055161A1 (fr) * | 1980-12-09 | 1982-06-30 | FAIRCHILD CAMERA & INSTRUMENT CORPORATION | Interconnexions multicouches à siliciure métallique pour circuits intégrés |
-
1983
- 1983-03-18 FR FR8304478A patent/FR2542922B1/fr not_active Expired
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| FR2542922B1 (fr) | 1986-05-02 |
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