FR2498847A1 - Circuit permettant de reproduire un signal de donnees codees a espacement biphase - Google Patents
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Abstract
LE CIRCUIT COMPREND DES MOYENS 10 FOURNISSANT UNE IMPULSION D'HORLOGE A DE PERIODE EGALE A 1N DE LA PERIODE DES BITS D'UN SIGNAL DE DONNEES C A REPRODUIRE, UN REGISTRE A DECALAGE 17 RECEVANT L'IMPULSION D'HORLOGE A, UNE BASCULE PRINCIPALE 18 RECEVANT LE SIGNAL DE DONNEES C ET UN SIGNAL DE SORTIE G, UN CIRCUIT OU EXCLUSIF 19 RECEVANT LE SIGNAL DE SORTIE DE LA BASCULE PRINCIPALE 18 ET LE SIGNAL DE DONNEES C, ET UN CIRCUIT 22 D'OBTENTION DES DONNEES REPRODUITES.
Description
La présente invention concerne, de manière générale, des circuits
permettant de reproduire un signal de données codées à espacement biphasé, et elle se rapporte plus particulièrement à un circuit permettant de reproduire un S signal de données codées à espacement biphasé et qui est
réalisé uniquement par des circuits numériques en présen-
tant une construction appropriée à une fabrication sous
forme de circuit intégré.
On connaît un circuit permettant de reproduire un signal de données codées à espacement biphasé présentant une réalisation comprenant des multivibrateurs monostables, un inverseur, un circuit retard, un circuit OU exclusif et un circuit ET, entre autres. Toutefois, étant donné
que le circuit de reproduction connu comprend des multi-
vibrateurs monostables, il est difficile de régler les constantes de temps de ces multivibrateurs. En conséquence, il est difficile de fabriquer le circuit de reproduction sous la forme d'un circuit intégré, ce qui évidemment est
un inconvénient.
La présente invention a pour objet s - un circuit permettant de reproduire un signal de données codées à espacement biphasé, qui est nouveau et particulièrement utile et dans lequel les inconvénients mentionnés précéde-ent de la technique antérieure ont été éliminés; - un circuit permettant de reproduire un signal de données codées à espacement biphasé et qui est réalisé à
partir de circuits numériques.
Conformément au circuit selon la présente invention, il est inutile d'effectuer des opérations telles qu'un
réglage des constantes de temps de multivibrateurs mono-
stables comme cela était nécessaire dans le circuit connu.
En outre, le circuit conforme à la présente invention peut facilement être réalisé sous forme de circuit intégré, et il présente d'autres avantages en ce que le circuit peut
*tre miniaturisé et réalisé à bas prix.
Diverses autres caractéristiques de l'invention
ressortent d'ailleurs de la description détaillée qui suit.
Une forme de réalisation de l'obJet de l'invention est représentée,à titre d'exemple non limitatif,au dessin annexé. La fig. 1 représente une forme d'onde d'un signal
de données codées à espacement biphasé de type général-.
La fig. 2 est un schéma synoptique illustrant une forme de réalisation d'un circuit conforme à l'invention permettant de reproduire un signal de données codées à
espacement biphasé.
Les fig. 3A à 3K montrent respectivement des formes d'onde de signaux en divers points du circuit illustré à
la fig. 2.
De manière générale, un signal de données codées à espacement biphasé présente la forme d'onde indiquée à la fig. 1, c'est-à-dire que le signal de données codées à espacement biphasé présente une forms d'onde telle que ce signal est de niveau bas 4niveau B) ou de niveau haut (niveau H) avec un cycle de travail de 50 % à l'intérieur d'une période T des éléments d'information ou bits lorsque la donnée est "1", le signal étant de niveau B ou de niveau H sur toute la période T des bits lorsque la donnée est "0", et, en outre, de telle manière que les périodes de
niveau B et de niveau H du signal existent de façon alternée.
Une forme de réalisation d'un circuit permettant de reproduire le signal de données codées à espacement biphasé
présentant la forme d'onde indiquée ci-dessus est mainte-
nant décrite en liaison avec la fig. 2. Une impulsion d'horloge a présentant une période qui est égale à un
douzième de la période T des bits par exemple, comme indi-
qué à la fig. 3A, est appliqué à une borne d'entrée 10.
L'impulsion d'horloge a est appliquée à la borne d'entrée d'horloge d'une bascule 11 du type à retard (bascule de
type R). Par ailleurs, un signal de données codées à sapa-
cement biphasé c indiqué à la fig. 3C arrive sur une borne d'entrée 12. Le signal de données c est appliqué à une borne d'entrée de données de la bascule 11. Un signal d
représenté à la fig. 3D est produit sur une borne de sor-
tie Q de la bascule 11 ci-dessus. Un circuit OU exclusif 14 reçoit le signal de données c provenant de la borne d'entrée 12 ainsi que le.signal de sortie d de la bascule 11 et produit un signal e dit d'intervalle. Comme illustré à la fig. 3E, le signal e présente des bords montants correspondants aux bords montants et descendants du signal de donnée. c. Le signal e ci-dessus est appliqué à une
borne d'entrée de données d'une bascule de type R référen-
cée 16 par ltintermédiaire d'un circuit OU 15.
L'impulsion d'horloge a provenant de la borne d'en-
trée 10 est inversée par un inverseur 13 et elle est alors appliquée à une borne d'entrée d'horloge de la bascule 16
en tant qu'impulsion d'horloge b illustrée à la fig. 3B.
Un signal f représenté à la fig. 3F est obtenu sur une borne de sortie Q de la bascule 16, et il est appliqué à
une borne d'entrée de données de la bascule 16 par l'in-
termédiaire du circuit OU 15. Un signal présentant une forme d'onde avec une phase inversée par rapport au signal
f ci-dessus est obtenu sur une borne de sortie Q de la bas-
cule 16, et il est appliqué aux diverses bornes de remise
à zéro diun registre à décalage 17.
Le registre à décalage 17 comprend, par exemple, dix étages de bascules. Une bascule QA de l'étage initial du
registre à décalage 17 reçoit l'impulsion d'horloge a pro-
venant de la borne d'entrée 10 de manière à effectuer un
décalage par l'intermédiaire de cette impulsion d'horloge.
Un signal de sortie k illustré à la fig. 3K et qui est
obtenu à partir d'une bascule QJ de l'étage final du re-
gistre à décalage 17 est appliqué à une borne de remise à zéro de la bascule 16 de manière à la remettre à zéro. En
conséquence, la descente du signal de sortie f de la bas-
cule 16 est déterminée par le signal k. Etant donné que le
signal k est obtenu à partir de la dixième bascule, la posi-
tion du signal k eat telle qu'il se trouve à 10/12 de la
période T des bits à partir du début du signal de données o.
Un signal de sortie h, illustré à la fig. 3H et qui est obtenu & partir d'une bascule QI se trouvant à un étage Juste avant ltétage final du registre à décalage 17, est obtenu sur une borne 20 et il est appliqué à un circuit dtéchantillonnage (circuit de discrimination de donnoées) 22 en tant qu'impullsion d'horloge d'échantillonnageÀ La position de montée du signal h est telle qu'elle ne trouve
à 9/12, c'est-à-dire 3/4, de la période T des bits à par-
tir du début du signal de données c. Un signal obtenu sur
une borne Q de sortie d'une bascule QF du registre à déca-
lage 17 est appliqué à une borne d'entrée de données de la
bascule QA de l'étage initial du registre à décalage 17.
Le signal de sortie X, illustré à la fig. 3G, et
qui est obtenu à partir du 3&me étage du registre à déca-
lage 17, est appliqué à une borne d'entrée d'horloge d'une bascule 18 de type R. Le signal de données c provenant de la borne d'entrée 12 est appliqué à une berne d'entrée de
données de la bascule 18, de sorte que la bascule 18 pro-
duit un signal i illustré à la fig. 3I. La mentée du si-
gnal i correspond à la montée du signal g. La aontée du
signal X s'effectue à une position qui est à 3/12, o'est-
à-dire 1/4, de la période T des bits à partir du début du signal de données c. Un conséquence, lo signal A ci-dessus est un signal permettant de maintenir une valeur à une position qui est à 1/4 de la période T des bits à partir du début du signal de données c. Le signal de données provenant de la borne d1entrde 12 et le signal de sortie i
de la bascule 18 sont respectivement appliqués à un cir-
cuit OU exclusif 19. Le circuit OU excluaif 19 produit un
signal j illustré à la fig. 3J.
Le signal j qui arrive sur une borne 21 do sortie du circuit OU excluaif 19 est échantillonné au niveau du circuit échantillonneur 22 par le signal h provenant do la borne de sortie 20 de la bascule QI du registre à décalage 17. Lorsque la valeur d'échantillonnage est de niveau HB
la donnée reproduite est #1l et, lorsque la valeur d'échan-
tillonnage est de niveau B, la donnée roproduite est "0".
La donnée reproduite eat obtenue sur une borne de sortie 23.
Dans le mode de réalisation décrit ci-dessus, de
l'invention, les montées des signaux i et h sont respecti-
vement choisies au niveau de positions qui sont à 1/4 et 3/4 de la période T des bits à partir du début du signal de données c, Cependant, les positions de montée des si- gnaux i et h peuvent être légèrement décalées par rapport aux positions ci-dessus. Etant donné que le signal est de niveau H et de niveau B avec un cycle de travail de 50 % à l'intérieur de la période T des bits lorsque la donnée
est "1", il est souhaitable que ces positions correspon-
dent à un point intermédiaire entre chacune des parties
de niveau H et de niveau B. Il est, par conséquent, souhai-
table que les positions de montée ci-dessus des signaux i et h ne trouvent à des positions qui soient à 1/4 et 3/4 de la période T des bits à partir du début des signaux
de données c.
Le circuit de reproduction de données selon la pré-
sente invention est uniquement réalisé par des bascules et
des circuits portes. Les multivibrateurs monostables utili-
sés dans le circuit connu ne sont pas employés dans le
circuit selon l'invention. Le circuit peut ainsi être réa-
lisé sous forme de circuit intégré et cela facilement et
à bas prix.
L'invention n'est pas limitée aux exemples de réali-
sation représentés et décrits en détail car diverses modi-
fications peuvent y être apportées sans sortir de son cadre.
Claims (4)
1 - Circuit permettant de reproduire un signal de données codées à espacement biphasé, caractérisé en ce que l'on prévoit des moyens (10) permettant de fournir une impulsion d'horloge (a) présentant une période qui est de 1/N (N étant un nombre entier) d'une période T des bits d'un signal de données codées à espacement biphasé (c) à reproduire, un registre à décalage (17) recevant ladite
impulsion d'horloge pour effectuer une opération de déca-
lage, une bascule principale (18) recevant le signal de données (c) et un signal de sortie (z) obtenu à partir d'un élément intermédiaire du registre à décalage afin de
maintenir une valeur d'échantillonnage dudit signal de don-
nées à un point qui est sensiblement à T/4 à partir du début de chaque donnée du signal de données, un circuit OU exclusif (19) recevant le signal de sortie de ladite
bascule principale et ledit signal de données, et un cir-
cuit (22) d'obtention des données reproduites permettant d'échantillonner un signal de sortie dudit circuit OU exclusif au moyen d'une horloge d'échantillonnage au niveau d'un point qui est sensiblement à 3 T/4 à partir du début de chaque donnée du signal de données obtenu du registre
à décalage, afin d'obtenir une donnée reproduite.
2 - Circuit selon la revendication 1, caractérisé en ce que le registre à décalage (17) comprend M (M étant un nombre entier inférieur à N) étages de bascules (Q A à Q j) en ce que le circuit comprend en outre un circuit de
formation d'un signal de remise à zéro (11, 13 à 16) per-
mettant de former un signal de remise à zéro pour remettre à zéro le registre à décalage à partir de l'impulsion d'horloge, du signal de données et du signal de sortie d'une
bascule (QJ) se trouvant à l'étage final du registre à dé-
calage, en ce que la bascule principale (18) reçoit le
signal de données sur sa borne d'entrée de données et re-
çoit le signal de sortie d'une bascule (QC) se trouvant à un étage prédéterminé du registre à décalage sur sa borne d'entrée d'horloge, l'horloge d'échantillonnage étant obtenue à partir d'une bascule <QI) ne trouvant à un étage qui est Juste avant l'étage final du registre à décalage.
3 - Circuit selon la revendication 2, caractérisé en ce que les valeurs de N et de M sont respectivement
choisies à 12 et 10, et en ce que la bascule (QC) se trou-
vant à l'étage prédéterminé pour appliquer le signal de
sortie à la bascule principale se trouve au troisième éta-
ge dudit registre à décalage.
4 - Circuit selon la revendication 2, caractérisé en ce que le circuit de formation du signal de remise à zéro comprend une seconde bascule principale (11) recevant le signal de données sur sa borne d'entrée de données et
recevant l'impulsion d'horloge sur sa borne d'entrée d'hor-
loge, une seconde porte OU exclusif (14) recevant le si-
gnal de données et un signal provenant de la borne de sor-
tie Q de la seconde bascule principale, une troisième bas-
cule principale (16) recevant un signal obtenu en inversant la phase de l'impulsion d'horloge sur sa borne d'entrée
d'horloge, et une porte OU (15) recevant un signal prove-
nant d'une borne de sortie Q de la troisième bascule prin-
cipale et un signal de sortie du second circuit OU exclu-
sif afin d'appliquer un signal de sortie à la borne d'en-
trée de données de la troisième bascule principale, la troisième bascule principale (16) recevant le signal de sortie de la bascule (QJ) se trouvant à l'étage final du
registre à décalage sur sa borne de remise à zéro, un si-
gnal de sortie provenant d'une borne de sortie Q de la troisième bascule principale (16) étant appliqué à une borne
de remise à séro du registre à décalage (17).
Applications Claiming Priority (1)
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|---|---|---|---|
| JP56009922A JPS57124954A (en) | 1981-01-26 | 1981-01-26 | Data playback circuit |
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