LU81517A1 - Procede et circuit de decodage d'un signal binaire code en cmi - Google Patents
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Description
1 \ JB/MFD/NV F0 11329 CIT-ALCATEL/T 2 pl.
Revendication de la priorité d'une demande de brevet déposée en __^ France, le 26 Juillet 1978, sous le N° 78 22 153
Cp ^ , _ jm
_ BREVET D'INVENTION
PROCEDE ET CIRCUIT DE DECODAGE D'UN SIGNAL BINAIRE CODE EN CMI Invention de Pierre LE BROZEC, François FERRET et Pierre DOUSSOUX
i
Société Anonyme dite
COMPAGNIE INDUSTRIELLE DES TELECOMMUNICATIONS - CIT-ALCATEL
La présente invention est relative à la transmission numérique et plus particulièrement au décodage d'un signal binaire à inversion codée des 1. L'inversion codée des 1 ou CMI est un code de transmission à deux niveaux et à taux double également désigné par : "inversion 5 alternée des 1 avec codage binaire". Ce code répond à la définition suivante :
Binaire Inversion codée des 1 » ** 0 01 1 11 ou 00 alternativement 10 II donne un signal sans composante continue avec une bonne transparence au signal de rythme récupérable à partir des transitions de 1 à 0 qui se produisent toujours en fin d'élément binaire. Comme * '· i 2.
il est en outre simple à mettre en oeuvre aussi bien au codage qu'au décodage, il est bien adapté pour la transmission de données à la jonction d'équipement fonctionnant à un débit binaire très élevé.
Il est décrit, notamment dans la contribution N° 14 de la commission 5 spéciale D du CCITT de février 1974 avec un codeur et un décodeur pour sa mise en oeuvre.
Le procédé de décodage utilisé dans le décodeur décrit dans l'article précité consiste à repérer les absences de transition dans le signal reçu en le comparant avec une version retardée d'une demi-’ 10 période d'élément binaire à l'aide d'une porte logique "ni exclusive".
Ce procédé conduit à un signal présentant des données binaires qui ne sont valides que pendant la deuxième période de chaque élément binaire. La transformation de ce signal en données binaires sans retour à zéro (N.R.Z.- L) se fait au moyen d'une bascule de type D synchronisée 15 sur le rythme récupéré. Elle présente l'inconvénient, comme on le verra ultérieurement, de nécessiter des conditions particulières de synchronisation entre les transitions du signal reçu et celles du signal de rythme récupéré. Le respect de ces conditions de synchronisation nécessite un calage rigoureux du signal de rythme au niveau 20 de sa régénération et limite grandement l'amplitude maximale de la gigue pouvant affecter le signal reçu.
La présente invention a pour but d'éviter l'inconvénient précité et, par conséquent, de permettre une augmentation considérable de l'amplitude maximale de la gigue admissible dans le signal à décoder. 25 Elle a Pour objet un procédé de décodage d'un signal binaire codé en C.M.I. consistant à détecter les transitions de 0 à 1 du signal reçu, à détecter les transitions de 1 à O de ce même signal, à éliminer 3.
parmi les transitions de 0 à 1 celles apparaissant une période d'élément binaire après les transitions de 1 à 0 qui les précèdent immédiatement et à utiliser les transitions de 0 à 1 restantes pour synchroniser des impulsions de durée égale à une période d'élément binaire et obtenir, 5 après complémentation, en code N.R.Z.- L, les données binaires contenues dans le signal reçu.
Selon une méthode préférée les transitions de 0 à 1 du signal reçu sont utilisées pour synchroniser des impulsions, de durée égale à une demi-période d'élément binaire du signal reçu, qui constituent ’ 10 un premier signal tandis que les transitions de 1 à 0 du signal reçu sont utilisées pour synchroniser des impulsions, de durée égale à une demi-période d'élément binaire du signal reçu, qui constituent un deuxième signal ; les impulsions du deuxième signal sont retardées d'une demi-période d'élément binaire du signal reçu avant d'être rassem-15 blées avec celles du premier signal pour former un troisième signal comportant des impulsions simples de durée égale à une demi-période d'élément binaire du signal reçu et des impulsions doubles, de durée égale à une période d'élément binaire du signal reçu, formées de la juxtaposition d'une impulsion du deuxième signal suivie d'une impulsion 20 du premier signal ; les impulsions du premier signal apparaissant au cours d'une impulsion double du troisième signal sont éliminées pour former un quatrième signal avec les impulsions restantes du premier signal ; la durée des impulsions du quatrième signal est allongée à une période d'élément binaire du signal reçu pour former un cinquième 25 signal qui, une fois complémenté, délivre en code N.R.Z.- L les données binaires contenues dans le signal reçu.
L'invention a également pour objet un décodeur mettant en oeuvre la méthode précédente. Le décodeur comporte : 4.
- une première porte logique "ni” à deux entrées et une sortie, qui a ses entrées connectées à celle du décodeur, l’une par l'intermédiaire d'un premier circuit à retard introduisant un délai égal à une demi-période d'un élément binaire du signal reçu, l'autre par l'intermédiaire 5 d'un inverseur et qui délivre le premier signal.
- une deuxième porte logique "ni" à deux entrées et une sortie, qui a ses deux entrées connectées à celle du décodeur, l'une directement, l'autre par l'intermédiaire d'un deuxième circuit à retard introduisant un délai égal à une demi-période d’un élément binaire du signal reçu ' 10 et de l'inverseur, et qui délivre le deuxième signal, - un troisième circuit à retard introduisant un délai égal à une demi-période d'un élément binaire du signal reçu, connecté à la sortie de la deuxième porte logique, - une troisième porte logique à deux entrées, une sortie 15 "ou" et une sortie "ni", ayant l'une de ses entrées connectée à la sortie de la première porte logique et l'autre à celle du troisième circuit à retard, et délivrant sur sa sortie "ou" le troisième signal, - une bascule de type D ayant une entrée données, une entrée horloge et une sortie complémentée, connectée par son entrée données à la 20 sortie de la première porte logique et par son entrée horloge à la sortie "ou" de la troisième porte logique, - un quatrième circuit à retard introduisant un délai au moins égal au temps de basculement de la bascule de type D et inférieur * à une demi-période d’un élément binaire, connecté à la sortie "ni" 25 de la troisième porte logique, - une quatrième porte logique "ni" à deux entrées et une sortie qui a une entrée connectée à la sortie complémentée de la bascule de type D et l'autre à celle du quatrième circuit à retard, et qui délivre le quatrième signal, 5.
- et une cinquième porte logique "ou” à deux entrées et une sortie, qui a ses deux entrées connectées à la sortie de la quatrième porte logique, l'une directement, l’autre par l’intermédiaire d’un cinquième circuit à retard introduisant un délai égal à une demi-période 5 d'un élément binaire du signal reçu.
D’autres caractéristiques et avantages de l'invention ressortiront des revendications jointes et de la description ci-après d'un mode de réalisation donné à titre d'exemple. Cette description sera faite en regard du dessin dans lequel :
> 10 - la figure 1 est un schéma électrique d'un décodeur C.M.I
binaire NRZ-L de l'art antérieur, - la figure 2 est un ensemble de diagrammes illustrant le fonctionnement du décodeur de la figure 1, - la figure 3 est un schéma électrique d'un décodeur C.M.I 15 binaire NRZ-L conforme à l'invention, - et la figure 4 est un ensemble de diagrammes explicitant le fonctionnement du décodeur de la figure 3.
Le décodeur de l'art antérieur représenté à la figure 1 comporte une porte logique "ni exclusive" 1 à deux entrées, un circuit 20 à retard 2 et une bascule 3 de type D se déclenchant sur les fronts montants de son signal d'horloge. La porte logique "ni exclusive" 1 a ses deux entrées connectées à celle 4 du décodeur, l'une directement, l'autre par l'intermédiaire du circuit à retard 2 qui introduit un * délai égal à une demi-période d'un élément binaire du signal reçu.
25 La bascule 3 de type D a son entrée données D connectée à la sortie de la porte logique "ni exclusive", son entrée horloge H connectée à une ligne 5 sur laquelle est disponible le signal de rythme récupéré et sa sortie Q connectée à celle 6 du décodeur.
6.
Le fonctionnement de ce décodeur est illustré par les diagrammes de la figure 2 qui représentent les signaux : en b à la sortie du circuit à retard 2, en c à la sortie de la porte logique 1, en Q1 et Q2 à la sortie du décodeur pour un signal à inversion codé des 5 1 représenté en a et deux déphasages distincts du signal de rythme régénéré représentés en h1 et h2.
Le signal à inversion codée des 1 représenté par la courbe a présente toutes les configurations possibles. Sa signification binaire est indiquée par la suite de 0 et de 1 disposée au-dessus. Sa version 10 retardée d'un demi-élément binaire du signal reçu est représentée par la courbe b qui se déduit de la courbe a par un décalage vers la droite.
Le signal issu de la porte logique "ni-exclusive" 1 représenté par la courbe c est formé d'une suite d'impulsions simples ou doubles 15 apparaissant lorsque le signal reçu (courbe a) prend la même valeur que sa version retardée (courbe b) ou encore en l'absence de transition après une demi-période d'un élément binaire du signal reçu. Il est facile de voir d'après la figure que ce signal a la propriété de correspondre à la valeur binaire d'un élément binaire pendant la deuxième moitié 20 de celui-ci.
La bascule 3 de type D a pour rôle d'éviter de prendre en compte le niveau de sortie de la porte logique "ni-exelusive" 1 pendant les premières moitiés des éléments binaires du signal reçu. Il lui faut pour cela recevoir un signal de rythme récupéré présentant des 25 fronts de montée pendant la deuxième moitié des éléments binaires du signal reçu. C'est le cas du signal de rythme récupéré représenté par la courbe h1 qui permet d'obtenir en sortie de la bascule 3 de type D un signal (courbe Q^) qui est la traduction en NRZ-L des données contenues dans le signal à inversion codée des 1 (courbe a) appliqué 7.
à l’entrée 4 du décodeur. Si cette condition n'est pas remplie, cas du signal de rythme récupéré représenté par la courbe on obtient en sortie de la bascule 3 de type D un signal (courbe Qg) sans rapport avec la traduction en NRZ-L des données binaires contenues dans le 5 signal d'entrée et le fonctionnement du décodeur est totalement erroné.
Le respect de cette condition de synchronisation limite l'amplitude maximale de la gigue admissible dans le signal d’entrée et oblige à un calage rigoureux du signal de rythme lors de sa récupération.
10 La figure 3 représente le schéma électrique d'un décodeur selon l'invention qui ne présente pas cette limitation, et d'un circuit de remise en phase du signal décodé. Le décodeur comporte : - une première porte logique "ni" 10 à deux entrées et une sortie, connectée par ses entrées à celle 11 du décodeur, l'une par 15 l'intermédiaire d'un premier circuit à retard 12 et l'autre par l'intermédiaire d'un inverseur 13, - une deuxième porte logique "ni" 14 à deux entrées et une sortie, connectée par ses entrées à celle 11 du décodeur, l'une directement et l'autre par l'intermédiaire d'un deuxième circuit à retard 15 et 20 de l'inverseur 13, - un troisième circuit à retard 16 connecté à la sortie de la deuxième porte logique 14, - une troisième porte logique 17 à deux entrées, une sortie "ou" et une sortie "ni", connectée par une entrée à la sortie de la 25 première porte logique 10 et par l'autre à la sortie du troisième circuit à retard 16, 8.
- une bascule 18 de type D à une entrée données, une entrée horloge et une sortie complémentée, connectée par son entrée données à la sortie de la première porte logique 10 et par son entrée horloge à la sortie "ou" de la troisième porte logique 17, 5 - un quatrième circuit à retard 19 connecté à la sortie "ni" de la troisième porte logique 17» - une quatrième porte logique ''ni” 20 à deux entrées et une sortie, connectée par une entrée à la sortie complémentée de la bascule 18 de type D et par l’autre entrée à la sortie du quatrième , 10 circuit à retard 19, - et une cinquième porte logique "ou" 21 à deux entrées et une sortie qui a ses entrées connectées à la sortie de la quatrième porte logique 20 l’une directement, l'autre par l'intermédiaire d'un cinquième circuit à retard 22, et dont la sortie 23 constitue celle 15 du décodeur.
Les premier, deuxième, troisième et cinquième circuits à retard 12,15,16 et 22 introduisent chacun un délai égal à une demi-période d'un élément binaire du signal reçu. Le quatrième circuit à retard 19 introduit un délai au moins égal au temps de fonctionnement 20 de la bascule 18 de type D et inférieur à une demi-période d’un élément binaire. Par exemple on considérera par la suite que ce délai est égal au temps de fonctionnement de la bascule 18.
Le circuit de remise en phase du signal décodé est constitué . par une autre bascule 24 de type D connectée par son entrée données 25 à la sortie 23 du décodeur et par son entrée horloge à une ligne 25 sur laquelle est disponible le signal de rythme régénéré.
Le fonctionnement du décodeur représenté à la figure 3 est explicité par les diagrammes de la figure 4 qui représentent les signaux : » « 9.
en d, à la sortie du premier circuit à retard 12, en f à la sortie de la première porte logique 10, en g à la sortie de la deuxième porte logique 14, en i à la sortie du troisième circuit à retard 16, en j à la sortie "ou” de la troisième porte logique 17, en k à la sortie 5 complimentée de la bascule 18 de type D, en 1 à la sortie de la quatrième porte logique 20, en m à la sortie de la cinquième porte logique 21 et en p à la sortie complémentée de la bascule 24 de type D pour un signal à inversion codée des 1 appliqué à l’entrée du décodeur, représenté par la courbe a et pour un signal de rythme régénéré représenté par ' 10 la courbe n. Par souci de clarté, les temps de fonctionnement des bascules et les temps de propagation des signaux dans les portes logiques, qui sont faibles par rapport à la période d’un élément binaire, n’ont pas lté illustrés.
Le signal à inversion codée de 1 appliqué à l'entrée 11 15 du décodeur et représenté par la courbe a est le même que celui utilisé précédemment pour expliciter le fonctionnement du décodeur représenté à la figure 1. Il présente toutes les configurations possibles du code C.M.I et sa signification binaire est rappelée par une suite de 0 et de 1 disposée au-dessus.
20 Le circuit constitué de la première porte logique 10, du premier circuit à retard 12 et de l'inverseur 13 engendre un premier signal (courbe f) formé d'une suite d'impulsions, de durée égale à une demi-période d'un élément binaire du signal reçu, synchronisées sur les transitions de 0 à 1 du signal reçu. Ces impulsions résultent 25 de l’opération logique "ni" effectuée sur deux versions du signal reçu l'une inversée, l'autre (courbe d) retardée d'une demi-période d'un élément binaire du signal reçu.
« 10.
Le circuit constitué par la deuxième porte logique "ni"l4, l'inverseur 13 et le deuxième circuit à retard 15 engendre un deuxième signal (courbe g) formé d'une suite d'impulsions, de durée égale à une demi-période d'un élément binaire du signal reçu, synchronisées 5 sur les transitions de 1 à 0 du signal reçu. Ces impulsions résultent de l'opération logique ''ni'' effectuée entre le signal reçu et une version de celui-ci inversée et retardée d'une demi-période d'un élément binaire.
La troisième porte logique 17 délivre sur sa sortie "ou" ' 10 un troisième signal (courbe j) rassemblant les impulsions du premier signal et celles, retardées d'une demi-période d'un élément binaire, du deuxième signal. Ce troisième signal se compose d'impulsions simples de durée égale à une demi-période d'un élément binaire et d'impulsions double de durée égale à une période d'un élément binaire. Les impulsions 15 simples sont synchronisées soit sur une transition de 0 à 1 du signal reçu précédée d'une transition 1 à 0 apparue une demi-période d'élément binaire au préalable (impulsions 30,31, 32,33), soit sur une transition de 0 à 1 du signal reçu suivant une transition de 1 à 0 à un intervalle de trois demi périodes d'éléments binaires (impulsion 34), soit, avec 20 un retard d'une demi-période d'élément binaire, sur une transition de 1 à 0 du signal reçu non suivie d’une transition de 0 à 1 avant trois demi-périodes d'éléments binaires (impulsion 35). Les impulsions doubles 36 correspondent chacune à deux impulsions juxtaposées la première provenant du deuxième signal et correspondant avec un retard 25 d'une demi-période d'élément binaire à une transition de 1 à 0 du signal reçu et la seconde provenant du premier signal et correspondant à une transition de O à 1 du signal reçu se produisant une période 11.
d'élément binaire après une transition de 1 à 0. La transition de 0 à 1 (37 oourbe a figure 4) sur laquelle est centrée une impulsion double du troisième signal est caractérisée par le fait qu'elle se produit une période d'élément binaire après la transition de 1 à 0 5 qui la précède. C'est la seule, en code CMI, qui ne corresponde pas à une valeur binaire 0 mais à une transition entre deux valeurs binaires 1. En conséquence on peut obtenir une suite d'impulsions synchronisées sur les milieux des éléments binaires de valeur 0 du signal reçu en supprimant du premier signal (courbe f) les impulsions apparaissant 10 au cours d'une double impulsion du troisième signal (courbe j). C'est ♦ la fonction du circuit formé par la bascule 18 de type D, le quatrième circuit à retard 19 et la quatrième porte logique 20.
• La bascule 18 de type D produit sur sa sortie complimentée Q
un signal de masquage (courbe k) qui bloque la quatrième porte logique 20 15 lors des doubles impulsions du troisième signal ou des impulsions simples de ce dernier synchronisées, avec un retard d'une demi-période d'élément binaire, sur des transitions de 1 à 0 du signal reçu non suivies d'une transition de 0 à 1 avant trois demi-périodes d'éléments binaires. La quatrième porte logique 20 engendre un quatrième signal (courbe 20 formé d'une suite d'impulsions synchronisées sur les milieux des éléments binaires de valeur 0 du signal reçu.
Le circuit constitué de la cinquième porte logique 21 et du cinquième circuit à retard 22 double la durée des impulsions qu'il reçoit et engendre un cinquième signal (courbe m) qui, une fois complimenté, 25 délivre en NRZ-L les données binaires contenues dans le signal reçu en code CMI.
Le circuit de remise en phase constitué par la bascule 24 de type D synchronise les transitions du cinquième signal sur les * % 12.
fronts de montée du signal de rythme régénéré (courbe n). Accessoirement il effectue aussi la complémentation.
La remise en forme finale du signal binaire pouvant s'effectuer sur un temps bit complet, on évite ainsi l'obligation de procéder 5 à un calage rigoureux de la phase entre le signal binaire initialement décodé et le rythme régénéré. De ce fait, le décodeur selon l'invention admet une amplitude de gigue importante du signal reçu.
On comprendra que les valeurs que l’on a indiquées précédemment pour les délais introduits par les différents circuits à retard sont . 10 des valeurs de principe et qu'en pratique les valeurs réelles de ces délais peuvent s'en écarter légèrement. On notera en particulier que, les délais introduits par les circuits 12 et 15 étant par exemple rigoureusement égaux à une demi-période d'un élément binaire, on choisira avantageusement pour le délai introduit par le circuit 16 une valeur 15 réelle légèrement supérieure à une demi-période d'un élément binaire et pour le délai introduit par le circuit 22 une valeur réelle légèrement inférieure à une demi-période d'un élément binaire, de façon à éviter tout risque d'aléa de fonctionnement entraînant l'apparition de brèves impulsions parasites dans le signal décodé.
20 On peut sans sortir du cadre de l'invention modifier certaines dispositions ou remplacer certains moyens par des moyens équivalents.
Claims (3)
1. Procédé de décodage d'un signal binaire codé en C.M.I. caractérisé en ce qu'il consiste à détecter les transitions de 0 à 1 du signal binaire codé en C.M.I., à détecter les transitions de 1 à 0 de ce même signal, à éliminer parmi les transitions de 0 à 1 celles apparaissant une période d’élément binaire après les transitions de 1 à 0 qui les précèdent immédiatement et à utiliser les transitions de 0 à 1 restantes pour synchroniser des impulsions de durée égale à une période d'élément . binaire et obtenir après complémentation un signal délivrant en code NRZ-L les données binaires contenue dans le signal codé en C.M.I.
2. Procédé selon la revendication 1 caractérisé en ce qu'il consiste : - à utiliser les transitions de 0 à 1 du signal binaire codé en C.M.I. dit signal reçu, pour synchroniser des impulsions de durée égale à une demi-période d'un élément binaire du signal reçu et constituer un premier signal, - à utiliser les transitions de 1 à 0 du signal reçu pour synchroniser des impulsions de durée égale à une demi-période d'un élément binaire du signal reçu et constituer un deuxième signal, - à retarder les impulsions du deuxième signal, d'un délai égal à une demi-période d'un élément binaire du signal reçu, et à les rassembler avec celles du premier signal pour former un troisième signal comportant ' des impulsions simples de durée égale à une demi-période d'un élément binaire du signal reçu et des impulsions doubles, de durée égale à une période d'un élément binaire du signal reçu, formées de la juxtaposition d'une impulsion du deuxième signal et d'une impulsion du premier signal, -¾ Ir 14. - à éliminer du premier signal les impulsions apparaissant au cours d'une impulsion double du troisième signal pour constituer un quatrième signal avec les impulsions restantes, - et à allonger la durée des impulsions du quatrième signal à une période d'un élément binaire du signal reçu pour former un cinquième signal qui, une fois complémenté délivre en NRZ-L les données binaires contenues dans le signal reçu.
3. Circuit de décodage mettant en oeuvre le procédé selon la revendication 2 * caractérisé en ce qu'il comporte : - une première porte logique "ni"(10) à deux entrées et une sortie, qui a ses entrées connectées à celle (11) du décodeur, l'une par l'intermédiaire d'un premier circuit à retard (12) introduisant un délai égal à une demi-période d'un élément binaire du signal reçu, l'autre par l'intermédiaire d'un inverseur (13) et qui délivre le premier signal, - une deuxième porte logique "ni" (14) à deux entrées et une sortie, qui a ses entrées connectées à celle (11) du décodeur, l'une directement l'autre par l'intermédiaire d'un deuxième circuit à retard (15) introduisant un délai égal à une demi-période d'un élément binaire du signal reçu et de l'inverseur 13» et qui délivre le deuxième signal, - un troisième circuit à retard (16) introduisant un délai égal à une demi-période d'un élément binaire du signal reçu, connecté à la sortie de la deuxième porte logique (14), - une troisième porte logique (17) à deux entrées, une sortie "ou" et une sortie "ni", qui a l'une de ses entrées connectées à la sortie de la première porte logique (10) et l'autre entrée à la sortie du ., * 15. troisième circuit à retard (16) et qui délivre sur sa sortie "ou" le troisième signal, > - une bascule (18) de type D à une entrée données, une entrée horloge et une sortie complémentée, connectée par son entrée données à la sortie de la première porte logique (10) et par son entrée horloge à la sortie "ou" de la troisième porte logique (17), - un quatrième circuit à retard (19) introduisant un délai au moins égal au temps de basculement de la bascule (18) de type D et inférieur à une demi-période d'un élément binaire, connecté à la sortie "ni" * de la troisième porte logique (17), - une quatrième porte logique "ni"20 à deux entrées et une sortie, qui a une entrée connectée à la sortie complémentée de la bascule (18) de type D et l'autre entrée connectée à la sortie du quatrième circuit à retard (19) et qui délivre le quatrième signal, - et une cinquième porte logique "ou" (21) à deux entrées et une sortie, qui a ses entrées connectées à la sortie de la quatrième porte logique (20) l'une directement et l'autre par l'intermédiaire d'un cinquième circuit à retard (22) introduisant un délai égal à une demi-période d'un élément binaire du signal reçu et dont la sortie coïncide avec celle du décodeur. f * -
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR7822153 | 1978-07-26 | ||
| FR7822153A FR2432246A1 (fr) | 1978-07-26 | 1978-07-26 | Procede et circuit de decodage d'un signal binaire code en cmi |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| LU81517A1 true LU81517A1 (fr) | 1980-02-14 |
Family
ID=9211208
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| LU81517A LU81517A1 (fr) | 1978-07-26 | 1979-07-17 | Procede et circuit de decodage d'un signal binaire code en cmi |
Country Status (10)
| Country | Link |
|---|---|
| US (1) | US4325053A (fr) |
| BE (1) | BE877678A (fr) |
| CA (1) | CA1129105A (fr) |
| DE (1) | DE2929248A1 (fr) |
| FR (1) | FR2432246A1 (fr) |
| GB (1) | GB2026819B (fr) |
| IE (1) | IE48301B1 (fr) |
| IT (1) | IT1118811B (fr) |
| LU (1) | LU81517A1 (fr) |
| NL (1) | NL7905729A (fr) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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- 1979-07-17 GB GB7924821A patent/GB2026819B/en not_active Expired
- 1979-07-19 US US06/058,650 patent/US4325053A/en not_active Expired - Lifetime
- 1979-07-19 DE DE19792929248 patent/DE2929248A1/de active Granted
- 1979-07-23 CA CA332,344A patent/CA1129105A/fr not_active Expired
- 1979-07-24 NL NL7905729A patent/NL7905729A/nl not_active Application Discontinuation
- 1979-07-25 IT IT68544/79A patent/IT1118811B/it active
- 1979-08-08 IE IE1412/79A patent/IE48301B1/en not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| IT7968544A0 (it) | 1979-07-25 |
| GB2026819A (en) | 1980-02-06 |
| CA1129105A (fr) | 1982-08-03 |
| DE2929248A1 (de) | 1980-02-14 |
| NL7905729A (nl) | 1980-01-29 |
| IE791412L (en) | 1980-01-26 |
| IE48301B1 (en) | 1984-11-28 |
| GB2026819B (en) | 1982-08-25 |
| BE877678A (fr) | 1980-01-14 |
| US4325053A (en) | 1982-04-13 |
| IT1118811B (it) | 1986-03-03 |
| FR2432246A1 (fr) | 1980-02-22 |
| FR2432246B1 (fr) | 1980-12-12 |
| DE2929248C2 (fr) | 1987-02-26 |
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