FR2496359A1 - Horloge - Google Patents
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Abstract
HORLOGE, DESTINEE EN PARTICULIER A UN CONVERTISSEUR NUMERIQUE-ANALOGIQUE. L'HORLOGE EST CONSTITUEE PAR UN COMPTEUR BINAIRE BZ ET UN REGISTRE A DECALAGE SR, LES DIVERS ETAGES DE CES UNITES ETANT INTERCONNECTES PAR UN CIRCUIT LOGIQUES U-U, O, U, DE FACON QU'UNE FREQUENCE DE SORTIE TG DE PERIODE A CROISSANCE BINAIRE APPARAISSE PENDANT LA DUREE D'UN PASSAGE DANS LE REGISTRE A DECALAGE. UNE TELLE FREQUENCE DE DECALAGE PERMET DE STOCKER 21 VALEURS ANALOGIQUES DANS LE REGISTRE A DECALAGE D'UN CONVERTISSEUR NUMERIQUE-ANALOGIQUE, LE COMPTEUR BINAIRE COMPRENANT N ETAGES ET LE REGISTRE A DECALAGE DE L'HORLOGE COMPRENANT N1 ETAGES, DE MEME QUE LE REGISTRE A DECALAGE DU CONVERTISSEUR.
Description
La présente invention concerne une horloge.
Des horloges sont souvent nécessaires dans le traitement de l'in-
formation; elles délivrent des impulsions individuelles successives,
servant par exemple à mémoriser, appeler et transmettre des informa-
tions. Dans les convertisseurs numérique-analogique, des valeurs
déterminées, telles que les grandeurs électriques, sont souvent mémori-
sées numériquement dans des registres à décalage, puis converties en valeurs analogiques à l'aide d'un intégrateur relié au registre à décalage. Des horloges permettent de modifier le contenu du registre
à décalage, de le sortir et de le maintenir en rotation permanente.
En traitement de l'information, on utilise le plus souvent des horloges délivrant des impulsions de fréquence constante. C'est ainsi que le brevet de la République fédérale d'Allemagne n0 23 48 831 décrit un convertisseur numérique-analogique, qui comprend un registre
à décalage dans lequel est mémorisée la valeur numérique d'une gran-
deur. Le contenu du registre circule en permanence dans une boucle de
données et peut être modifié par une logique insérée dans cette boucle.
Dans le cas du. convertisseur numérique-analogique connu, une tension continue prélevée sur un intégrateur relié au registre à décalage est
directement proportionnelle au nombre d'informations logiques "1" con-
tenues dans le registre. Les impulsions de décalage ayant une fréquence constante, la divisibilité de la grandeur prélevée sur l'intégrateur du convertisseur numérique-analogique connu dépend uniquement de la longueur du registre à décalage ou du nombre d'informations binaires pouvant être logées dans le registre. Un registre à décalage comportant
n étages équivalents permet ainsi de recevoir n valeurs numériques dif-
férentes. La résolution de la grandeur saisie numériquement et sortie analogiquement est ainsi de n. L'invention a pour objet une horloge permettant une meilleure utilisation de circuits logiques existants, c'est-à-dire de traiter davantage d'informations ou d'accélérer le
flux d'information. Selon une caractéristique essentielle de l'inven-
tion, un compteur binaire et un registre à décalage sont interconnectés par un circuit logique de façon qu'une fréquence de sortie, de période à croissance binaire, apparaisse à la sortie de la logique, pendant la
durée d'un passage dans le registre à décalage.
Il s'agit-ainsi d'une horloge qui délivre des impulsions non plus à période constante, mais à croissance binaire, la période maximale étant égale à 2 fois la période de la première impulsion, n étant le nombre d'étages du compteur binaire. Lorsqu'une telle fréquence d'horloge est applicuée au registre à décalage d'un convertisseur numérique-analogique, Les divers étages du registre à décalage sont pondérés, car le contenu de chaque étage est appliqué à l'intégrateur
en aval pendant 1, 2, 4, 8 ou 2 fois la durée de l'impulsion fonda-
mentale. Cette pondération du contenu des étages successifs du registre à décalage d'un convertisseur numérique-analogique, par suite de l'emploi d'une horloge de période à croissance binaire, permet de mémoriser 2 + 1 valeurs analogiques dans le registre à décalage à
n + 1 étages du convertisseur numérique-analogique.
La fréquence dé sortie de période à croissance binaire constitue simultanément la fréquence de décalage du registre contenu dans une
horloge selon l'invention, chaque étage du registre à décalage conte-
nant une information différant du contenu de tous les autres étages du registre. En d'autres termes, un seul étage du registre à décalage
par exemple contient un "1" logique.
Selon une autre caractéristique avantageuse de l'invention, une fréquence fondamentale à période constante des diverses impulsions est appliquée à l'entrée d'un compteur binaire à n étages; le registre à décalage de l'horloge comprend n + 1 étages; et les divers étages du registre et du compteur binaire sont interconnectés par la logique de façon qu'une fréquence de sortie de période à croissance binaire apparaisse à la sortie de la logique pendant la durée d'un passage
dans le registre à décalage, avec un rapport des périodes à la fré-
n quence fondamentale de 1/1/2/4/8/.../2
La logique comprend avantageusement un opérateur OU à n + 1 en-
trées, dont n sont formées par les sorties d'opérateurs ET. Ces opé-
rateurs ET connectent chacun un étage du compteur binaire à un étage correspondant du registre à décalage. Le contenu d'un étage défini du registre à décalage est appliqué directement à la (n + 1) entrée de l'opérateur ET, de sorte qu'une synchronisation définie du train
d'impulsions est assurée pendant un passage dans le registre à décalage.
Un dernier opérateur ET relie la sortie de l'opérateur OU à la fré-
quence fondamentale. La fréquence de période à croissance binaire apparaît ainsi à la sortie du dernier opérateur ET. La logique décrite comprend en outre un premier opérateur ET, qui combine le contenu inversé du dernier étage du compteur binaire et le contenu du premier
étage du registre à décalage.
D'autres caractéristiques et avantages de l'invention seront
mieux compris à l'aide de la description détaillée ci-dessous d'un
exemple de réalisation et des dessins annexés sur lesquels la figure 1 représente le schéma de l'horloge; et la figure 2 représente la fréquence fondamentale et la fréquence de période à croissance binaire, ainsi que le contenu correspondant des étages du compteur binaire et du registre à décalage. Les chronogrammes
correspondent au cas d'un compteur à quatre étages (n = 4).
La figure 1 représente un compteur binaire BZ à n étages, à l'entrée duquel est appliquée une fréquence constante T selon la première ligne de la figure 2. Le compteur peut être un compteur binaire
du commerce, constitué par des bascules et dont la description est par
suite superflue. Comme le montrent les diagrammes de la figure 2, la
fréquence fondamentale est divisée dans l'étage Q1 du compteur binaire.
Une nouvelle division de fréquence s'effectue dans l'étage Q2P puis dans les étages suivants du compteur binaire. Les diagrammes de la figure 2 représentent les impulsions résultantes dans les divers étages du compteur binaire. L'étage Q1 du compteur binaire présente ainsi la pondération binaire 20, l'étage Q2 la pondération binaire 21, l'étage
3 2 4 3
Q la valeur binaire 2 et l'étage Q la valeur binaire 23. Un compteur binaire à quatre étages peut ainsi additionner 15 impulsions de la
fréquence fondamentale T, de la façon indiquée par la figure 2.
L'horloge selon figure 1 comprend en outre un registre à décalage SR1 à n + 1 étages, désignés par SQ0 à SQ. La logique interconnectant le compteur binaire et le registre à décalage est constituée par l'opérateur OU 1 et des opérations ET U1 à Un. Toutes les sorties
des opérateurs ET sont simultanément des entrées de l'opérateur OU.
L'opérateur ET U1 combine le contenu inversé du dernier étage Qn du compteur binaire et le contenu du premier étage SQ0 du registre à décalage. L'étage SQ1 du registre à décalage, faisant suite à l'étage SQ0, constitue l'étage de synchronisations de sorte que son contenu est transmis directement sous forme d'une information d'entrée à l'opérateur OU O. Tous les opérateurs ET suivants relient chacun un étage du compteur binaire à un étage du registre à décalage de même rang. L'opérateur ET U2 relie ainsi l'étage Q2 du compteur
binaire à l'étage SQ2 du registre à décalage.
Un dernier opérateur ET Ux relie la sortie de l'opérateur OU 0 à la fréquence fondamentale T. La sortie de cet opérateur ET U x délivre la fréquence TG de période à croissance binaire, qui est également appliquée sous forme de fréquence de décalage aux étages du registre. La logique produit ainsi la combinaison logique suivante: TG = (Qn x SQO + SQ1 + QxSQ+... Qn x SQ) x T.
La figure 2 illustre le résultat de cette combinaison logique.
Un étage du registre a décalage SR1 contient une information logique "1", comme précédemment indiqué. Cette information se trouve par exemple dans l'étage SQ1 du registre à décalage, comme sur la figure. Cet étage du registre à décalage constituant une entrée de
l'opérateur OU, la sortie de l'opérateur ET Ux peut délivrer une impul-
sion d'horloge quand la fréquence fondamentale T est également appli-
quée à cet opérateur ET U. L'impulsion d'horloge résultante sur la x
sortie TG décale l'information de-l'étage SQ1 dans l'étage SQ2.
L'étage SQ2 du registre à décalage est relié à l'étage Q2 du compteur binaire, de sorte qu'une nouvelle impulsion apparait à la sortie TG quand une nouvelle impulsion T apparaît pendant le temps au cours duquel un "1" logique se trouve dans l'étage. SQ2 du registre à décalage et dans l'étage Q2 du compteur binaire. Ainsi apparaît sur le diagramme de la figure 2 la troisième impulsion TG représentée, qui décale l'information "1" de la cellule de mémoire SQ2 dans SQ3. L'étage SQ3 du registre à décalage est relié à l'étage Q3 du compteur binaire par un opérateur ET. L'étage Q3 ne présente toutefois la valeur "1" qu'après la quatrième impulsion fondamentale, de sorte que seule la cinquième impulsion fondamentale apparaît à la sortie TG et peut décaler l'information "1" de la cellule SQ3 dans SQ4. Une impulsion de la fréquence fondamentale a ainsi été perdue dans le train d'impulsions d'horloge TG, de sorte que la période de la fréquence de sortie TG
est déjà doublée.
L'étage SQ4 du registre à décalage est relié à l'étage Q4 du compteur binaire, dont le contenu ne varie qu'après la huitième impulsion de la fréquence fondamentale. En d'autres termes, seule la neuvième impulsion de la fréquence fondamentale peut être délivrée par l'opérateur ET UX, tandis que les trois impulsions de la fréquence fondamentale apparaissant pendant ce temps sont supprimées sur la sortie TG. La période de l'impulsion de sortie TG apparaissant alors est ainsi doublée de nouveau. Cette dernière impulsion de sortie TG représentée en trait continu décale l'information "1" de l'étage SQ4 du registre à décalage dans SQ0, dans l'hypothèse d'un compteur à décalage SR1 à 5 étages et d'un compteur binaire à 4 étages. L'étage SQ0 du registre à décalage est toutefois combiné par l'opérateur ET Ut avec le contenu inversé du dernier étage Q4 du compteur binaire, de sorte qu'une nouvelle impulsion ne peut apparaître à la sortie TG
que lorsque l'étage Q4 du compteur binaire passe de nouveau de l'infor-
mation logique "1" à "0". Cet instant est représenté sur la figure 2
par une droite tiretée perpendiculaire à l'axe des temps t. La pre-
mière impulsion T suivant cet instant apparaît sur la sortie TG et est représentée en tireté sur le dernier diagramme, dans le bas de la
figure 2. Sa période a de nouveau doublé par rapport à celle de l'im-
pulsion précédente. Lors de son apparition, l'information "1" est
décalée de SQ dans SQ1 du registre à décalage et le cycle précédem-
ment décrit se répète..
L'interconnexion décrite d'un compteur binaire et d'un registre à décalage produit ainsi des impulsions d'horloge dont les périodes présentent une croissance binaire dans le rapport de 1/1/2/4/8. Ces valeurs correspondent à un compteur binaire à quatre étages et à un
registre à décalage à cinq étages. Il est évidemment possible d'aug-
menter à volonté le nombre d'étages, et par suite la période des
impulsions successives apparaissant à la sortie de l'horloge.
L'invention décrit ainsi une horloge dont le train d'impulsions présente déjà une pondération binaire, de sorte qu'elle peut ainsi remplacer le circuit de pondération visuel dans les convertisseurs numériqueanalogique. La pondération binaire est valable pendant ur
passage dans le registre à décalage de l'horloge et se répète cons-
tamment, de sorte que seule l'affectation du contenu des étages suc-
cessifs de mémoire à la fréquence de commande TG, dont les diverses impulsions présentent une période à croissance binaire, importe pour les circuits traducteurs en aval. Comme précédemment indiqué, une
pondération des divers étages du registre à décalage d'un convertis-
seur numérique-analogique par exemple est ainsi déjà assurée par la
commande à l'aide de la fréquence décrite.
Bien entendu, diverses modifications peuvent-être apportées par l'homme de l'art au principe et aux dispositifs qui viennent d'être décrits uniquement à titre d'exemples non limitatifs, sans
sortir du cadre de l'invention.
Claims (6)
1. Horloge caractérisée en ce qu'un compteur binaire (BZ) et un registre à décalage (SRI) sont interconnectés par un circuit logique (U - Un, 01' U) de façon qu'une fréquence de sortie (TG) de période à croissance binaire apparaisse & la sortie de la logique, pendant
la durée d'un passage dans le registre a décalage (SR).
2. Horloge selon revendication 1, caractérisée en ce que la fré-
quence de sortie (TG, de période à croissance binaire, constitue simultanément la fréquence de décalage du registre (SR1), dont chaque étage contient une information différente du contenu des autres étages.
3. Horloge selon revendication 2, caractérisée en ce qu'un seul étage
du registre à décalage (SR1) contient un "1" logique.
4. Horloge selon une quelconque des revendications 1 à 3, caracté-
risée en ce qu'une fréquence fondamentale (T), à période constante des diverses impulsions, est appliquée à l'entrée d'un compteur binaire (BZ) à n étages; le registre à décalage (SR1) comprend n + 1 étages; et les divers étages du registre à décalage et du compteur binaire sont interconnectés par la logique de façon qu'une fréquence de sortie (TG), de période à croissance binaire, apparaisse à la sortie de la logique pendant la durée d'un passage dans le registre à décalage,
avec un rapport des périodes à la fréquence fondamentale de 1/1/2/4/8...
n /2
5. Horloge selon revendication 4, caractérisée en ce que la logique comprend un opérateur OU (O1) a n + 1 entrées, dont n sont formées
par les sorties d'opérateurs ET (U1 - Un); les opérateurs ET connec-
tent chacun un étage du compteur binaire (BZ) & un étage correspondant du registre à décalage (SR1); le contenu d'un étage défini du registre
a décalage est appliqué directement à la (n + 1) e entrée de l'opé-
rateur ET (O1); et un dernier opérateur ET (Ux) relie la sortie de l'opérateur OU (O1) à la fréquence fondamentale (T) et délivre à sa
sortie la fréquence (TG) de période & croissance binaire, qui cons-
titue simultanément la fréquence de décalage du registre.
6. Horloge selon revendication 5, caractérisée en ce qu'un premier opérateur ET (U1) combine le contenu inversé du dernier étage (Qn) du compteur binaire (BZ) et le contenu du premier étage (SQo) du
registre à décalage.
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