FI61363B - Databehandlingssystem - Google Patents

Databehandlingssystem Download PDF

Info

Publication number
FI61363B
FI61363B FI2362/72A FI236272A FI61363B FI 61363 B FI61363 B FI 61363B FI 2362/72 A FI2362/72 A FI 2362/72A FI 236272 A FI236272 A FI 236272A FI 61363 B FI61363 B FI 61363B
Authority
FI
Finland
Prior art keywords
memory
data
buffer
block
bit
Prior art date
Application number
FI2362/72A
Other languages
English (en)
Finnish (fi)
Other versions
FI61363C (fi
Inventor
David W Anderson
Richard N Gustafson
Lance H Johnson
Francis J Sparacio
Original Assignee
Ibm
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Ibm filed Critical Ibm
Publication of FI61363B publication Critical patent/FI61363B/fi
Application granted granted Critical
Publication of FI61363C publication Critical patent/FI61363C/fi

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
    • G06F12/0806—Multiuser, multiprocessor or multiprocessing cache systems
    • G06F12/0815—Cache consistency protocols
    • G06F12/0817—Cache consistency protocols using directory methods
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F15/00—Digital computers in general; Data processing equipment in general
    • G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Software Systems (AREA)
  • Memory System Of A Hierarchy Structure (AREA)

Claims (7)

1. Databehandlingssystem innefattande ett delat huvudminne (10) för lagring av ett flertal operander vid adresserbara platser och ett flertal behandlingsenheter (11, 12), vilka var och en innehäller medel för ästad-kommande av lokaladressignaler (via 13, 1*0, som identifiera en operandplats i nämnda delade huvudminne, och lokalaccesstyrorgan (19, 20) för signalering av en accessbegäran för uthämtning av data fri.n eller lagring av data pä den adresserade platsen, vardid varje behandlingsenhet (11, 12) dessutom innehäller ett snabbt buffertminne (15, 16) för lagring av en förutbestärad del av operander, vilka tidigare överförts frän nämnda delade huvudminne tili buffertminnet, en innehällsförteckning (27, 28) för identifiering av operanderna i nämnda buffertminne för omedelbar access frän tillhörande behandlingsenhet, samt lagringsstyr-organ (21, 22) innefattande anordningar, vilka reagera för nämnda lokaladressig-nalerande medel, nämnda lokaladresstyrorgan och nämnda innehällsförteckning, för att ästadkomma access tili en identifierad operandplats i nämnda buffertminne, kännetecknat därav, att samtliga lagringsstyrorgan (21, 22) är saramankopplade medelst huvud- och styrledningar (29 - 32) och reagera för av behandlingsenheterna (11, 12) ästadkomna adressignaler, vilka representera platser för en viss operand genom att i beroende av tillständet hos ett flertal styrindikatorer (Uo, 56, 62), som är anordnade i anslutning tili varje innehälls-förteckning (21, 22), sprida adress- och styrinformation mellan lagringsstyr-organen (21, 22) för att ästadkomma att samtliga behandlingsenheter (11, 12) erhäller access tili det mest aktuella värdet av nämnda vissa operand, varvid en första (giltighetsbit) av styrindikatorerna anger om ifrägavarande datablock, vilket bestär av ett visst antal operander, uthämtats även av nägot annat buffertminne och där blivit föremäl för nägon förändring, en andra (uthämnt-ningsbit) anger om innehället i tillhörande buffertminnesavsnitt utgör den enda frän huvudminnet av nägot buffertminne uthamtade versionen av det aktuella datablocket samt en tredje styrindikator (lagringsbit) anger om behandlingsen-heten har utfört lagring i tillhörande buffertavsnitt.
2. Databehandling s system enligt patentkravet 1, varvid vart och ett av nämnda buffertminnen (15, 16) innefattar ett flertal lagringssektioner (33), vilka var och en lagrar ett block av ett förutbestämt antal operander, över-förda frän nämnda delade huvudminne (10), varje innehällsförteckning (27, 28) innefattar ett flertal register (3*0, vilka vart och ett hör samman med en vise förutbestämd av nämnda lagringssektioner (33) och inkluderar en blockadressdel och nämnda giltighetsbit med första och andra tillständ för identifiering av blocket av huvudminnesoperander i nämnda lagringssektion (35) och dettas 20 i 61363 giltighet, dä nämnda giltighetsbit har nämnda första tillständ, varje lagringsstyrorgan (21, 22) innefattar en avsökningsanordning (89 - 91) > som reagerar för nämnda lokaladressignaler och innefattar medel för avsökning av nämnda innehällsförteckning och ästadkommande av en block-giltigt-signal eller en block-icke-giltigt-signal beroende pä huruvida den tillförda lokalblockadres-sen identifierar ett block med giltig data i en av nämnda lagringssektioner, vilken avsökningsanordning (89 - 91) vidare innefattar datagrindkretsar, anordnade mellan nämnda lokalbuffertminne och behandlingsenhet och reagerande för nämnda block-giltigt-signal och nämnda lokalaccesstyrorgan för astadkommande av access frän behandlingsenheten tili den identifierande operanden i nämnda vissa bestamda lagringssektion, samt varvid var och en av nämnda behandlings-enheter innehäller spridningsmedel (8¾ - 86) inkluderande fjärrsignaleringsorgan, anslutna tili och reagerande för nämnda lokaladressignaler och nämnda lokalaccess-begäranstyrsignal för lagring av data i och för överföring av nämnda signaler frän en godtyckligt vald behandlingsenhet tili nämnda avsökningsanordning i andra behandlingsenheter, kännetecknat därav, att medel (87 - 89) finnas i nämnda andra behandlingsenheter (11, 12), vilka reagera för nämnda block-giltigt-signal och nämnda fjärraccessbegäranstyrsignal för lagring av data i och för alstring av en ogiltighetssignal för ändring av nämnda giltighetsbit tili nämnda andra tillständ i de av nämnda register (3¾), vars block-adressdel är densamma som blockadressdelen av nämnda fjärradressignaler.
3. Databehandlingssystem enligt patentkravet 2, kännetecknat därav, att vart och ett av nämnda register (3¾) innefattar nämnda uthämt-ningsbit med ett första eller ett andra tillständ, varvid nämnda första tillständ indikerar att det block av operander, som överförts frän nämnda delade huvudminne (10) tili nämnda tillhörande lagringssektion (33), är giltigt i ett av nämnda buffertminnen (15,16) i nämnda andra behandlingsenheter (11,12), samt att nämnda spridningsmedel (8U-86) innefattar medel, anslutna tili och reagerande för det första tillständet hos nämnda uthämtningsbit, varigenom förbindelsen mellan lagringsstyrorganen (21, 22) aktiveras enbart dä nämnda block av operander är giltigt lagrat i mer än ett av nämnda buffertminnen (15, 16). Databehandlingssystem enligt patentkravet 3, kännetecknat av äterställningssignaleringsmedel (93) i nämnda andra behandlingsenheter (11, 12), vilka medel äro anslutna tili och reagera för nämnda block-icke-giltigt-signal eller nämnda giltighetssignal för äterställning av uthämt-ningsbiten i nämnda register (3¾) i nämnda godtyckligt valda behandlingsenheter (11, 12).
5. Databehandlingssystem enligt patentkravet 2,kännetecknat därav, att nämnda fjärrsignaleringsorgan i spridningsmedlen (8¾ - 86) innefatta
FI2362/72A 1971-08-25 1972-08-25 Databehandlingssystem FI61363C (fi)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US17482471A 1971-08-25 1971-08-25
US17482471 1971-08-25

Publications (2)

Publication Number Publication Date
FI61363B true FI61363B (fi) 1982-03-31
FI61363C FI61363C (fi) 1982-07-12

Family

ID=22637676

Family Applications (1)

Application Number Title Priority Date Filing Date
FI2362/72A FI61363C (fi) 1971-08-25 1972-08-25 Databehandlingssystem

Country Status (14)

Country Link
US (1) US3735360A (sv)
JP (1) JPS5214064B2 (sv)
BE (1) BE787602A (sv)
CA (1) CA960782A (sv)
CH (1) CH546983A (sv)
DE (1) DE2241257C3 (sv)
DK (1) DK145049C (sv)
FI (1) FI61363C (sv)
FR (1) FR2151425A5 (sv)
GB (1) GB1343375A (sv)
IT (1) IT963416B (sv)
NL (1) NL7211220A (sv)
NO (1) NO135885C (sv)
SE (1) SE380373B (sv)

Families Citing this family (107)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB1354827A (en) * 1971-08-25 1974-06-05 Ibm Data processing systems
US4115866A (en) * 1972-02-25 1978-09-19 International Standard Electric Corporation Data processing network for communications switching system
GB1434186A (en) * 1972-04-26 1976-05-05 Gen Electric Co Ltd Multiprocessor computer systems
US3824551A (en) * 1972-05-18 1974-07-16 Little Inc A Releasable buffer memory for data processor
US4015242A (en) * 1972-11-29 1977-03-29 Institut Francais Du Petrole, Des Carburants Et Lubrifiants Et Entreprise De Recherches Et D'activities Petrolieres Elf Device for coupling several data processing units to a single memory
US3833889A (en) * 1973-03-08 1974-09-03 Control Data Corp Multi-mode data processing system
US3940743A (en) * 1973-11-05 1976-02-24 Digital Equipment Corporation Interconnecting unit for independently operable data processing systems
US3889237A (en) * 1973-11-16 1975-06-10 Sperry Rand Corp Common storage controller for dual processor system
US4073005A (en) * 1974-01-21 1978-02-07 Control Data Corporation Multi-processor computer system
DE2505518A1 (de) * 1974-03-13 1975-09-18 Control Data Corp Vorrichtung zur uebertragung von daten zwischen den speicher- und rechenabschnitten eines elektronischen rechners
US3967247A (en) * 1974-11-11 1976-06-29 Sperry Rand Corporation Storage interface unit
US4212057A (en) * 1976-04-22 1980-07-08 General Electric Company Shared memory multi-microprocessor computer system
US4171536A (en) * 1976-05-03 1979-10-16 International Business Machines Corporation Microprocessor system
JPS589977B2 (ja) * 1976-05-21 1983-02-23 三菱電機株式会社 複合形処理装置
US4075686A (en) * 1976-12-30 1978-02-21 Honeywell Information Systems Inc. Input/output cache system including bypass capability
JPS5386542A (en) * 1977-01-10 1978-07-31 Hitachi Ltd Multiple information processor
US4136386A (en) * 1977-10-06 1979-01-23 International Business Machines Corporation Backing store access coordination in a multi-processor system
GB2008817B (en) * 1977-11-22 1982-11-10 Honeywell Inf Systems Data processing systems including cache stores
US4357656A (en) * 1977-12-09 1982-11-02 Digital Equipment Corporation Method and apparatus for disabling and diagnosing cache memory storage locations
JPS5489444A (en) * 1977-12-27 1979-07-16 Fujitsu Ltd Associative memory processing system
US4191919A (en) * 1978-05-22 1980-03-04 Varian Associates, Inc. Fast NMR acquisition processor
US4197580A (en) * 1978-06-08 1980-04-08 Bell Telephone Laboratories, Incorporated Data processing system including a cache memory
US4373179A (en) * 1978-06-26 1983-02-08 Fujitsu Limited Dynamic address translation system
FR2430637A1 (fr) * 1978-07-06 1980-02-01 Cii Honeywell Bull Procede et dispositif pour garantir la coherence des informations entre des caches et d'autres memoires d'un systeme de traitement de l'information travaillant en multitraitement
US4228503A (en) * 1978-10-02 1980-10-14 Sperry Corporation Multiplexed directory for dedicated cache memory system
CA1123964A (en) * 1978-10-26 1982-05-18 Anthony J. Capozzi Integrated multilevel storage hierarchy for a data processing system
US4257097A (en) * 1978-12-11 1981-03-17 Bell Telephone Laboratories, Incorporated Multiprocessor system with demand assignable program paging stores
US4402046A (en) * 1978-12-21 1983-08-30 Intel Corporation Interprocessor communication system
JPS55134459A (en) * 1979-04-06 1980-10-20 Hitachi Ltd Data processing system
US4325116A (en) * 1979-08-21 1982-04-13 International Business Machines Corporation Parallel storage access by multiprocessors
US4313161A (en) * 1979-11-13 1982-01-26 International Business Machines Corporation Shared storage for multiple processor systems
JPS5680872A (en) * 1979-12-06 1981-07-02 Fujitsu Ltd Buffer memory control system
US4471429A (en) * 1979-12-14 1984-09-11 Honeywell Information Systems, Inc. Apparatus for cache clearing
DE3072127D1 (en) * 1980-02-28 1988-12-08 Intel Corp Data processing system
US4399506A (en) * 1980-10-06 1983-08-16 International Business Machines Corporation Store-in-cache processor means for clearing main storage
US4394731A (en) * 1980-11-10 1983-07-19 International Business Machines Corporation Cache storage line shareability control for a multiprocessor system
DE3176632D1 (en) * 1980-11-10 1988-03-03 Ibm Cache storage hierarchy for a multiprocessor system
US4513367A (en) * 1981-03-23 1985-04-23 International Business Machines Corporation Cache locking controls in a multiprocessor
US4410944A (en) * 1981-03-24 1983-10-18 Burroughs Corporation Apparatus and method for maintaining cache memory integrity in a shared memory environment
US4445174A (en) * 1981-03-31 1984-04-24 International Business Machines Corporation Multiprocessing system including a shared cache
US4525777A (en) * 1981-08-03 1985-06-25 Honeywell Information Systems Inc. Split-cycle cache system with SCU controlled cache clearing during cache store access period
JPS5846428A (ja) * 1981-09-11 1983-03-17 Sharp Corp 文章編集装置の停電保護用処理方式
US4476526A (en) * 1981-11-27 1984-10-09 Storage Technology Corporation Cache buffered memory subsystem
US4442487A (en) * 1981-12-31 1984-04-10 International Business Machines Corporation Three level memory hierarchy using write and share flags
US4463420A (en) * 1982-02-23 1984-07-31 International Business Machines Corporation Multiprocessor cache replacement under task control
US4503497A (en) * 1982-05-27 1985-03-05 International Business Machines Corporation System for independent cache-to-cache transfer
US4571674A (en) * 1982-09-27 1986-02-18 International Business Machines Corporation Peripheral storage system having multiple data transfer rates
US4590554A (en) * 1982-11-23 1986-05-20 Parallel Computers Systems, Inc. Backup fault tolerant computer system
US4695951A (en) * 1983-07-07 1987-09-22 Honeywell Bull Inc. Computer hierarchy control
US4648030A (en) * 1983-09-22 1987-03-03 Digital Equipment Corporation Cache invalidation mechanism for multiprocessor systems
US4881164A (en) * 1983-12-30 1989-11-14 International Business Machines Corporation Multi-microprocessor for controlling shared memory
JPH0616272B2 (ja) * 1984-06-27 1994-03-02 株式会社日立製作所 メモリアクセス制御方式
US4827401A (en) * 1984-10-24 1989-05-02 International Business Machines Corporation Method and apparatus for synchronizing clocks prior to the execution of a flush operation
DE3686660T2 (de) * 1985-02-05 1993-04-15 Digital Equipment Corp Vorrichtung und verfahren zur zugriffsteuerung in einer mehrcachespeicherdatenverarbeitungsanordnung.
JP2609220B2 (ja) * 1985-03-15 1997-05-14 ソニー株式会社 マルチ・プロセツサ・システム
EP0220451B1 (en) * 1985-10-30 1994-08-10 International Business Machines Corporation A cache coherence mechanism based on locking
JPS62147548A (ja) * 1985-12-23 1987-07-01 Mitsubishi Electric Corp 外部記憶制御装置
US5146607A (en) * 1986-06-30 1992-09-08 Encore Computer Corporation Method and apparatus for sharing information between a plurality of processing units
CH672816A5 (sv) * 1986-10-03 1989-12-29 Pantex Stahl Ag
DE3751642T2 (de) * 1986-10-17 1996-09-05 Amdahl Corp Verwaltung von getrennten Befehls- und Operanden-Cachespeichern
FR2609195A1 (fr) * 1986-12-31 1988-07-01 Thomson Csf Procede de gestion d'antememoires associees a des processeurs dans une architecture multiprocesseur a bus unique et systeme de traitement de donnees fonctionnant suivant ce procede
JP2714952B2 (ja) * 1988-04-20 1998-02-16 株式会社日立製作所 計算機システム
US4984153A (en) * 1988-04-27 1991-01-08 Unisys Corporation Storage locking control for a plurality of processors which share a common storage unit
DE3919802C2 (de) * 1988-06-17 1997-01-30 Hitachi Ltd Speichersteuersystem für ein Multiprozessorsystem
US4939641A (en) * 1988-06-30 1990-07-03 Wang Laboratories, Inc. Multi-processor system with cache memories
US5097409A (en) * 1988-06-30 1992-03-17 Wang Laboratories, Inc. Multi-processor system with cache memories
US5317716A (en) * 1988-08-16 1994-05-31 International Business Machines Corporation Multiple caches using state information indicating if cache line was previously modified and type of access rights granted to assign access rights to cache line
US5202972A (en) * 1988-12-29 1993-04-13 International Business Machines Corporation Store buffer apparatus in a multiprocessor system
US5142638A (en) * 1989-02-07 1992-08-25 Cray Research, Inc. Apparatus for sharing memory in a multiprocessor system
US5526487A (en) * 1989-02-09 1996-06-11 Cray Research, Inc. System for multiprocessor communication
US5210848A (en) * 1989-02-22 1993-05-11 International Business Machines Corporation Multi-processor caches with large granularity exclusivity locking
US5524255A (en) * 1989-12-29 1996-06-04 Cray Research, Inc. Method and apparatus for accessing global registers in a multiprocessor system
US5197139A (en) * 1990-04-05 1993-03-23 International Business Machines Corporation Cache management for multi-processor systems utilizing bulk cross-invalidate
US5297269A (en) * 1990-04-26 1994-03-22 Digital Equipment Company Cache coherency protocol for multi processor computer system
US5263144A (en) * 1990-06-29 1993-11-16 Digital Equipment Corporation Method and apparatus for sharing data between processors in a computer system
US5206952A (en) * 1990-09-12 1993-04-27 Cray Research, Inc. Fault tolerant networking architecture
US5434970A (en) * 1991-02-14 1995-07-18 Cray Research, Inc. System for distributed multiprocessor communication
US5303362A (en) * 1991-03-20 1994-04-12 Digital Equipment Corporation Coupled memory multiprocessor computer system including cache coherency management protocols
JP2743608B2 (ja) * 1991-03-27 1998-04-22 日本電気株式会社 共有レジスタ制御方式
US5953510A (en) * 1991-09-05 1999-09-14 International Business Machines Corporation Bidirectional data bus reservation priority controls having token logic
US5361345A (en) * 1991-09-19 1994-11-01 Hewlett-Packard Company Critical line first paging system
JPH0619771A (ja) * 1992-04-20 1994-01-28 Internatl Business Mach Corp <Ibm> 異種のクライアントによる共用ファイルのファイル管理機構
JPH0797352B2 (ja) * 1992-07-02 1995-10-18 インターナショナル・ビジネス・マシーンズ・コーポレイション コンピュータ・システム及び入出力コントローラ
US5522058A (en) * 1992-08-11 1996-05-28 Kabushiki Kaisha Toshiba Distributed shared-memory multiprocessor system with reduced traffic on shared bus
US5317749A (en) * 1992-09-25 1994-05-31 International Business Machines Corporation Method and apparatus for controlling access by a plurality of processors to a shared resource
CA2107056C (en) * 1993-01-08 1998-06-23 James Allan Kahle Method and system for increased system memory concurrency in a multiprocessor computer system
US5689679A (en) * 1993-04-28 1997-11-18 Digital Equipment Corporation Memory system and method for selective multi-level caching using a cache level code
US5809525A (en) * 1993-09-17 1998-09-15 International Business Machines Corporation Multi-level computer cache system providing plural cache controllers associated with memory address ranges and having cache directories
JPH07210445A (ja) * 1994-01-20 1995-08-11 Mitsubishi Electric Corp 半導体記憶装置およびコンピュータ
US5539895A (en) * 1994-05-12 1996-07-23 International Business Machines Corporation Hierarchical computer cache system
US5996075A (en) * 1995-11-02 1999-11-30 Sun Microsystems, Inc. Method and apparatus for reliable disk fencing in a multicomputer system
US7168088B1 (en) 1995-11-02 2007-01-23 Sun Microsystems, Inc. Method and apparatus for reliable disk fencing in a multicomputer system
US6279084B1 (en) * 1997-10-24 2001-08-21 Compaq Computer Corporation Shadow commands to optimize sequencing of requests in a switch-based multi-processor system
US6754696B1 (en) * 1999-03-25 2004-06-22 Micosoft Corporation Extended file system
US6339793B1 (en) 1999-04-06 2002-01-15 International Business Machines Corporation Read/write data sharing of DASD data, including byte file system data, in a cluster of multiple data processing systems
US6865645B1 (en) * 2000-10-02 2005-03-08 International Business Machines Corporation Program store compare handling between instruction and operand caches
TWI230859B (en) * 2004-03-11 2005-04-11 Amic Technology Corp Method and related system for accessing LPC memory or firmware memory in a computer system
JP2005259320A (ja) * 2004-03-15 2005-09-22 Nec Electronics Corp パーシャル・デュアル・ポート・メモリ及び該メモリを用いた電子機器
JP2005259321A (ja) * 2004-03-15 2005-09-22 Nec Electronics Corp フレキシブル・マルチエリア・メモリ及び該メモリを用いた電子機器
JP4837264B2 (ja) 2004-07-14 2011-12-14 ヤマウチ株式会社 熱プレス用クッション材
US8386527B2 (en) * 2009-11-30 2013-02-26 Pocket Soft, Inc. Method and system for efficiently sharing array entries in a multiprocessing environment
US9244841B2 (en) * 2012-12-31 2016-01-26 Advanced Micro Devices, Inc. Merging eviction and fill buffers for cache line transactions
US11210734B1 (en) 2017-05-10 2021-12-28 State Farm Mutual Automobile Insurance Company Approving and updating dynamic mortgage applications
US10943294B1 (en) 2017-05-10 2021-03-09 State Farm Mutual Automobile Insurance Company Continuously monitoring and updating mortgage ready data
US10949919B1 (en) 2017-05-10 2021-03-16 State Farm Mutual Automobile Insurance Company Approving and updating dynamic mortgage applications
US11966992B1 (en) 2017-05-10 2024-04-23 State Farm Mutual Automobile Insurance Company Identifying multiple mortgage ready properties
US11094007B1 (en) 2017-05-10 2021-08-17 State Farm Mutual Automobile Insurance Company Continuously updating mortgage ready data

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS4731652A (sv) * 1966-02-22 1972-11-13
US3618040A (en) * 1968-09-18 1971-11-02 Hitachi Ltd Memory control apparatus in multiprocessor system
US3581291A (en) * 1968-10-31 1971-05-25 Hitachi Ltd Memory control system in multiprocessing system
US3588829A (en) * 1968-11-14 1971-06-28 Ibm Integrated memory system with block transfer to a buffer store

Also Published As

Publication number Publication date
NO135885C (sv) 1977-06-29
FI61363C (fi) 1982-07-12
JPS5214064B2 (sv) 1977-04-19
FR2151425A5 (sv) 1973-04-13
DE2241257B2 (de) 1974-01-03
BE787602A (fr) 1972-12-18
DK145049C (da) 1983-01-10
NO135885B (sv) 1977-03-07
GB1343375A (en) 1974-01-10
US3735360A (en) 1973-05-22
DE2241257A1 (de) 1973-03-08
CH546983A (de) 1974-03-15
NL7211220A (sv) 1973-02-27
CA960782A (en) 1975-01-07
DE2241257C3 (de) 1979-12-13
SE380373B (sv) 1975-11-03
IT963416B (it) 1974-01-10
DK145049B (da) 1982-08-09
JPS4831033A (sv) 1973-04-24

Similar Documents

Publication Publication Date Title
FI61363B (fi) Databehandlingssystem
KR880000299B1 (ko) 캐쉬장치
US4471429A (en) Apparatus for cache clearing
CA1290073C (en) Move-out queue buffer
US4493026A (en) Set associative sector cache
US4445174A (en) Multiprocessing system including a shared cache
US6662276B2 (en) Storing directory information for non uniform memory architecture systems using processor cache
JPS5830319Y2 (ja) コンピユ−タシステム
US4736293A (en) Interleaved set-associative memory
US6820086B1 (en) Forming linked lists using content addressable memory
JPS58500226A (ja) 共用メモリの環境におけるキャッシュメモリの完全を維持するための装置および方法
EP0090026A1 (en) CACHE STORAGE USING A LOWEST PRIORITY REPLACEMENT.
JPH04501027A (ja) キャッシュメモリー付マルチ処理システム
KR930016891A (ko) 캐쉬 제어기
KR900016868A (ko) 캐시용 고장진단 모드
US4930106A (en) Dual cache RAM for rapid invalidation
JPH0532775B2 (sv)
JP2004528647A (ja) サイクルあたりの多重キャッシュライン無効化をサポートするための方法および装置
JP2000330965A (ja) マルチプロセッサシステム及びそのメモリアクセストランザクションの転送方法
JPH0695972A (ja) ディジタルコンピュータシステム
JPH0319976B2 (sv)
EP0535701A1 (en) Architecture and method for combining static cache memory and dynamic main memory on the same chip (CDRAM)
CA1299767C (en) Cache memory control system
JPS60237553A (ja) キヤツシユコヒ−レンスシステム
JP6565729B2 (ja) 演算処理装置、制御装置、情報処理装置及び情報処理装置の制御方法