ES2898509T3 - Enclavamiento de alta velocidad y método - Google Patents
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Abstract
Un dispositivo de enclavamiento que comprende: - una primera etapa (102), que tiene una circuitería que recibe una entrada diferencial (108) y genera señales de datos sincronizadas (112) de acuerdo con una señal de reloj (106) y con la entrada diferencial (108); - una segunda etapa (104), conectada a la primera etapa (102), y que tiene una circuitería que genera salidas diferenciales (122) de acuerdo con la señal de reloj (106) y con las señales de datos sincronizadas (112), teniendo, además, la segunda etapa (104) un circuito de reinicio (114), que reinicia un almacenamiento del enclavamiento (118) de la segunda etapa (104) a un valor alto, de acuerdo con la señal de reloj (106), caracterizado por que - la circuitería de la primera etapa (102) genera las señales de datos sincronizadas (112) a un valor alto cuando la señal de reloj (106) está en un valor bajo, y la circuitería de la primera etapa (102) genera las señales de datos sincronizadas (112) de acuerdo con la entrada diferencial (108) cuando la señal de reloj (106) está en un valor alto.
Description
DESCRIPCIÓN
Enclavamiento de alta velocidad y método
Referencia cruzada a solicitudes relacionadas
Esta solicitud de patente reivindica la prioridad del documento Solicitud de Patente de Estados Unidos No. 14/801.473, presentada el 16 de julio de 2015, y titulada “High Speed Latch and Method”.
Sector técnico
La presente invención se refiere, en general, a un método de comparador digital y, en realizaciones concretas, a un dispositivo y a un método para un comparador basado en enclavamiento de dos etapas, que utiliza una única fase de reloj con un uso de potencia y una velocidad mejorados.
Antecedentes
Un enclavamiento es un circuito que tiene dos estados estables, y puede ser utilizado para almacenar información de estado.
Se puede hacer que el circuito cambie de estado mediante señales aplicadas a una o a varias entradas de control, y tendrá una o dos salidas. Es el elemento de almacenamiento básico en lógica secuencial, y es particularmente útil como memoria estática de acceso aleatorio (SRAM - Static Random Access Memory, en inglés) porque el enclavamiento tiende a mantener los datos mientras está activado sin requerir actualizaciones periódicas como la memoria dinámica de acceso aleatorio (DRAM Dynamic Random Acess Memory, en inglés). Los enclavamientos son un bloque de construcción fundamental de los sistemas electrónicos digitales utilizados en ordenadores, comunicaciones y muchos otros tipos de sistemas.
Los enclavamientos se utilizan como elementos de almacenamiento de datos. Un circuito biestable (flip-flop, en inglés) almacena un solo bit (dígito binario) de datos, y uno de sus dos estados representa un “uno” y el otro representa un “cero”. Dicho almacenamiento de datos se puede utilizar para el almacenamiento de estados, y dicho circuito se describe como lógica secuencial. Un enclavamiento es sensible al nivel, y proporciona una salida que se basa en la polaridad de la diferencia en las entradas, lo que permite que el enclavamiento funcione como un convertidor de analógico a digital (ADC - Analogic to Digital Converter, en inglés).
La comparación es la operación básica en un convertidor de analógico a digital (ADC). Esta operación la realiza el comparador enclavado, que trabaja de manera síncrona con la señal de reloj e indica, a través de su nivel de salida digital, si la señal de entrada diferencial es positiva o negativa. Un mecanismo de retroalimentación positiva regenera la señal de entrada analógica en un nivel digital de escala completa.
Por ejemplo, el documento US 2006/0146958 A1 se refiere a un circuito de integración de entrada y un circuito de amplificador diferencial proporcionado en un circuito de receptor, que muestrea un par de señales de entrada diferenciales, detecta los niveles de dicho par de señales de entrada y enclava los niveles detectados. El circuito de integración de entrada mencionado anteriormente incluye, además: un par de transistores de entrada, que reciben el par de señales de entrada en sus respectivas puertas; un transistor de conmutación, que se vuelve conductor en respuesta a un reloj de muestreo en un período de muestreo para suministrar una corriente de descarga a un terminal de fuente común del par de transistores de entrada; y un circuito de precarga, que precarga los terminales de drenaje del par de transistores de entrada en un período de precarga. El circuito de integración de entrada descarga el condensador de los terminales de drenaje mediante la corriente de descarga en el período de muestreo que sigue al período de precarga. El circuito de amplificador diferencial amplifica los terminales de drenaje del circuito de integración de entrada.
Además, el documento CN 101 562441 A se refiere a un comparador de ultra alta velocidad con baja compensación, y pertenece al sector técnico de los circuitos integrados de señales compuestas. El comparador comprende un circuito de preamplificación, un circuito de enclavamiento dinámico y un circuito de enclavamiento de salida, que están conectados en secuencia, en donde el circuito de preamplificación comprende una estructura de entrada totalmente diferencial con una resistencia positiva y una resistencia negativa conectadas en serie como carga, y se utiliza para amplificar el valor de la diferencia entre señales de entrada y señales de referencia; el circuito de enclavamiento dinámico está equipado con una estructura biestable que está conectada de cabeza a cola por un inversor y se utiliza para amplificar las señales de salida del circuito de preamplificación y establecer la salida de la etapa anterior al nivel de salida lógica digital; y el circuito de enclavamiento de salida está compuesto por dos transistores NMOS acoplados en cruz y una entrada de amplificación de fuente común PMOS, y se utiliza para generar la salida de la etapa anterior en un tiempo de enclavamiento y mantener el resultado de la salida del circuito de enclavamiento dinámico en un estado de alta impedancia en una etapa de reinicio, para reducir la tensión de compensación de entrada del comparador, aumentar la velocidad del comparador y cumplir con los requisitos del diseño del convertidor de analógico a digital de alta velocidad.
Compendio
En un primer aspecto, se da a conocer un dispositivo de enclavamiento que comprende:
• una primera etapa, que tiene un circuito que recibe una entrada diferencial y genera una señal de datos sincronizada de acuerdo con una señal de reloj y con la entrada diferencial;
• una segunda etapa, conectada a la primera etapa, y que tiene un circuito que genera salidas diferenciales de acuerdo con la señal de reloj y con la señal de datos sincronizada, teniendo, además, la segunda etapa, un circuito de reinicio, que reinicia un almacenamiento del enclavamiento de la segunda etapa a un valor alto, de acuerdo con la señal de reloj,
caracterizado por que
• en donde el circuito de la primera etapa genera la señal de datos sincronizada en un valor alto cuando la señal de reloj está en un valor bajo, y en donde el circuito de la primera etapa genera la señal de datos sincronizada de acuerdo con la entrada diferencial cuando la señal de reloj está en un valor alto.
En un primer modo de implementación del primer aspecto, el circuito de reinicio reinicia el almacenamiento del enclavamiento a un valor alto cuando la señal de reloj está en un valor bajo.
En un segundo modo de implementación del primer aspecto, la segunda etapa tiene, además, una habilitación del enclavamiento, dispuesta entre el almacenamiento del enclavamiento y una tierra, teniendo la habilitación del enclavamiento un circuito que conecta el almacenamiento del enclavamiento a tierra de acuerdo con la señal de reloj. En un tercer modo de implementación del primer aspecto, la circuitería de la habilitación del enclavamiento comprende al menos un primer transistor, que tiene un primer tipo de conductividad; y
en el que el circuito de reinicio comprende al menos un segundo transistor, que tiene un segundo tipo de conductividad que es diferente del primer tipo de conductividad.
En un cuarto modo de implementación del primer aspecto, el almacenamiento del enclavamiento comprende al menos dos inversores que están acoplados en cruz, comprendiendo cada uno de los al menos dos inversores, al menos, dos terceros transistores en serie y un puerto de salida que es un nodo entre los al menos dos terceros transistores de uno respectivo de los al menos dos inversores.
En un quinto modo de implementación del primer aspecto, el circuito de reinicio comprende, al menos, dos segundos transistores que están conectados entre una fuente de tensión y el puerto de salida de uno respectivo de los al menos dos inversores.
En un sexto modo de implementación del primer aspecto, la segunda etapa tiene, además, un control de entrada sincronizado, conectado entre los puertos de salida y la habilitación del enclavamiento, teniendo el control de entrada sincronizado un circuito que acepta la señal de datos sincronizados y establece los valores almacenados en el almacenamiento del enclavamiento, de acuerdo con la señal de datos sincronizados.
En un segundo aspecto se da a conocer un método para accionar un dispositivo de enclavamiento,
donde el dispositivo de enclavamiento comprende:
o primera etapa con una primera circuitería,
o una segunda etapa conectada a la primera etapa, teniendo la segunda etapa un segundo circuito, un circuito de reinicio y un almacenamiento del enclavamiento,
en donde el método comprende:
• recibir, mediante la primera circuitería, una entrada diferencial, y generar, mediante la primera circuitería, una señal de datos sincronizada, de acuerdo con una señal de reloj y con la entrada diferencial;
• generar, mediante la segunda circuitería, salidas diferenciales de acuerdo con la señal de reloj y con la señal de datos sincronizada,
• reiniciar, mediante el circuito de reinicio, el almacenamiento del enclavamiento de la segunda etapa a un valor alto, de acuerdo con la señal del reloj,
caracterizado por
• generar, mediante la primera circuitería, la señal de datos sincronizada en un valor alto cuando la señal de reloj está en un valor bajo, y generar, mediante la primera circuitería, la señal de datos sincronizada de acuerdo con la entrada diferencial cuando la señal de reloj está en un valor alto.
Breve descripción de los dibujos
Para una comprensión más completa de la presente invención y de las ventajas de la misma, a continuación, se hace referencia a las siguientes descripciones, tomadas junto con los dibujos adjuntos, en los que:
la figura 1 es un diagrama lógico que ilustra un enclavamiento de dos etapas, de acuerdo con algunas realizaciones;
la figura 2 es un diagrama de circuito que ilustra un enclavamiento de dos etapas. de acuerdo con algunas realizaciones; y
la figura 3 es un gráfico que ilustra las señales de salida y el uso actual del enclavamiento de dos etapas, de acuerdo con las diversas realizaciones.
Descripción detallada de realizaciones ilustrativas
La fabricación y el uso de las realizaciones actualmente preferentes se analizan en detalle a continuación. Se debe apreciar, sin embargo, que la presente invención da a conocer muchos conceptos inventivos aplicables que pueden ser incorporados en una amplia variedad de contextos específicos. Las realizaciones específicas explicadas son meramente ilustrativas de modos específicos de realizar y utilizar la invención, y no limitan el alcance de la invención. Adicionalmente, los métodos y aparatos descritos pueden ser aplicados a un enclavamiento de comparador de dos etapas, pero no están limitados específicamente al mismo.
Los dispositivos informáticos modernos se basan en enclavamientos de comparador para almacenar datos en diversas formas y para convertir señales analógicas en señales digitales. El elevado número de enclavamientos necesarios para la creciente cantidad de almacenamiento de datos en los dispositivos informáticos modernos da como resultado un almacenamiento de datos que contribuye significativamente al consumo de potencia y a los cuellos de botella de la velocidad de procesamiento. Los enclavamientos existentes, tal como el enclavamiento de StrongArm, proporcionan conmutación con un consumo de potencia relativamente bajo, pero son lentos en comparación con otros enclavamientos. Esto se debe, en parte, a la cantidad de transistores necesarios en la ruta de la señal en el enclavamiento de StrongArm y a las capacitancias asociadas introducidas por las puertas de los transistores. Adicionalmente, el enclavamiento de StrongArm tiene un retroceso significativo, donde las operaciones de conmutación dentro del enclavamiento alimentan a las capacitancias de regreso a la entrada, lo que hace que el enclavamiento introduzca ruido en la señal de entrada.
El enclavamiento de doble cola propuesto por Schinkel es un enclavamiento de dos etapas con entrada separada y etapas de almacenamiento acopladas en cruz, lo que hace que el enclavamiento de doble cola de Schinkel sea más rápido que el enclavamiento de StrongArm. Sin embargo, el enclavamiento de doble cola de Schinkel requiere una corriente relativamente alta, lo que resulta en un elevado consumo de potencia, especialmente en comparación con el enclavamiento de StrongArm.
La figura 1 es un diagrama lógico que ilustra un enclavamiento de dos etapas de acuerdo con algunas realizaciones. Las realizaciones del enclavamiento descritas en el presente documento incluyen un enclavamiento de dos etapas que tiene una etapa diferencial 102 que proporciona señales de datos sincronizadas 112 a una etapa de regeneración 104. La etapa diferencial 102 tiene un controlador diferencial 110 que recibe entradas diferenciales 108 en los puertos de entrada diferenciales, y una señal de reloj 106 en los puertos de entrada de reloj, para generar las señales de datos sincronizadas 112 en los puertos de salida de señales de datos sincronizadas.
La etapa de regeneración 104 tiene un almacenamiento del enclavamiento 118 para enclavar y almacenar las señales de datos sincronizadas 112 pasadas desde la etapa diferencial 102. De este modo, la etapa diferencial 102 convierte una entrada analógica, que indica la diferencia en las entradas diferenciales 108, o una entrada digital, en las señales de datos sincronizadas 112, y envía las señales de datos sincronizadas a la etapa de regeneración 104. La etapa de regeneración 104 almacena los valores de las señales de 112 datos sincronizadas y proporciona los valores almacenados como salidas diferenciales 122 en los puertos de salida.
Un circuito de reinicio 114 es controlado por la señal de reloj 106 en un puerto de entrada de reloj, y reinicia el almacenamiento del enclavamiento 118 a una señal a valor alto entre períodos cuando el almacenamiento del enclavamiento 118 almacena las señales de datos sincronizadas 112. Adicionalmente, una habilitación del enclavamiento 120 que también es controlada por la señal de reloj 106 en otro puerto de entrada de reloj está dispuesta entre el almacenamiento del enclavamiento 118 y un puerto de tierra, para habilitar el almacenamiento del enclavamiento 118. Un control de entrada sincronizado 116 está conectado a los puertos de salida de señal de datos sincronizada, y recibe las señales de datos sincronizadas 112 en los puertos de entrada de señales de datos sincronizadas. El control de entrada sincronizado 116 proporciona señales al almacenamiento del enclavamiento 118
para establecer el valor de los datos del almacenamiento del enclavamiento 118. Después de que el almacenamiento del enclavamiento 118 recibe las señales de control de entrada sincronizado 116, el almacenamiento del enclavamiento 118 proporciona salidas diferenciales 122 en los puertos de salida. Se ha determinado que el circuito de reinicio 114 que mantiene o fija el almacenamiento del enclavamiento 118 en un valor alto para el reinicio, combinado con la habilitación del enclavamiento 120 que proporciona conectividad a tierra durante el funcionamiento, da como resultado una potencia de funcionamiento más baja. Adicionalmente, la disposición de dos etapas proporciona mayor velocidad y un ahorro de potencia adicional debido a la reducción de la carga del reloj.
El circuito de reinicio 114 permite el uso de una única señal de reloj 106 para todas las entradas controladas por reloj, evitando la necesidad de proporcionar una señal de reloj invertida. De este modo, el almacenamiento del enclavamiento 118 enclava los valores de acuerdo con la señal de datos sincronizada 112 en respuesta a una primera parte del ciclo de la señal de reloj 106, y el circuito de reinicio 114 reinicia el almacenamiento del enclavamiento 118 a un valor alto en una segunda parte del ciclo de la señal de reloj 106.
En lugar de utilizar la señal de reloj invertida para reiniciar una etapa de regeneración de un enclavamiento de dos etapas, en donde la señal de reloj normal está en un valor bajo y la señal de reloj invertida está en un valor alto, utilizando la misma señal de reloj normal para el controlador diferencial 110, la habilitación del enclavamiento 120 y el circuito de reinicio 114 permiten que la etapa de regeneración 104 se reinicie mucho más rápidamente, ya que el circuito de reinicio 114 no necesita esperar a que la señal de reloj invertida suba. Además, la disposición de dos etapas de las realizaciones descritas proporciona una menor carga de señal de entrada, ya que la ganancia del enclavamiento se divide entre la etapa diferencial 102 y la etapa de regeneración 104. Esto da como resultado un dispositivo, cuando se utiliza, por ejemplo, con un sumador en ecualización de retroalimentación de decisión (DFE - Decision Feedback Equalization, en inglés), que ha mejorado el ancho de banda en el sumador y ha reducido el tiempo de asentamiento a la salida del sumador.
Además, se ha determinado que las realizaciones del dispositivo de enclavamiento de dos etapas descritas funcionan con una tensión de suministro más baja en comparación con el enclavamiento de StrongArm. Por ejemplo, el enclavamiento de StrongArm tiende a no funcionar a 0.83 v en las esquinas de proceso lento-lento (SS - Slow Slow, en inglés) con movilidad de portadora más baja de lo normal en los dispositivos NFET y PFET, mientras que el enclavamiento de dos etapas funciona con menor potencia en dichos parámetros del dispositivo. En concreto, el funcionamiento del dispositivo de enclavamiento de dos etapas a tensiones de suministro más bajas es evidente en las tensiones bajas utilizadas, por ejemplo, en procesos de 28 nm y más pequeños, y a altas velocidades de datos de 30 Gb/s y superiores.
La figura 2 es un diagrama de circuito que ilustra un enclavamiento 200 de dos etapas de acuerdo con algunas realizaciones. En algunas realizaciones, la etapa diferencial 102 tiene un controlador diferencial que acepta entradas diferenciales 108. Cada una de las entradas diferenciales 108 controla las puertas de los respectivos transistores M1 208 y M2212. Una señal de reloj 106 controla los transistores M7206 y M8210, que están cada uno en serie con los transistores M1 208 y M2 212, y entre los transistores M1 208 y m 2 212 y una fuente de tensión 202. La etapa diferencial 102 está habilitada por el transistor M5205. En concreto, los transistores M7206 y M8210 son de un tipo de conductividad diferente a los transistores M1 208, M2212 y M5205.
En una realización, los transistores M7206 y M8210 son transistores PMOS que tienen una conductividad de tipo p, y los transistores M1 208, M2212 y M5205 son transistores NMOS que tienen una conductividad de tipo n. En dicha realización, cuando la señal de reloj 106 está en un valor alto, los transistores M7206 y M8210 están desactivados o no son conductores, y el transistor M5 205 está activado o es conductor. Por lo tanto, cuando la señal 106 de reloj está en un valor alto, la señal de datos sincronizada 112 asociada con la señal de entrada 108 más alta se descarga a tierra más rápido que la señal de datos sincronizada 112 asociada con la señal de entrada 108 de valor más bajo. La etapa 102 amplifica la entrada diferencial 108. Esto se debe a que el transistor M1208 asociado o M2212 asociado con la señal de entrada 108 de valor alto cuando el transistor M5205 está activado tiene una transconductancia más alta, que descarga las salidas 112 más rápido que la señal de entrada 108 con tensión de entrada más bajo. Los transistores M1 208, M2212 y M5208 pueden ser considerados como un par pseudo-diferencial, ya que el transistor M5 208 está sincronizado en lugar de una fuente de corriente. Las señales de datos sincronizadas 112 se descargan a diferentes velocidades dependiendo de la tensión diferencial en las señales de entrada 108, y porque no hay resistencias para la carga. Esta tensión diferencial es pasada a continuación como las señales de datos sincronizadas 112 a la etapa de regeneración 104, que amplifica y enclava las señales de datos sincronizadas para crear las salidas 122 como una tensión de CMOS de carril a carril que es independiente de cualquier cambio adicional en las tensiones de la señal de entrada 108. Las señales de datos sincronizadas 112 eventualmente se descargarán a 0 v, pero tendrán velocidades de descarga diferentes, y la etapa de regeneración 104 amplifica y enclava la tensión diferencial antes de que se descarguen las señales de datos sincronizadas 112. La etapa de regeneración 104 amplifica la tensión diferencial de las señales de datos sincronizadas 112 y enclava la tensión de carril a carril en un solo ciclo de reloj, y se activa cuando el reloj sube.
Cuando la señal de reloj está en un valor bajo, los transistores M7 206 y M8 210 están activados, o conduciendo, elevando las señales de datos sincronizadas 112, independientemente de los valores de la señal de entrada 108. Esto se conoce comúnmente como el estado de reinicio, ya que las señales de datos sincronizadas 112 son reiniciadas a un valor alto antes del siguiente ciclo de comparación. El transistor M5205 está desactivado, o no es conductor cuando
la señal de reloj 106 está en un valor bajo, evitando una condición indefinida o de corto a través de cualquiera de los transistores M1 208 o M2 212 que esté activado o conduciendo, debido a la señal de entrada 108 de valor alto asociada.
En algunas realizaciones, la etapa de regeneración 104 utiliza un circuito de enclavamiento biestable como el almacenamiento del enclavamiento 118, que puede ser un par de inversores 214 y 216 acoplados en cruz conectados entre la fuente de tensión y la habilitación del enclavamiento 120. En algunas realizaciones, la habilitación del enclavamiento 120 es un transistor NMOS M6222 dispuesto entre el almacenamiento del enclavamiento 118 y tierra 204. El transistor de habilitación de enclavamiento M6 222 es controlado por la señal de reloj 106 para que esté activado, o sea conductor, cuando la señal de reloj 106 está en un valor alto, permitiendo el almacenamiento del enclavamiento 118 proporcionando una ruta conductora a tierra 204 para el almacenamiento del enclavamiento 118.
La etapa de regeneración 104 también ha reiniciado un circuito de reinicio 114 que, en algunas realizaciones, comprende los transistores PMOS M9220 y M10220 que están conectados entre la fuente de tensión 202 y los nodos de salida de los respectivos inversores 214 y 216 del almacenamiento del enclavamiento. 118. El circuito de reinicio 114 recibe la señal de reloj 106 y reinicia los nodos de salida a un valor alto conectando los nodos de salida a la fuente de tensión 202 cuando la señal de reloj 106 está en un valor bajo. En algunas realizaciones, el circuito de reinicio 114 comprende los transistores PMOS M9 y M10220, que están activados o en conducción cuando la señal 106 de reloj está en un valor bajo. Por lo tanto, cuando la señal de reloj 106 está en un valor bajo, los nodos de salida se conectan directamente a la fuente de tensión 202 y pasan a un valor alto, y ambos inversores 214 y 216 son reiniciados a valor alto. Esto ocurre cuando las puertas de los transistores de ambos inversores 214 y 216 son puestas a un valor alto, reiniciando los inversores 214 y 216 desactivando el transistor PMOS entre el nodo de salida y la fuente de tensión 202 y activando el transistor NMOS entre el nodo de salida del inversor y la habilitación del enclavamiento 120. Puesto que el transistor M6222 de habilitación del enclavamiento 120 está desactivado, los inversores 214 y 216 permanecen en un valor alto.
En una realización, el transistor M6222 de habilitación del enclavamiento 120 tiene un tipo de conductividad que es opuesta a los transistores M9 y M10 220 del circuito de reinicio 114, de modo que el transistor M6 222 esté en un estado de activado o desactivado opuesto a los transistores M9 y M10220 a un nivel concreto de la señal de reloj 106. Dicha disposición hace que la habilitación del enclavamiento 120 evite que el circuito de reinicio 114 cortocircuite la fuente de tensión 202 a tierra 204, ya que los transistores M9 y M10220 y los transistores de los inversores 214 y 216 entre el nodo de salida y la habilitación del enclavamiento están ambos activados, o conduciendo, durante la fase de reinicio cuando la señal de reloj 106 está en un valor bajo. Además, dicha disposición proporciona el reinicio del almacenamiento del enclavamiento 118 durante la señal de reloj a un valor bajo y utilizando la misma señal de reloj 106 para la habilitación del enclavamiento 120 y el circuito de reinicio 114. De este modo, se puede evitar una señal de reloj separada e invertida.
La etapa de regeneración 104 recibe las señales de datos sincronizadas 112 de la etapa diferencial 102 en el control de entrada sincronizado 116. En algunas realizaciones, el control de entrada sincronizado 116 comprende los transistores M3 y M4218 conectados entre la habilitación del enclavamiento 120 y el nodo de salida de los inversores 214 y 216 del almacenamiento del enclavamiento 118. Cuando la señal de reloj 106 está en valor alto, los transistores M3 y M4218 amplifican la tensión diferencial de las señales de datos sincronizadas 112. Cuando la señal de reloj 106 está en un valor alto, el circuito de reinicio 114 está desactivado, lo que permite a las señales de datos sincronizadas 112 controlar los nodos de salida del inversor y las salidas 122 resultantes. Cuando la señal de reloj 106 está en valor bajo, el circuito de reinicio 114 controla los nodos de salida del inversor para conectar los nodos de salida a la fuente de tensión 202 y reiniciar los inversores a un valor alto.
Cuando la señal de reloj 106 cambia de un valor bajo a un valor alto, el circuito de reinicio 114 se desactiva y la habilitación del enclavamiento 120 se activa. La tensión diferencial de la señal de datos sincronizada 112 es amplificado por M3218 y M4218 y la salida de los transistores M1 y M4218 transfieres transferida al almacenamiento del enclavamiento 118 y es enclavada. Puesto que ambas señales de datos sincronizadas 112 estaban en un valor alto cuando la señal de reloj 106 estaba en un valor bajo, los transistores NMOS de los inversores 214 y 216 estaban desactivados. Una señal de reloj 106 en valor alto activa la habilitación del enclavamiento 120, permitiendo que el nodo de salida asociado con la señal de datos sincronizada 112 distinta de cero se descargue a tierra más rápido que el nodo de salida asociado con la señal de datos sincronizada 112 en un valor bajo. Los nodos de salida, que están conectados a las puertas 214 y 216 del inversor opuesto, enclavan los valores en los nodos de salida hasta que la señal de reloj 106 se sitúa de nuevo en un valor bajo, reiniciando tanto los nodos de salida como los inversores, a un valor alto.
Por lo tanto, la etapa de regeneración 104 es reiniciada utilizando la misma fase de reloj que la etapa diferencial 102, entrando la etapa diferencial 102 y la etapa de regeneración 104 en modo de regeneración en el borde ascendente de la señal de entrada 108.
El ciclo de reinicio a un valor alto y el reinicio de reloj único de las realizaciones dadas a conocer proporciona un uso de potencia mejorado sobre el enclavamiento de doble cola de estilo Schinkel. Esto se debe a que los transistores de reinicio o PMOS M9 y M10 220 en la ruta de elevación del circuito de reinicio 114 pueden tener un tamaño mucho menor que en el enclavamiento de doble cola de estilo Schinkel, lo que impide a los transistores PMOS M9 y M10220
luchar contra los transistores NMOS M1 208 y M2 212 de la etapa diferencial 102, y que provoca un gran pico de corriente.
Cabe señalar que, si bien el enclavamiento 200 de dos etapas se muestra en el presente documento como dispuesto entre una fuente de tensión 202 y una tierra 204, las realizaciones no están limitadas a dicha disposición, ya que la fuente de tensión 202 y la tierra 204 pueden ser establecidas en cualquier tensión absoluta en la que la tensión de la fuente de tensión 202 sea positiva con respecto a la tensión de la tierra 204, o mayor que la misma. Por ejemplo, la fuente de tensión 202 puede ser una tensión positiva, tal como 10 voltios, y la tierra puede ser cualquier tensión que sea menor que la fuente de tensión 202, tal como 5 voltios. Por lo tanto, el diferencial de tensión en dicho ejemplo es de 5 voltios, y la tierra simplemente se refiere al potencial más bajo. De manera similar, la fuente de tensión y la tierra pueden ser ambas tensiones negativas cuando son comparadas con una tensión de referencia, siendo la tierra 204 más negativa que la fuente de tensión 202.
La figura 3 es un gráfico que ilustra las señales de salida y el uso actual del enclavamiento de dos etapas, de acuerdo con las diversas realizaciones. La figura 3 ilustra simulaciones de un gráfico de entrada 302 que muestra una señal de reloj 308, un gráfico de salida 304 y un gráfico de corriente 306. El gráfico de entrada 302, el gráfico de salida 304 y el gráfico de corriente 306 están alineados en el tiempo para ilustrar las respuestas de salida y de corriente con respecto a la señal de reloj 308. La señal de reloj 308 ilustra un pulso de reloj en un valor alto, cambiando la señal de reloj 308 de un valor lógico bajo a un valor lógico alto, y a continuación, de nuevo a un valor lógico bajo.
El gráfico de salida 304 ilustra la señal de salida de dos etapas 310, que es una salida simulada del circuito de enclavamiento de dos etapas que se muestra en la figura 2, en comparación con una señal de salida de Schinkel 312 de un enclavamiento de doble cola de estilo Schinkel y una señal de salida de StrongArm 314 de un enclavamiento de StrongArm. Cuando la señal de reloj 308 pasa a un valor alto, se produce una comparación, y cuando la señal de reloj 308 pasa a un valor bajo, se produce un reinicio. En concreto, la señal de salida de dos etapas 310 aumenta y se estabiliza antes de la señal de salida de Schinkel 312 y la señal de salida de StrongArm 314. Más específicamente, el enclavamiento de doble cola de estilo Schinkel es más lento que el enclavamiento de dos etapas en aproximadamente 27.5 ps, y el enclavamiento de StrongArm es más lento que el enclavamiento de dos etapas en aproximadamente 32.9 ps. Generalmente, el retardo del reinicio no es crítico, siempre que la señal de salida se asiente antes del siguiente flanco ascendente de la señal de reloj 308.
La constante de tiempo de la doble cola de estilo Schinkel y el enclavamiento de dos etapas de la figura 2 son comparables a aproximadamente 4 ps, puesto que el tamaño de las etapas de regeneración es aproximadamente el mismo. Por el contrario, la constante de tiempo de StrongArm es de aproximadamente 6.8 ps. La constante de tiempo es un parámetro importante para los convertidores de datos, mientras que el retardo de reloj a q es crítico en los diseños de DFE, ya que afecta directamente el margen de tiempo.
El gráfico de corriente 306 ilustra el consumo de corriente del enclavamiento de dos etapas en comparación con el enclavamiento de doble cola de estilo Schinkel y el enclavamiento de StrongArm. La señal de corriente de dos etapas 316 tiene un pico de corriente de arranque inicial que es más bajo que la señal de corriente de Schinkel 318, y que es aproximadamente igual a la señal de corriente de StrongArm 320. Además, la señal de corriente de dos etapas 316 tiene un pico de corriente en el reinicio que es aproximadamente el mismo que la señal de corriente de StrongArm 320, y solo un poco más alto que la señal de corriente de Schinkel 318. En general, el enclavamiento de dos etapas tiene un consumo de potencia que es menor que el enclavamiento de doble cola de estilo Schinkel y aproximadamente el mismo que el enclavamiento StrongArm. Sin embargo, el enclavamiento de dos etapas es significativamente más rápido que el enclavamiento de StrongArm para la misma potencia. Comparando el rendimiento general de los enclavamientos, el enclavamiento de dos etapas tiene una corriente de retardo* de 21.08, el enclavamiento de doble cola de estilo Schinkel tiene una corriente de retardo* de 30.58 y el enclavamiento StrongArm tiene una corriente de retardo* de 25.85. El enclavamiento de dos etapas también tiene un contragolpe, a 2.2 mv, que es aproximadamente el mismo que el contragolpe del enclavamiento de doble cola de estilo Schinkel a 2.02 mv, y significativamente más bajo que el contragolpe del enclavamiento de StrongArm a 13.45 mv.
Claims (8)
1. Un dispositivo de enclavamiento que comprende:
• una primera etapa (102), que tiene una circuitería que recibe una entrada diferencial (108) y genera señales de datos sincronizadas (112) de acuerdo con una señal de reloj (106) y con la entrada diferencial (108);
• una segunda etapa (104), conectada a la primera etapa (102), y que tiene una circuitería que genera salidas diferenciales (122) de acuerdo con la señal de reloj (106) y con las señales de datos sincronizadas (112), teniendo, además, la segunda etapa (104) un circuito de reinicio (114), que reinicia un almacenamiento del enclavamiento (118) de la segunda etapa (104) a un valor alto, de acuerdo con la señal de reloj (106),
caracterizado por que
• la circuitería de la primera etapa (102) genera las señales de datos sincronizadas (112) a un valor alto cuando la señal de reloj (106) está en un valor bajo, y la circuitería de la primera etapa (102) genera las señales de datos sincronizadas (112) de acuerdo con la entrada diferencial (108) cuando la señal de reloj (106) está en un valor alto.
2. El dispositivo de enclavamiento de la reivindicación 1, en el que el circuito de reinicio reinicia el almacenamiento del enclavamiento al valor alto cuando la señal de reloj está en un valor bajo.
3. El dispositivo de enclavamiento de la reivindicación 2, teniendo, además, la segunda etapa, una habilitación del enclavamiento dispuesta entre el almacenamiento del enclavamiento y una tierra, teniendo la habilitación del enclavamiento una circuitería que conecta el almacenamiento del enclavamiento a tierra de acuerdo con la señal de reloj.
4. El dispositivo de enclavamiento de la reivindicación 3, en el que la circuitería de habilitación del enclavamiento comprende al menos un primer transistor que tiene un primer tipo de conductividad; y
en el que el circuito de reinicio comprende al menos un segundo transistor que tiene un segundo tipo de conductividad que es diferente del primer tipo de conductividad.
5. El dispositivo de enclavamiento de la reivindicación 4, en el que el almacenamiento del enclavamiento comprende al menos dos inversores que están acoplados en cruz, comprendiendo cada uno de los al menos dos inversores al menos dos terceros transistores en serie y un puerto de salida que es un nodo entre los al menos dos terceros transistores de uno respectivo de los al menos dos inversores.
6. El dispositivo de enclavamiento de la reivindicación 5, en el que el circuito de reinicio comprende al menos dos segundos transistores que están conectados entre una fuente de tensión y el puerto de salida de uno respectivo de los al menos dos inversores.
7. El dispositivo de enclavamiento de la reivindicación 6, en el que la segunda etapa tiene, además, un control de entrada sincronizado conectado entre los puertos de salida y la habilitación del enclavamiento, teniendo el control de entrada sincronizado una circuitería que acepta la señal de datos sincronizada y establece valores almacenados en el almacenamiento del enclavamiento de acuerdo con la señal de datos sincronizada.
8. Un método para hacer funcionar un dispositivo de enclavamiento,
en donde el dispositivo de enclavamiento comprende:
o una primera etapa (102) que tiene una primera circuitería,
o una segunda etapa (104), conectada a la primera etapa (102), teniendo la segunda etapa (104) una segunda circuitería, un circuito de reinicio (114) y un almacenamiento del enclavamiento (118),
en donde el método comprende:
• recibir, mediante la primera circuitería, una entrada diferencial (108) y generar, mediante la primera circuitería, señales de datos sincronizadas (112) de acuerdo con una señal de reloj (106) y con la entrada diferencial (108);
• generar, mediante la segunda circuitería, salidas diferenciales (122) de acuerdo con la señal de reloj (106) y con las señales de datos sincronizadas (112), •
• reiniciar, mediante el circuito de reinicio (114), el almacenamiento del enclavamiento (118) de la segunda etapa a un valor alto, de acuerdo con la señal de reloj (106),
caracterizado por
• generar, mediante la primera circuitería, las señales de datos sincronizadas (112) en un valor alto cuando la señal de reloj (106) está en un valor bajo, y generar, mediante la primera circuitería, las señales de datos sincronizadas (112) de acuerdo con el diferencial entrada (112), cuando la señal de reloj (106) tiene un valor alto.
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