ES2262014T3 - Tecnicas para reducir los efectos de las uniones entre elementos de almacenaje de filas adyacentes de celulas de memoria. - Google Patents
Tecnicas para reducir los efectos de las uniones entre elementos de almacenaje de filas adyacentes de celulas de memoria.Info
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Abstract
Un método para operar una matriz de células de memoria no volátil que almacena datos como diferentes niveles de carga en elementos de almacenamiento de carga, en donde entre los grupos adyacentes de los elementos de almacenamiento de carga existe acoplamiento de campo: programar datos en un primer grupo (35) de los elementos de almacenamiento de la carga con un primer juego de niveles de almacenamiento (VL) junto con una indicación TB=L de que se ha usado el primer juego de niveles de almacenamiento, a continuación programar datos en un segundo grupo (39) de los elementos de almacenamiento de carga con el primer juego de niveles de almacenamiento junto con una indicación de que se ha usado el primer juego de niveles de almacenamiento, y a continuación aumentar los niveles de carga del primero (35) de los grupos de elementos de almacenamiento de carga desde el primer juego de niveles de almacenamiento hasta un segundo juego de niveles de almacenamiento y almacenar una indicación (TB=H) de que se ha usado el segundo juego de niveles de almacenamiento.
Description
Técnicas para reducir los efectos de las uniones
entre elementos de almacenaje de filas adyacentes de células de
memoria.
La presente invención se refiere generalmente al
ámbito de las memorias de datos, y más específicamente, a memorias
del tipo que almacenan datos como niveles de carga electrónica, lo
cual incluye sin limitarse a memorias flash eléctricamente
programables y borrables de solo lectura (flash EEPROM) que
utilizan puertas flotantes conductivas o material dieléctrico como
elementos de almacenamiento de la carga.
Es común en los productos comerciales actuales
que cada elemento de almacenamiento de una matriz flash EEPROM
almacene un solo bit de datos funcionando en un modo binario, en
donde están definidos como niveles de almacenamiento dos intervalos
de niveles umbral de los transistores del elemento de
almacenamiento. Los niveles umbral de los transistores corresponden
a intervalos de niveles de carga almacenados en sus elementos de
almacenamiento. Además de comprimir el tamaño de las matrices de
memoria, la tendencia es aumentar más la densidad del almacenamiento
de datos de dichas matrices de memoria almacenando más de un bit de
datos en cada transistor como elemento de almacenamiento. Esto se
consigue definiendo más de dos niveles umbral como estados de
almacenamiento para cada transistor de almacenamiento, ahora se
incluyen cuatro de dichos estados (2 bits de datos por elemento de
almacenamiento) en los productos comerciales. Se contemplan más
estados de almacenamiento, tales como 16 estados (4 bits de datos)
por elemento de almacenamiento. Cada transistor de memoria del
elemento de almacenamiento posee un intervalo total determinado
(ventada) de voltajes umbral en los que puede accionarse y dicho
intervalo está dividido entre el número de estados definidos para él
y de márgenes entre los estados lo cual permite su clara
diferenciación.
A medida que aumenta el número de estados
almacenados en cada célula de memoria, disminuye la tolerancia de
cualquier cambio en el nivel de carga programado de los elementos
de almacenamiento. Puesto que los intervalos de carga designados
para cada estado de almacenamiento deben ser necesariamente más
estrechos y deben colocarse más cerca entre sí a medida que aumenta
el número de estados almacenados en cada elemento de almacenamiento
de la célula de memoria, la programación debe realizarse con un
mayor grado de precisión y se reduce el alcance de cualquier cambio
de postprogramación en los niveles de carga almacenada que pueda
tolerarse, ya se trate de cambios reales o aparentes. Pueden
crearse alteraciones reales en la carga almacenada en una célula al
programar y leer dicha célula, y durante la lectura, programación y
borrado de otras células que tengan el mismo grado de acoplamiento
eléctrico con dicha célula, tales como las presentes en la misma
columna o hilera, y las que comparten una línea o nodo.
Se producen cambios aparentes en los niveles de
carga almacenados debido al acoplamiento de campo entre los
elementos de almacenamiento. El grado de este acoplamiento aumenta
necesariamente a medida que disminuyen los espacios entre los
elementos de almacenamiento de la célula de memoria, lo cual ocurre
como resultado de mejoras en las técnicas de fabricación de
circuitos integrados. El problema ocurre de forma más pronunciada
entre dos grupos de células adyacentes que han sido programadas en
momentos diferentes. Un grupo de células se programa para añadir un
nivel de carga a sus elementos de almacenamiento que corresponden a
un juego de datos. Tras programar el segundo grupo de células con
un segundo juego de datos, a menudo parece que los niveles de carga
realizan la lectura desde los elementos de almacenamiento del
primer grupo de células a menudo son diferentes de los programados
debido al efecto de la carga del segundo grupo de elementos de
almacenamiento que están siendo acoplados capacitativamente con el
primero. Esto se conoce como el efecto de Yupin y se describe en la
patente estadounidense núm. 5.867.429. Esta patente describe el
aislamiento físico de los dos grupos de elementos de almacenamiento
entre sí, o bien la consideración del efecto de la carga en el
segundo grupo de elementos de almacenamiento al leer los del primer
grupo.
La invención se dirige hacia un método para
accionar una matriz de células de memoria no volátil que almacenan
datos como diferentes niveles de carga en elementos de
almacenamiento de carga de las mismas, en donde grupos adyacentes
de los elementos de almacenamiento de carga presentan acoplamiento
de campo entre sí. El método comprende programar datos en un primer
grupo de los elementos de almacenamiento de carga con un primer
juego de niveles de carga junto con una indicación de que se ha
usado el primer juego de niveles de almacenamiento, a continuación
programar datos en un segundo grupo de elementos de almacenamiento
de carga con el primer juego de niveles de almacenamiento junto
con una indicación de que se ha usado el primer juego de niveles de
almacenamiento, y a continuación aumentar los niveles de carga del
primero de los grupos de elementos de almacenamiento de carga desde
el primer juego de niveles de almacenamiento hasta un segundo juego
de niveles de almacenamiento y almacenar una indicación (TB = H) de
que se ha usado el segundo juego de niveles de almacenamiento.
La invención también proporciona un sistema de
memoria, que comprende una matriz de hileras y columnas de células
de memoria no volátil reprogramables que incluye elementos de
almacenamiento de carga que almacena individualmente niveles de
carga indicadores de los datos en ellas almacenados, en donde
existe un grado de acoplamiento de campo entre los elementos de
almacenamiento de carga de las células de memoria de hileras
adyacentes y programar circuitos que programan sucesivamente
células de memoria de hileras individuales de una unidad de hileras
haciendo que las células de memoria de una primera hilera se
programen y verifiquen como que poseen niveles intermedios de carga
de almacenamiento de datos junto con una indicación de que se han
utilizado los niveles intermedios, haciendo que a continuación las
células de memoria de una segunda hilera adyacente a la primera
hilera se programen y verifiquen como que poseen niveles de carga
de almacenamiento de datos intermedios junto a una indicación de
que se han usado los niveles intermedios, haciendo que a
continuación las células de memoria de la primera hilera se
programen y verifiquen como que poseen niveles finales de carga de
almacenamiento de datos junto con una indicación de que se han
usado los niveles finales, haciendo que a continuación las células
de memoria de la tercera hilera adyacente a la segunda hilera se
programen y verifiquen como que poseen niveles de carga de
almacenamiento de datos intermedios junto con la indicación de que
se han usado los niveles intermedios, haciendo que a continuación,
las células de memoria de la segunda hilera se programen y
verifiquen como que poseen niveles finales de carga de
almacenamiento de datos junto con una indicación de que se han
usado los niveles finales y que repite este proceso hilera por
hilera hasta que se han programado todas las hileras de la unidad en
los niveles de carga de almacenamiento de datos finales.
Según una solicitud de un aspecto de la presente
invención, para superar los efectos en cada una de las hileras
adyacentes de células de memoria programadas, hileras adyacentes se
programan en dos pasos. En un primer paso, se programa una primera
hilera de células de memoria con datos en un primer juego
intermedio de niveles umbral. Tras programar de forma similar una
segunda hilera de células de memoria adyacente, se incrementan los
niveles umbral de la primera hilera de células de memoria hasta un
segundo juego final de niveles umbral. Puesto que la programación
final de la primera hilera se produce bajo la influencia de la
programación inicial de la segunda hilera, los datos leídos desde
la primera hilera no está afectada adversamente por los niveles
programados inicialmente en la segunda hilera. Una vez programada
una tercera hilera adyacente a la segunda hilera en el primer juego
de niveles umbral, se incrementan los niveles umbral de la segunda
hilera hasta el juego final. El proceso se continúa para la
programación de cualquier hilera adicional de células de memoria
con acoplamiento de campo entre hileras adyacentes.
Según una solicitud de otro aspecto de la
presente invención, una identificación del juego de niveles en el
que un grupo, tal como una hilera, de células, programada se
almacena de forma que pueda leerse junto al grupo programado de
células. Un grupo de células de memoria se lee inicialmente con
voltajes de lectura aplicados escogidos para leer de forma óptima
las células programadas con el más común de los juegos de niveles.
Sin embargo, si la identificación leída inicialmente muestra que
las células fueron programadas con el otro juego de niveles, el
grupo células se vuelve a leer con voltajes de lectura aplicados que
corresponden al otro juego de niveles.
La presente invención puede implantarse en
diversos tipos de matrices de células flash EEPROM. Una matriz NOR
de un diseño posee sus células de memoria conectadas entre las
líneas de bits (columna) adyacentes y puertas de control conectadas
a las líneas de palabras (hileras). Las células individuales
contienen un transistor como elemento de almacenamiento, con o sin
un transistor exclusivo formado en serie con él, o dos transistores
como elemento de almacenamiento separados por un solo transistor
exclusivo. Ejemplos de dichas matrices y su uso en sistemas de
almacenamiento se proporcionan en las siguientes patentes
estadounidenses y solicitudes pendientes de tramitación de SanDisk
Corporation, patentes núm. 5.095.344, 5.172.338, 5.602.987,
5.663.901, 5.430.859, 5.657.332, 5.712.180, 5.890.192, 6.091.633,
6.103.573 y 6.151.248 y núm. de serie de solicitud 09/505,555,
presentada el 17 de febrero de 2000, núm. de serie 09/667,344,
presentada el 22 de septiembre de 2000, núm. de serie 09/925,102,
presentada el 8 de agosto de 2001, y núm. de serie 09/925,134,
presentada el 8 de agosto de 2001.
Una matriz NAND de un diseño posee un número de
células de memoria, tal como 8, 16 ó incluso 32, conectadas en una
secuencia en serie entre una línea de bits y un potencial de
referencia a través de transistores exclusivos en ambos extremos.
Las líneas de palabras están conectadas con puertas de control de
células en diferentes secuencias en serie. Ejemplos relevantes de
dichas matrices y su funcionamiento se describen en las siguientes
patentes estadounidenses y solicitudes de patente, incorporadas a
la presente memoria en su totalidad mediante esta referencia:
Patentes núm. 5.570.315, 5.774.397 y 6.046.935, y la solicitud con
núm. de serie 09/893,277, presentada el 27 de junio de 2001.
Concretamente, dos bits de datos de diferentes páginas lógicas de
datos entrantes se programan en uno de los cuatro estados de las
células individuales en dos pasos, primero programando una célula
en un estado según un bit de datos y a continuación, si los datos
lo requieren, reprogramar dicha célula en otro de dichos estados
según el segundo bit de datos entrantes.
Las patentes citadas anteriormente y las
solicitudes de patente describen sistemas flash EEPROM que usan
puertas flotantes conductivas como elementos de almacenamiento de
la célula de memoria. Alternativamente, los sistemas flash EEPROM
con células de memoria que emplean material dieléctrico de captura
de carga se operan sustancialmente del mismo modo. Ejemplos de esto
se incluyen en la solicitud de patente con núm. de serie 10/002,
696, presentada el 31 de octubre de 2001 por Harari et al.,
titulada "Multi-State
Non-volatile Integrated Circuit Memory Systems that
Employ Dielectric Storage Elements", el acoplamiento de campo
entre elementos de almacenamiento dieléctrico de células de memoria
adyacentes también puede afectar a la precisión de los datos
leídos desde dichos sistemas de memoria.
Aspectos, características y ventajas adicionales
de la presente invención pueden extraerse de la siguiente
descripción detallada de realizaciones ejemplares de la misma, cuya
descripción deberá leerse en relación con los dibujos que acompañan
a la presente memoria.
La Figura 1 ilustra esquemáticamente un ejemplo
de sistema de memoria y operación en el que puede implantarse la
presente invención;
La Figura 2 es un ejemplo, en vista en planta de
elementos de almacenamiento de células de memoria de la matriz de
células de memoria del sistema de la Figura 1;
La Figura 3 incluye curvas de distribuciones
programadas de nivel de la célula de memoria que ilustran el efecto
de acoplamiento de campo entre dos grupos adyacentes de células de
memoria programadas en secuencia;
Las Figuras 4A-4C son curvas que
ilustran principios de la presente invención y los resultados de su
aplicación según un ejemplo;
La Figura 5 ilustra un ejemplo de secuencia de
programación de hileras de un tipo determinado de matriz de
memoria;
La Figura 6 describe una serie de operaciones
para programar datos hilera por hilera en la secuencia de la
Figura 5;
La Figura 7 describe una serie de operaciones
para leer datos de hileras de una memoria que han sido programadas
según el método de la Figura 6, y
La Figura 8 ilustra un ejemplo detallado de la
estructura de datos de una página.
Con el objeto de explicar la presente invención
y ejemplificar sus implantaciones, en la Figura 1 se muestra un
diagrama general de la interrelación de los componentes principales
de un ejemplo de sistema de memoria en masa. Un componente
principal de este sistema es una memoria 11, tal como una matriz de
células de memoria formada sobre un sustrato semiconductor, en
donde uno o más bits de datos se almacenan en las células de
memoria individuales almacenando uno de los dos o más niveles de
carga en elementos de almacenamiento individuales de las células de
memoria. Una flash EEPROM no volátil es un tipo común
\hbox{de
memoria para este tipo de sistemas, y se utiliza en este
ejemplo.}
Un segundo componente principal del sistema de
memoria de la Figura 1 es un controlador 13. El controlador 13 se
comunica a través de un bus 15 a un ordenador principal u otro
sistema que utiliza el sistema de memoria para almacenar datos. El
controlador 13 también controla el funcionamiento de la matriz de
células de memoria 11 para escribir datos proporcionados por el
sistema central, leer datos solicitados por el sistema central y
realizar varias funciones de administración interna para el
funcionamiento de la memoria. El controlador 13 normalmente incluye
un microprocesador de uso general, con memoria de software no
volátil asociada, varios circuitos lógicos y otros similares.
Pueden incluirse una o más máquinas de estado y otros circuitos de
control como parte de la matriz para controlar el funcionamiento de
rutinas específicas, en cual caso, se reducen las funciones del
controlador del sistema.
La matriz de células de memoria 11 se dirige
mediante el controlador 13 a través de descodificadores de
dirección 17. Los descodificadores 17 aplican los voltajes
correctos a las líneas de puerta y de bits de la matriz 11 para
programar datos en, leer datos de, o borrar un grupo de células de
memoria dirigidas con el controlador 13. Circuitos adicionales 19
incluyen dispositivos de programación que controlan los voltajes
aplicados a elementos de la matriz que dependen de los datos que
están siendo programados en un grupo dirigido de células. Los
circuitos 19 también incluyen amplificadores de detección y otros
circuitos necesarios para leer datos de un grupo dirigido de
células de memoria. En las patentes y solicitudes de patente
identificadas en la sección de Antecedentes anterior se describen
varias formas específicas de los circuitos 17 y 19. Datos que vayan
a programarse en la matriz, o datos leídos recientemente de la
matriz, se almacenan normalmente en una memoria de buffer 21 del
controlador 13. El controlador 13 también contiene normalmente
varios registros para almacenar temporalmente datos de comandos y
estado, entre otros.
La matriz 11 está dividida en un gran número de
BLOQUES 0 - N de células de memoria. Como es común en los sistemas
flash EEPROM el bloque es la unidad de borrado. Es decir, cada
bloque contiene el número mínimo de células de memoria que se
borran conjuntamente. Cada bloque está dividido normalmente en un
número de páginas, como se ilustra en la Figura 1. Aunque una
página es una unidad de programación, las páginas individuales
pueden dividirse en segmentos. Un segmento puede contener el número
mínimo de células en las que se escribe a la vez como operación
básica de programación, almacenando tan solo un bit de datos.
Normalmente se almacenan una o más páginas de datos en una hilera
de células de memoria. Normalmente se almacena un sector de datos
en cada página, a pesar de que pueden incluirse múltiples sectores.
Tal y como se muestra en la Figura 1, un sector incluye datos del
usuario y datos de cabecera. Datos de cabecera incluyen normalmente
un ECC que ha sido calculado a partir de los datos de usuario del
sector. Una porción 23 del controlador 13 calcula el ECC cuando se
programan los datos en la matriz 11 y también lo comprueba cuando
se leen los datos desde la matriz 11. Alternativamente, los ECC y/o
otros datos de cabecera se almacenan en páginas diferentes, o
incluso en bloques diferentes, de los datos de usuarios a los que
pertenecen. Los datos de cabecera incluyen uno o más bits TB (bits
de rastreo) que designan el nivel de verificación del umbral con el
que se ha programado la página de datos. A continuación se
describen los usos del campo TB.
Un sector de datos de usuario es normalmente de
512 bytes, lo cual corresponde al tamaño de un sector en unidades
de discos magnéticos. Los datos de cabecera son normalmente
16-20 bytes adicionales. Comúnmente, se incluye un
sector de datos en cada página, aunque dos o más sectores pueden
formar una página. Un gran número de páginas forman un bloque,
desde 8 páginas, por ejemplo, hasta 32, 64 o más páginas. El número
de bloques se escoge para proporcionar una capacidad de
almacenamiento de datos deseada para el sistema de memoria. La
matriz 11 está dividida normalmente en unas cuantas submatrices (no
mostradas), cada una de las cuales contiene una proporción de los
bloques, que funcionan de forma un tanto independiente entre sí
para aumentar el grado de paralelismo en la ejecución de diversas
operaciones de memoria. Un ejemplo del uso de múltiples submatrices
se describe en la patente estadounidense núm. 5.890.192, la cual
se incorpora a la presente memoria a modo de referencia.
La Figura 2 muestra una disposición de los
elementos de almacenamiento (recuadros) en una matriz de células de
memoria para ilustrar el acoplamiento capacitativo (líneas
discontinuas) entre hileras de ellas. Considerando que un elemento
de almacenamiento 25 de una hilera 35, por ejemplo, presenta
acoplamiento de campo con los elementos de almacenamiento de las
hileras adyacentes 37 y 39. El elemento de almacenamiento 25 está
más íntimamente acoplado a los elementos de almacenamiento 27 y 31
debido a su proximidad, pero también posee un grado inferior de
acoplamiento con los elementos de almacenamiento 26, 28, 32 y 30 que
están más alejados. La cantidad de acoplamiento entre dos elementos
de almacenamiento depende de la distancia existente entre ellos, de
la constante dieléctrica del material aislante colocado entre
ellos, de si existen superficies conductivas entre ellos, entre
otros.
A pesar de que la Figura 2 ilustra solo
acoplamiento de campo entre hileras de elementos de almacenamiento,
dicho acoplamiento también se produce entre columnas de elementos
de almacenamiento. Esto no se tiene en cuenta en los ejemplos
descritos en la presente memoria, ya que, en estos ejemplos, los
datos se programan en células de memoria en unidades de hileras
individuales, se ha descubierto que el acoplamiento es la causa del
cambio aparente en los niveles programados. Por ejemplo, si se
programan datos como niveles de carga diferentes en los elementos
de almacenamiento de la hilera 35, un cambio posterior en los
niveles de carga en una o ambas de las hileras adyacentes 37 y 39
provocará un cambio en los niveles de carga aparente que son a
continuación leídos desde los elementos de almacenamiento de la
hilera 35. La cantidad de dicho cambio en el nivel de carga
aparente leído desde un elemento de almacenamiento determinado de
la hilera 35 depende del grado de acoplamiento con otros elementos
de almacenamiento cuya carga cambió posteriormente de nivel y de la
cantidad de dicha carga. Cuando el cambio posterior está provocado
por la programación de datos en la hilera adyacente, las cantidades
de los cambios que resultan son desconocidas a menos que se
controlen los patrones de datos programados en cada hilera y se
realicen cálculos de su efecto como parte de la operación de
lectura.
La Figura 3 muestra un ejemplo del efecto sobre
un primer grupo de células de memoria, tal como una hilera de
células de la programación posterior de un segundo grupo de células
de memoria, tal como una hilera adyacente de células. En este
ejemplo, se definen cuatro niveles de carga diferentes, para
almacenar dos bits de datos en cada elemento de almacenamiento.
Puesto que el nivel de carga almacenada en un elemento de carga
cambia el voltaje umbral (VT) de su transistor de célula de
memoria, el voltaje umbral se muestra en el eje horizontal de las
curvas de la Figura 3. Las líneas continuas muestran las
distribuciones del número de voltajes umbral de todas las células
en una página inmediatamente después de ser programadas, antes de
realizar ningún cambio en las páginas adyacentes. El eje vertical
es el número de células en cada nivel umbral, las curvas poseen
esencialmente una distribución gaussiana. Una curva 45 es la
distribución de las células en el estado borrado, que, en este
ejemplo, también se designa como un estado programado de los bits
11. Cuando se borra un bloque de células, las células se
restablecen en el estado 11.
Cada célula de una página que está siendo
programada en uno de los otros estados programados 47, 49, ó 51
posee electrones inyectados en su elemento de almacenamiento hasta
que el umbral alcanza el estado que corresponde respectivamente a
los datos 01, 00 ó 01 programados en la célula. Las técnicas de
programación adecuadas se describen en otras patentes identificadas
anteriormente en los Antecedentes. Concretamente, las células de
una página que está siendo programada se programan en paralelo. Las
programadas en el estado 10 se pulsan alternativamente con
voltajes de programación y a continuación se verifica mediante el
uso de un nivel umbral de verificación V10. Cuando se determina que
una célula ha sido programada en un nivel umbral superior a V10, la
programación se detiene en dicha célula pero continúa en otras
células que aún no han alcanzado su nivel de verificación. Si se
programa en 00, se usa un nivel de verificación V00 Si se programa
en 01, se usa un nivel de verificación V01. El par de bits de datos
concreto asignado a cada una de las distribuciones 45, 47, 49 y 51
puede ser diferente del mostrado en la Figura 3 e incluso puede dar
vueltas durante el funcionamiento del sistema de memoria para
igualar el desgaste de la matriz.
Es deseable mantener un margen suficiente entre
los estados 45, 47, 49 y 51 para que pueda leerse sin ambigüedades
el estado de cada célula. Cuando va a leerse una página de células
programada tal como se ha descrito anteriormente, sus estados se
comparan individualmente en relación con los niveles umbral de
referencia dentro de los márgenes de dichos estados. Estos se
muestran en el ejemplo de la Figura 3 como R10 (VT = 0), R00 y R01.
Por supuesto, para poder usar totalmente una ventana de umbral
disponible, puesto que se incluyen muchos estados diferentes, se
muestran cuatro estados. Otro ejemplo es dieciséis estados. Un gran
número de estados pueden ser resultado del ancho de las
distribuciones que va estrechándose con la programación con
incrementos de voltaje más pequeños en pulsos sucesivos aunque esto
requiere más tiempo para realizar la programación. Por lo tanto, es
deseable, solamente o junto con el estrechamiento de las
distribuciones de células programadas, tomar medidas para reducir
la necesidad de dichos grandes márgenes entre estados.
Preferentemente, los márgenes grandes se mantienen normalmente para
permitir que las distribuciones de células programadas cambien o se
expandan como resultado de ciclos operativos repetitivos que se
producen tras su programación, como la experiencia ha demostrado
que sucede. Es altamente deseable reducir dicho cambio y expansión
para poder reducir la anchura de los márgenes entre estados.
La expansión de las distribuciones que se
produce como resultado de la programación posterior de una hilera
adyacente de células se muestra en las líneas discontinuas de la
Figura 3. Incluso cuando se mantienen márgenes significativos
durante la programación inicial de una hilera de células, estos
márgenes pueden estrecharse significativamente cuando las
distribuciones de expanden como resultado de la programación
posterior de un hilera de células adyacente. Si solo unas cuantas
de las células se expanden desde abajo hasta arriba de los umbrales
de lectura R10, R00 y/o R01, se producirán suficientes lecturas
erróneas desbordar un ECC. En tal caso, los datos no pueden leerse
con dichos umbrales, de modo que normalmente se designan como
inválidos a menos se que tome alguna medida extraordinaria. Una
técnica usada en el pasado para recuperar datos incluye volver leer
la página simplemente moviendo los niveles umbral de lectura R10,
R00 y/o R01 dentro de los márgenes para evitar el efecto de la
expansión. Sin embargo, puesto que la expansión puede proceder de
ambos lados de cada margen esto requiere que los márgenes se
mantengan más anchos de lo que es normalmente deseable para evitar
que se sobrepongan las distribuciones de estados adyacentes. Por lo
tanto, es preferible adoptar otras medidas para mantener márgenes
anchos entre los estados programados.
Las distribuciones programadas parecen
expandirse de la forma mostrada en la Figura 3 cuando los datos
posteriormente programados en la página adyacente son aleatorios;
es decir, cuando el estado almacenado en cada elemento de
almacenamiento puede ser cualquiera de los cuatro estados posibles.
Por ejemplo, un elemento de almacenamiento programado en un nivel
en el borde inferior de la distribución 47, se leerá como que tiene
el mismo nivel en la distribución 47' si no cambia el nivel de carga
de los elementos de almacenamiento adyacentes durante la posterior
programación. Por otro lado, un elemento de almacenamiento
programado inicialmente en un nivel en el borde superior de la
distribución 47 podrá, si los elementos de almacenamiento
adyacentes se programan posteriormente desde un estado de borrado
11 al estado superior 01, tener un nivel que se incremente en una
cantidad \Delta. Los niveles de carga más elevados de los
elementos de almacenamiento adyacentes están acoplados con el
elemento de almacenamiento programado previamente cuyo nivel está
siendo leído. Otras combinaciones de programación inicial y
posterior de células adyacentes de la distribución 47 entra entre
estos dos extremos, lo cual tiene como resultado la distribución
aparente 47'. El extremo inferior de la distribución aparente 47'
permanece en el mismo nivel pero su expansión aumenta \Delta.
Un ejemplo de una técnica de dos pasos para
programar células de memoria de la matriz de las Figuras 2 y 3 se
proporciona en las Figuras 4A, 4B y 4C. En la Figura 4A se muestran
cuatro distribuciones umbral de estado 61, 62, 63 y 64, resultado
de un primer paso de programación de un grupo, tal como una hilera.
La distribución 61 es para el estado de borrado, que es también el
estado programado 11. La curva 62 muestra la distribución de las
células programadas en el estado 10 usando un nivel umbral de
verificación VL10 durante la programación. De forma similar, la
curva 63 representa la distribución de las células programadas en
el estado 00 con un nivel de verificación VL00, y la curva 64 la
distribución de las células programadas en el estado 01 con un
nivel de verificación VL01. La programación se consigue de la forma
típica descrita en las patentes y solicitudes de patente citadas
anteriormente, particularmente pulsando de forma alternativa un
conjunto de células que están siendo programadas en paralelo y a
continuación leyendo (verificando) sus estados individualmente,
terminando la programación de cada célula cuando se determina que
se sobrepasa el nivel umbral de verificación del estado en el que
está siendo programada. Las distribuciones 61, 62, 63 y 64
individualmente poseen un ancho determinado por la magnitud del
aumento de nivel de cada pulso de programa desde el último. Las
distribuciones 61, 62, 63 y 64 pueden ser las mismas que las
distribuciones 45, 47, 49 y 51 de la Figura 3, con la salvedad de
que las células representadas por la Figura 4A aún no están
totalmente programadas, mientras que las representadas por la
Figura 3 están totalmente programadas.
La Figura 4B muestra las distribuciones
ampliadas de la Figura 4A que se producen en las células
programadas cuando otro grupo, tal como una hilera, de células
adyacentes físicamente se programan posteriormente con las mismas
distribuciones. Las distribuciones 61, 62, 63 y 64 de la Figura 4A
se expanden en las distribuciones 71, 72, 73 y 74 respectivas tras
la programación del grupo adyacente de células cuyos elementos de
almacenamiento presentan acoplamiento de campo con aquellos cuyos
umbrales están representados en las Figuras 4A y 4B. La expansión
se produce por una cantidad \Delta, según se ha descrito
anteriormente en relación con la Figura 3 para las distribuciones
respectivas 45', 47' 49' y 51'.
Tras programar los grupos de células adyacentes,
lo cual tiene como resultado la expansión mostrada en la Figura 4B,
el grupo de células programadas inicialmente vuelve a programarse
con los mismos datos que antes pero con niveles de verificación más
elevados. Los niveles de verificación VL- - usados en la
programación inicial ilustrada en la Figura 4A son inferiores a los
niveles de verificación VH- - usados en la reprogramación
final del mismo grupo de células ilustrado en la Figura 4C. La
diferencia puede ser, en una implantación específica, el umbral
incremental \Delta, lo cual se muestra en la Figura 4C. Puesto
que esta segunda programación final de un grupo de células se
produce tras programar el primer nivel (VL- -) del grupo
adyacente de células, el efecto de las células adyacentes a través
del acoplamiento de campo eléctrico sobre el primer grupo se tiene
en cuenta automáticamente durante el segundo paso de programación
de la Figura 4C. Las células se programan en el segundo paso
mientras existe el efecto de campo en las células adyacentes
programadas posteriormente. El efecto en las distribuciones del
primer grupo de células del último segundo paso de programación del
grupo de células adyacentes es muy pequeño puesto que se aumentan
los umbrales una pequeña cantidad en el segundo paso. También se
apreciará que las distribuciones de la Figura 4C tras el segundo
paso de programación se estrechan hasta ser el del primer paso de
programación de la Figura 4A, asumiendo que se utilice en ambas el
mismo cambio incremental de pulso de programación en el primer y
segundo paso de programación de un grupo de células.
A pesar de que puede conseguirse mediante otras
técnicas, el incremento del nivel de carga de las células del
primer grupo durante el segundo paso de programación se efectúa
preferiblemente reprogramando las células con los mismos datos pero
usando los niveles umbral de verificación más elevados. Estos datos
pueden permanecer en una memoria de buffer después del primer paso
de programación hasta el segundo paso de programación. Pero puesto
que esto requiere una memoria de buffer mayor de lo normal, por lo
general no es deseable. Preferiblemente, los datos programados en un
grupo de células con los niveles umbral más bajos VL- - se
leen desde ese grupo tras programar inicialmente el grupo de
células adyacente. Los datos leídos se reprograman en las mismas
células pero con los niveles umbral VH- - más elevados.
En la Figura 4A se incluyen también ejemplos de
niveles umbral de lectura para células que han sido programadas
solo con el primer paso, y en la Figura 4C para las que han
recibido ambos pasos de programación. En ambos casos, los umbrales
de lectura están posicionados aproximadamente a medio camino en los
márgenes entre las distribuciones adyacentes. En el caso de células
programadas en el primer nivel (Figura 4A), los umbrales de
lectura son RL10, RL00 y RL01 colocados aproximadamente a medio
camino entre las distribuciones adyacentes. Tras la programación
del segundo paso (Figura 4C), los umbrales leídos RH10, RH00 y RH01
se usan, lo cual corresponde a los de la Figura 4A pero son
superiores en cierta cantidad umbral, en este caso \Delta, para
poder permanecer aproximadamente a medio camino entre las
distribuciones recolocadas.
Las técnicas de programación y lectura descritas
pueden aplicarse ventajosamente a un sistema de memoria, tal como
flash EEPROM, que posee las páginas dispuestas en hileras. Es
decir, las técnicas se utilizan en una matriz de células de memoria
en donde la unidad de programación incluye una o más hileras de
células de memoria. Por ejemplo, el proceso puede explicarse en
relación con la Figura 2. Los elementos de almacenamiento de la
hilera 35 se programan con el primer paso, seguido por la
programación de los elementos de almacenamiento de la hilera 37 con
el segundo paso si ya habían sido programados con el primer paso. A
continuación se programa la hilera 39 con el primer paso, seguido
de la programación de la hilera 35 con el segundo paso. Las hileras
adyacentes de elementos de almacenamiento de célula de memoria
están programados de esta forma hacia atrás y hacia adelante de una
matriz hasta que la unidad de datos que está siendo programada lo
ha sido por completo. Esto es también el tema de la Figura 5, en
donde se ilustra el proceso para programar las hileras 0 - 7. La
última hilera que debe programarse se programa con el primer paso,
dejando el segundo paso hasta una operación de programación
posterior que comience con la siguiente hilera adyacente borrada de
células de memoria. Una excepción a esto puede ser cuando la
última hilera programada es también la última hilera del bloque. La
última hilera del bloque puede programarse con un paso en los
niveles umbral superiores VH- - Debido a que los bloques de
células están normalmente aislados entre sí, no habrá otras hileras
programadas posteriormente que tengan el suficiente acoplamiento de
campo con la última hilera para que afecte a los valores leídos de
la última hilera del bloque.
Puesto que los voltajes de lectura óptimos para
una hilera dependen de si la hilera ha sido programa con un paso
(Figura 4A) o con dos pasos (Figura 4C), el estado programado de
una hilera se almacena durante la programación como bits de
rastreo (TB). Este bit se almacena preferiblemente como parte de
los datos de cabecera de la página programada de datos del usuario.
Estos bits de rastreo se muestran en la Figura 1 como que se
almacenan como parte de los datos de cabecera de la página en la
misma hilera que los datos de usuario. Como parte del primer paso
de programación, TB se ajusta en BAJO para indicar que la
programación se ha producido con el juego más bajo de umbrales de
verificación. Como parte del segundo paso de programación, TB se
reescribe en ALTO. En el ejemplo de cuatro estados descrito, TB
utiliza convenientemente dos bits: Para el primer paso TB = 11
(BAJO), el estado borrado de una célula y después del segundo paso,
TB = 10 (ALTO), un estado programado más elevado de dicha célula.
Esto permite que el TB de una página se actualice fácilmente como
parte del segundo paso de programación mediante su programación
adicional.
La lectura se produce normalmente con los
voltajes de lectura más elevados (Figura 4C) puesto que casi todas
las hileras están programadas con dos pasos. Pero como parte de
esta operación inicial de lectura, también se lee el TB. Su valor
se determina anteriormente en el proceso de lectura de la página.
Si TB = BAJO, la página se relee con el juego más bajo de voltajes
de lectura (Figura 4A). A pesar de que de este modo son necesarias
dos lecturas de algunas hileras, el rendimiento de la memoria no
resulta afectado significativamente puesto que normalmente será una
proporción muy pequeña de las hileras de una matriz de memoria que
permanezcan programadas con los niveles más bajos en un momento
dado. Incluso a pesar de que una hilera programada con los niveles
de verificación más bajos se esté leyendo con los niveles de
lectura más elevados, no debería producirse ningún error en la
lectura de sus bits de rastreo cuando se utiliza el estado de
borrado 11 para indicar TB = BAJO.
El diagrama de flujo de la Figura 6 muestra la
secuencia de pasos para programar una serie de hileras adyacentes
(tal como la ilustrada en la Figura 5) en secuencia utilizando las
técnicas descritas anteriormente. Se asume, por ejemplo, que todas
las páginas de las hileras 0, 1 y 2 ya están programadas, las
hileras 0 y 1 con dos pasos pero la hilera 2 solo con un paso. Un
primer paso para programar hileras posteriores 3+ con datos es
dirigir la hilera 3 como se indica en 91 de la Figura 6. Todas las
páginas de la hilera 3 se programan a continuación con un primer
paso (Figura 4A) con TB = BAJO, según se indica en 93. A
continuación se dirige la hilera 2 inmediatamente anterior, según
se indica en 95. A continuación se leen los datos de la hilera 2
anterior con los niveles de lectura bajos (Figura 4A), según se
indica en 97, incluyendo su TB, según se indica en 99. Si TB =
BAJO, como en este ejemplo, la lectura TB se actualiza a TB = ALTO,
en 10. Los datos leídos se reprograman en la hilera 2 anterior,
junto con su TB = ALTO, según se indica en 103. Esto completa un
ciclo de programación de datos. Pero puesto que la mayoría de
operaciones de programación de datos implica programar más páginas
que las incluidas en una hilera, se determina en 105 si deben
programarse hileras adicionales. En tal caso, se repite el proceso
programando la siguiente hilera 4 borrada con un primer paso, a lo
que le sigue el aumento de los niveles de carga de la hilera 5
reprogramando sus datos. Este ciclo continua por las hileras de la
Figura 5, en donde los elementos de almacenamiento de células de
memoria de las hileras adyacentes están acoplados capacitativamente
entre sí en un nivel significativo.
En la Figura 7 se ilustra un proceso de lectura
de datos de hileras programadas según la Figura 6. Se dirige una
primera hilera que debe ser leída, según se indica en 107. A
continuación, dicha hilera es leída con los voltajes de lectura más
elevados (Figura 4C), según se indica en 109. Puesto que esta
lectura también incluye la lectura del bit de rastreo, se determina
en 111 si TB = BAJO o TB = ALTO. Si TB = BAJO, se vuelve a leer la
hilera con los niveles de lectura más bajos (Figura 4A), según se
indica en 113, a lo que le sigue el almacenamiento temporal de los
datos leídos, en 115. Así se completa la lectura de una hilera.
Pero puesto que la mayoría de operaciones de lectura tienen que
realizarse en muchas hileras de forma secuencial, una pregunta 117
determina si deben leerse más hileras. En tal caso, se lee la
siguiente hilera en orden, según se indica en 119 y el proceso
regresa a 109.
En relación con la Figura 8, se describe un
ejemplo de la estructura de datos de una página de células de
memoria. Los datos de usuario 131 y los datos de cabecera 133 que
pertenecen a los datos del usuario se almacenan de forma accesible
para el usuario a través del controlador de memoria del dispositivo
principal. Los datos de cabecera 133 incluyen un ECC calculado a
partir de los datos del usuario, diversos indicadores, entre otros.
Los datos de cabecera 135, tales como el recuento del número de
veces que se ha borrado y reprogramado el bloque en el que se
encuentra la página de la Figura 8, voltajes que deben usarse en la
programación, lectura y borrado, entre otros, se oculta su acceso
por el sistema central pero son utilizados por el controlador de
memoria para operar el sistema de memoria. Asimismo almacenado en
la región oculta se encuentran los bits TB y, normalmente, se
incluyen células redundantes 137 para sustituir cualquier bit que
falle en la región 131 de datos del usuario. Por lo tanto, el
usuario no puede acceder a los bits TB desde un dispositivo
central; en lugar de eso, los bits TB se escriben y leen mediante
el controlador del sistema de memoria.
Claims (25)
1. Un método para operar una matriz de células
de memoria no volátil que almacena datos como diferentes niveles de
carga en elementos de almacenamiento de carga, en donde entre los
grupos adyacentes de los elementos de almacenamiento de carga
existe acoplamiento de campo:
programar datos en un primer grupo (35) de los
elementos de almacenamiento de la carga con un primer juego de
niveles de almacenamiento (VL) junto con una indicación TB=L de que
se ha usado el primer juego de niveles de almacenamiento, a
continuación programar datos en un segundo grupo (39) de los
elementos de almacenamiento de carga con el primer juego de niveles
de almacenamiento junto con una indicación de que se ha usado el
primer juego de niveles de almacenamiento, y
a continuación aumentar los niveles de carga del
primero (35) de los grupos de elementos de almacenamiento de carga
desde el primer juego de niveles de almacenamiento hasta un segundo
juego de niveles de almacenamiento y almacenar una indicación
(TB=H) de que se ha usado el segundo juego de niveles de
almacenamiento.
2. El método de la reivindicación 1, en donde
los grupos adyacentes de elementos de almacenamiento de carga están
colocados en hileras adyacentes de células de memoria.
3. El método de la reivindicación 1, en donde
los elementos de almacenamiento de carga son puertas flotantes
conductivas.
4. El método de la reivindicación 1, en donde el
primer y el segundo juego de niveles de almacenamiento incluyen
cada uno más de dos niveles de almacenamiento, de modo que
almacenan más de un bit de datos en los elementos de almacenamiento
individuales.
5. Un método para accionar una matriz de células
de memoria con al menos un primer y un segundo grupo de células de
memoria, en donde el primer y el segundo grupo poseen acoplamiento
de campo eléctrico entre sí, que comprende:
Programar datos en el primer grupo (35) células
de memoria con un primer juego de niveles de verificación de umbral
(V2), incluyendo almacenar una indicación (TB=O) de que se ha
utilizado el primer juego de niveles umbral,
a continuación programar datos en el segundo
grupo (39) de células de memoria con el primer juego de niveles de
verificación umbral, incluyendo el almacenamiento de una indicación
(TB=L) de que se ha utilizado el primer juego de niveles umbral
a continuación leyendo los datos programados en
el primer grupo (35) de células de memoria y dicha indicación con
un primer juego de niveles de lectura (RL), y a continuación
reprogramando los datos leídos en el primer grupo con un segundo
juego de niveles umbral de verificación (VH), incluyendo el
almacenamiento de una indicación (TB=H) de que se ha utilizado el
segundo juego de niveles umbral, siendo el segundo juego de niveles
umbral de verificación superior al primer juego de niveles umbral
de verificación
en donde los datos pueden leerse desde el primer
grupo con un segundo juego de niveles de lectura (RH) que es
superior al segundo juego de niveles de lectura.
6. El método de la reivindicación 5, que
comprende adicionalmente:
leer datos almacenados en el segundo grupo de
células de memoria con el segundo juego de niveles de lectura,
incluyendo la indicación de que el primer juego de niveles umbral
ha sido utilizado durante la programación, y
en respuesta a la lectura de que se ha utilizado
el primer juego de niveles umbral durante la programación,
relectura de los datos almacenados en el segundo grupo de células
de memoria con el primer juego de niveles de lectura.
7. El método de la reivindicación 6, en donde
los grupos adyacentes de células de memoria se colocan en hileras
adyacentes de las células de memoria.
8. El método de la reivindicación 6, en donde
las células de memoria incluyen al menos un elemento de
almacenamiento de la carga que se programa con los datos.
9. El método de la reivindicación 8, en donde
los elementos de almacenamiento de carga son puertas flotantes
conductivas.
10. El método de la reivindicación 6, en donde
el primer y el segundo juego de niveles umbral de verificación
incluyen más de dos niveles, de modo que pueden almacenar más de un
bit de datos en las células de memoria individuales.
11. Un método para programar células de memoria
no volátil de un tipo que almacenan datos como niveles de carga
diferentes en elementos de almacenamiento de carga, en donde los
elementos de almacenamiento de carga están dispuestos en, al menos,
una primera, (37) segunda (35) y tercera (39) hilera en secuencia
en una matriz de células con los elementos de almacenamiento de al
menos dichas hileras colocados inmediatamente adyacentes entre sí y
entre las que existe acoplamiento de campo, comprendiendo en el
orden indicado:
programar los elementos de almacenamiento de
carga de la segunda hilera (35) en los primeros niveles (VL) que
son inferiores a los niveles de almacenamiento de datos,
incrementar los niveles de carga de los elementos de almacenamiento
de carga de la primera hilera (37) hasta menos de los niveles de
almacenamiento de datos y hasta los niveles de almacenamiento de
datos
programar los elementos de almacenamiento de
carga de la tercera hilera (39) en los primeros niveles que son
inferiores a los niveles de almacenamiento de datos, e incrementar
los niveles de carga de los elementos de almacenamiento de carga de
la segunda hilera (35) hasta menos de los niveles de almacenamiento
de datos y hasta los niveles de almacenamiento de datos.
12. El método de la reivindicación 11, en donde
el incremento de los niveles de carga de los elementos de
almacenamiento de carga de la primera y de la segunda hilera
incluye:
leer los datos almacenados en la primera o
segunda hilera, y programar las células de memoria de la primera o
segunda hilera con los datos leídos desde allí hasta los niveles de
carga de almacenamiento de datos.
13. El método de la reivindicación 12, en donde
incrementar los niveles de carga de los elementos de carga de la
primera y segunda hilera se consigue sin borrar los datos
almacenados en la primera o en la segunda hilera.
14. Un método para operar una matriz de células
de memoria no volátil que almacena datos como diferentes niveles de
carga en elementos de almacenamiento de la carga de ellas, en donde
los elementos de almacenamiento de carga de grupos adyacentes se
acoplan capacitativamente entre sí, comprendiendo:
programando inicialmente datos en grupos
individuales de elementos de almacenamiento de la carga con un
primer juego de niveles de almacenamiento junto con una indicación
(TB=L) de que se ha usado el primer juego de niveles de
almacenamiento, aumentando a continuación los niveles de carga de
los grupos individuales de los elementos de almacenamiento de carga
desde el primer juego de niveles de almacenamiento hasta un segundo
juego de niveles de almacenamiento y almacenar una indicación
(TB=H) de que se ha usado el segundo juego de niveles de
almacenamiento, leyendo inicialmente los grupos individuales de
elementos de almacenamiento de carga incluyendo dicha indicación
con niveles de lectura (RH) que corresponden al uso del segundo
juego de niveles de almacenamiento; y si la indicación (TB=L) lee
inicialmente que se ha usado el primer juego de niveles de
almacenamiento, releer los grupos individuales de elementos de
almacenamiento de carga con niveles de lectura (RL) que
corresponden al uso del primer juego de niveles de
almacenamiento.
15. El método de la reivindicación 14, en donde
incrementar los niveles de carga de los grupos individuales de
elementos de almacenamiento de carga incluye:
leer los datos almacenados en los grupos
individuales de elementos de almacenamiento de carga, y programar
las células de memoria de los grupos individuales desde los que se
han leído los datos.
16. El método de la reivindicación 14, en donde
incrementar los niveles de carga de los grupos individuales de
elementos de almacenamiento de carga incluye hacerlo sin borrar los
datos almacenados en la primera o en la segunda hilera.
17. El método de la reivindicación 14, en donde
los grupos adyacentes de elementos de almacenamiento de carga
incluye hileras adyacentes de células de memoria.
18. El método de la reivindicación 14, en donde
los elementos de almacenamiento de carga son puertas flotantes
conductivas.
19. El método de la reivindicación 14, en donde
el primer y el segundo juego de niveles de almacenamiento incluyen
cada uno más de dos niveles de almacenamiento, de modo que
almacenan más de un bit de datos en los elementos de almacenamiento
individuales.
20. Un sistema de memoria, que comprende:
una matriz de hileras y columnas de células de
memoria no volátil reprogramables que incluye elementos de
almacenamiento de carga (25) que almacena individualmente niveles
de carga indicadores de los datos en ellas almacenados, en donde
existe un grado de acoplamiento de campo entre los elementos de
almacenamiento de carga de las células de memoria de hileras
adyacentes, y programar circuitos que programan sucesivamente
células de memoria de hileras individuales (35, 37, 39) de una
unidad de hileras haciendo que las células de memoria de una
primera hilera (35) se programen y verifiquen como que poseen
niveles intermedios de carga de almacenamiento de datos junto con
una indicación de que se han utilizado los niveles intermedios,
haciendo que a continuación las células de memoria de una segunda
hilera (39) adyacente a la primera hilera se programen y verifiquen
como que poseen niveles de carga de almacenamiento de datos
intermedios junto a una indicación de que se han usado los niveles
intermedios, haciendo que a continuación las células de memoria de
la primera hilera (35) se programen y verifiquen como que poseen
niveles finales de carga de almacenamiento de datos junto con una
indicación de que se han usado los niveles finales, haciendo que a
continuación las células de memoria de la tercera hilera (37)
adyacente a la segunda hilera se programen y verifiquen como que
poseen niveles de carga de almacenamiento de datos intermedios
junto con la indicación de que se han usado los niveles
intermedios, haciendo que a continuación, las células de memoria de
la segunda hilera (39) se programen y verifiquen como que poseen
niveles finales de carga de almacenamiento de datos junto con una
indicación de que se han usado los niveles finales y que repite
este proceso hilera por hilera hasta que se han programado todas
las hileras de la unidad en los niveles de carga de almacenamiento
de datos finales.
21. El sistema de memoria de la reivindicación
20, en donde los circuitos de programación hacen que los niveles
finales de almacenamiento de carga en los que se programan los
elementos de almacenamiento de carga individuales de las células de
memoria sean más de dos niveles de almacenamiento de carga.
22. El sistema de memoria de la reivindicación
20, en donde la matriz de células de memoria utilizan una
arquitectura NAND.
23. El sistema de memoria de la reivindicación
20, en donde la unidad de hileras se encuentra en un bloque de
células de memoria de la matriz, en donde las células de memoria
del bloque pueden borrarse conjuntamente antes de programarlas.
24. El sistema de memoria de la reivindicación
20, en donde la unidad de hileras posee capacidad para almacenar
una página de datos.
25. El sistema de memoria de la reivindicación
20, que comprende adicionalmente leer circuitos que indican los
niveles de carga de almacenamiento intermedio de una hilera
determinada como la fuente de datos de los circuitos de
programación para, posteriormente, programar y verificar si las
células de memoria de la hilera determinada poseen niveles de carga
finales de almacenamiento de datos.
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