ES2258827T3 - Correccion de moduladores sigma-delta multibits mediante un filtro no lineal. - Google Patents

Abstract

UN CONVERTIDOR ANALOGICO/DIGITAL SI - DE (CAD) (210) INCLUYE UN MODULADOR MULTIBITS SI - DE 216 Y UN BUCLE DE REALIMENTACION 240, 241 QUE INCLUYE UN CONVERTIDOR DIGITAL/ANALOGICO (CDA) 241. UN CORRECTOR DE FILTRO NO LINEAL 250, ACOPLADO AL PUERTO DE SALIDA MULTIBITS 216O DEL MODULADOR 216 INCLUYE UN FILTRO TRANSVERSAL 252, MULTIPLICADORES DE PONDERACION 256 ACOPLADOS A LAS TOMAS 254 DE FILTRO TRANSVERSAL 252, Y UN DISPOSITIVO E SUMA 258, 260, ACOPLADO A LOS MULTIPLICADORES, PARA CREAR UNA SEÑAL DE CORRECCION BASADA EN UN CALCULO DE LOS ERRORES DINAMICOS DEL CAD SI - DE . UN DISPOSITIVO DE CALIBRACI ON 280 APLICA UNA SEÑAL DE CALIBRACION ALTERNATIVA AL PUERTO DE ENTRADA 212 DEL CAD 210 SI - DE , Y DETERMINA, A PARTIR DE LA SEÑAL DE SALIDA DEL MODULADOR 216 Y DE LOS RETARDOS CONOCIDOS L DE LOS ELEMENTOS DE RETARDO DEL FILTRO TRANSVERSAL 252, LOS VALORES DE LOS PESOS REQUERIDOS PARA CORREGIR ERRORES DINAMICOS DEL CDA. EN UNA VERSION, LOS MULTIPLICADORES DE COMPROBACION SON TABLAS DE REFERENCIA.

Description

Corrección de moduladores sigma-delta multibits mediante un filtro no lineal.

La presente invención se refiere a convertidores analógico-digitales, y más particularmente, a los convertidores que utilizan moduladores sigma-delta (\Sigma\Delta), y más particularmente a modulares sigma-delta multibit, así como a un procedimiento para operar un convertidor analógico-digital.

Antecedentes de la invención

La figura 1 es un diagrama de bloques simplificado de un convertidor analógico digital sigma-delta multibit 10 del tipo generalmente conocido en la técnica, lo cual comprende la corrección de no linealidades estáticas introducidas por un DAC multibit en el bucle de realimentación sigma-delta (\Sigma\Delta). La corrección de la figura 1 da como resultado una reducción insignificante de los errores de paso de banda de los DAC, determinados convertidores sigma-delta que utilizan velocidades de reloj bajas y anchos de banda estrechos velocidades de reloj de aproximadamente 5 MHz y anchos de banda inferiores a aproximadamente 100 KHz. Los convertidores sigma-delta de ancho de banda alto o incrementado utilizan velocidades de reloj más altas y anchos de banda de mayores amplitudes (velocidades de reloj de 500 MHz a 3,3 GHz, y anchos de banda de 10 MHz a 100 MHz, en el estado actual de la técnica), y bandas conformadoras de ruido centradas en portadoras tales como 70 MHz a 1 GHz, en el estado actual de la técnica. Los DAC de alta velocidad se utilizan e los bucles sigma-delta de ancho de banda elevado introducirán términos de error resultantes de no linealidades tanto estáticas como dinámicas. Las no linealidades dinámicas que responden a desajustes en los tiempos de aumento y caída y al retardo diferencial global entre niveles de DAC son diferentes de las no linealidades estáticas, que responden únicamente a errores de amplitud. El error dinámico es generalmente el término de error dominante en los convertidores analógico-digitales sigma-delta multibit de alta velocidad. Por lo tanto, una corrección de errores sigma-delta multibit capa de corregir no linealidades dinámicas podría resultar beneficiosa.

En la disposición de la figura 1, la señales analógicas de entrada aplicadas a un puerto analógico de entrada 12 se suman en un circuito sumador 14 con las señales de corrección aplicadas a un puerto de entrada 142 de un camino de señal 24. Las señales analógicas sumadas y las señales de corrección se aplican desde el circuito sumador 14 a un puerto de entrada 16i de un modulador sigma-delta multibit de banda base 16. Las señales digitales binarias muestreadas paralelamente que representan las señales de entrada analógicas aplicadas al puerto de entrada 16i se producen en el puerto de salida 16o. Las señales digitales del puerto de salida 16o se aplican a los puertos de entrada de direcciones de un ROM programable y al calibrador de nivel de CC estático 20. La PROM 18 se preprograma en cada ubicación de memoria con valores de corrección de errores establecidos por el calibrador de nivel de CC estático 20, para producir señales corregidas Y(n) en su puerto de salida 18o.

El circuito promediador 20 recibe las señales digitales binarias muestreadas paralelamente y(n) desde el puerto de salida 16o y hace el promedio o integra las muestras en un promediador 22, mediante la suma de un gran número de muestras, tal como por ejemplo mil o más muestras. La expresión entre paréntesis (n) de la expresión y(n) representa el número índice de cada una de las muestras. El promedio del bloque 20 elimina el ruido de cuantificación producido por el modulador sigma-delta (\Sigma-\Delta) multibit de banda base 16. Las muestras promediadas se aplican al calibrador de nivel 20, el cual, en la conexión inicial, o durante el procedimiento de calibración, produce un nivel continuo conocido, tal como una tensión directa o de polarización que se aplica a través de un camino de señal 24 al puerto de entrada 14i del circuito de suma 14, para adición o inyección del nivel directo para la medición directa (CC) de desviaciones en la salida del modulador sigma-delta multibit 16. El calibrador CC inyectará un nivel directo correspondiente a cada uno de los niveles de cuantificación multibit. El promediador proporciona desviaciones medidas para cada uno de estos niveles. Estas desviaciones medidas se sustraen de los valores de nivel correspondientes para generar los valores de la tabla para consulta que compensan las desviaciones al aplicar la PROM 18. El calibrador de nivel de CC estático también produce señales que programan las ubicaciones de memoria según esta tabla. Después del período de inicialización o calibración, el calibrador de nivel de CC estático se vuelve inactivo. Durante la operación del convertidor analógico-digital 10 de la figura 1, la PROM 18 elimina el error introducido en la banda de paso del modulador sigma-delta 16 producido por el convertidor digital-analógico multibit inherente al mismo.

Como se ha descrito anteriormente, la disposición de la figura 1 es la de un convertidor analógico-digital conocido. Debe destacarse que la PROM 18 y el calibrador de realimentación 22 corrigen solamente errores de no linealidad de la banda base con desajustes de la ganancia constante o estática inherentes en el modulador sigma-delta, debido a que el promediador 20 sólo puede detectar errores de polarización directa generados en, o cerca de, cero Hz.

Para explicar más completamente las fuentes de los errores en el modulador sigma-delta 16, se ilustra un modulador sigma-delta en el bloque 16. El modulador sigma-delta específico ilustrado es el modulador \Sigma-\Delta multibit con corrección de error estático que se describe en M. Nejad & G. Temes, "Multibit Oversampled Sigma-delta A/D Converter with Digital Error Correction", publicado en pp. 1051-1052 en el Vol. 24 de IEEE Electronics Letterse, Junio 1993. La disposición de la figura 1 ilustra el convertidor de Nejad et al. del bloque 16.

En la figura 1, el convertidor analógico-digital 16 comprende un primer circuito sumador 30 que presenta un puerto de entrada no inversor (+) 30_{1} acoplado al puerto de salida del circuito sumador 14, y un puerto de entrada (-) no inversor 30_{2} acoplado para recibir, desde el camino de señal de realimentación 41b, una señal de realimentación en forma de señal analógica reconstruida. En primer lugar, el circuito sumador 30 sustrae la señal analógica reconstruida a partir de la señal analógica de entrada aplicada al puerto de entrada 16i, para generar una señal \Delta(t). La señal \Delta(t) se aplica a través de un circuito sumador 32 adicional teórico o hipotético a un puerto de entrada de un filtro de bucle integrador 34. El circuito sumador hipotético 32 se considera situado en la ubicación en la que el ruido equivalente del filtro del bucle de entrada \eta(t) del los circuitos siguientes se añade a la señal \Delta(t).

El filtro de bucle de integración 34 integra la señal delta del circuito sumador hipotético 32, para generar señales integradas u(t) en su puerto de salida. El filtro de bucle integrador 34 presenta polos situados cerca de cero Hz para generar ganancia selectiva de frecuencia en la banda de paso del modulador sigma-delta, que está centrado en cero Hz. Para obtener una ganancia, el filtro de bucle 34 es preferiblemente un filtro activo. Las señales filtradas u(t) en el puerto de salida del filtro 34 se aplican a un convertidor analógico-digital multibit ilustrado como bloque 36, que opera a la frecuencia f_{s} de una señal de reloj aplicada a través de un camino de señal 37. El bloque 36 comprende otra fuente de ruido hipotética ilustrada como circuito sumador 38, que añade a la señal de salida digitalizada un componente de ruido que puede ser calificado como ruido de cuantificación del ADC o señales de error equivalente e(n),
el cual incluye ruido de cuantificación. Las señales de salida digitalizadas (discretas tanto en tiempo como en nivel) procedentes del ADC 36 se aplican como señal de salida al puerto de salida 16o del modulador sigma-delta 16, y dentro del modulador sigma-delta 16, se aplican a través de un camino de señal de realimentación 41 del bucle de realimentación 39 a un convertidor digital-analógico ilustrado como bloque 40.

Dentro del bucle de realimentación 39, el DAC 40 convierte la señal digitalizada del puerto de salida del ADC 36 en la señal analógica reconstruida en la frecuencia de reloj f_{s} y aplica la señal convertida resultante a través del camino de señal 41b del bucle de realimentación 39 al puerto de entrada inversor 30_{2} del circuito sumador 30. Como ilustra la figura 1, el DAC 40 también comprende otro circuito sumador hipotético 42, que añade una señal de error equivalente, generada por la no linealidad del ADC 40, a la señal de salida convertida. Como sugiere la línea de puntos 44, el ADC 36 y el DAC 40 forma parte a menudo de un circuito integrado común.

Se apreciará que con fines de simplicidad de diseño y operación, el ADC 36 y el DAC 40 pueden utilizar formas especializadas de codificación, tales como binaria, termométrica y de nivel. El acoplamiento entre el ADC 36 y el puerto de salida 26o del convertidor analógico-digital multibit 16 comprende con frecuencia un conversor de código, ilustrado como 17, para convertir el código utilizado internamente entre el ACE 36 y el DAC 40 en un código digital corriente en el puerto de entrada 16o.

En la disposición de la figura 1, el modulador sigma-delta 16 procesa ruido a través de su banda de paso generado por la no linealidad en el DAC 40, la cual, en la salida del ADC 36, tiende a ser mayor que el ruido de cuantificación formado caracterizado como ruido de cuantificación del ADC e (n), atenuado por la función de transferencia de ruido del modulador sigma-delta a través de la banda de paso. El ruido de la no linealidad g (t) no es atenuado por el bucle sigma-delta, y por lo tanto tienda al límite del margen dinámico del ADC 16. En la técnica anterior, la PROM 18 y el calibrador de nivel de CC estático 22 están dispuestos para mejorar el efecto de la no linealidades generadas por el DAC 40 mediante por lo menos la eliminación parcial o la reducción del ruido.

En la patente US nº 5.257.026 A1 se da a conocer un calibrador de nivel de CC estático corriente como el mencionado anteriormente.

Por lo tanto, un objetivo de la presente invención es mejorar los convertidores sigma-delta analógico-digitales.

La presente invención proporciona tales convertidores mejorados mediante una señal de calibración de error dinámico. La invención se expone en las reivindicaciones independientes. Otras características beneficiosas se exponen en las reivindicaciones subordinadas.

Sumario de la invención

Un convertidor analógico digital según un aspecto de la invención, para convertir señales de entrada analógicas a la forma digital paralela, comprende un modulador sigma-delta multibit que comprende un puerto de entrada al cual se aplican las señales de entrada analógicas, y el cual genera un flujo de datos digitales paralelo sobremuestreado en su puerto de salida. El funcionamiento de dicho modulador sigma-delta está sujeto a errores causados por no linealidad tanto dinámica como estática. Una corrección de filtro no lineal se encuentra acoplada al puerto de salida del modulador sigma-delta, para recibir el flujo de datos digital paralelo. El corrector de filtro no lineal, como respuesta al flujo de datos digital paralelo, genera por lo menos un componente de entre un componente real y un componente imaginario (es decir, el componente real, el componente imaginario o ambos) de una estimación de los errores, y para sustraer el componente (o ambos) de los componentes real e imaginario de la estimación de los errores de los componentes equivalentes del flujo de datos digital paralelo. Esta sustracción produce por lo menos un componente real del flujo de datos digital paralelo, corregido de la no linealidad. Un filtro con por lo menos una característica de pasa baja está acoplado para recibir el componente de entre un componente real y un componente imaginario del flujo de datos digital paralelo, para eliminar los componentes de señal fuera de banda de la misma. En una forma de realización de la invención, el filtro con característica de pasa baja es un filtro de decimación.

En una forma de realización de la invención, el corrector de filtro no lineal además genera el otro componente de los componentes real e imaginario, y sustrae ambos componentes real e imaginario de la estimación del error de los componentes equivalentes del flujo de datos digital paralelo, para de este modo generar un componente imaginario del flujo de datos digital paralelo, además del componente real.

En una forma de realización preferida de la invención, el corrector de filtro no lineal comprenden una línea de retardo con derivaciones acoplada al flujo de datos paralelo, para generar una muestra retardada del flujo de datos paralelo en por lo menos una derivación. Una tabla de consulta está acoplada a la derivación, para producir componentes reales e imaginarios del error estimado de la muestra retardada. Y una disposición sumadora está acoplada al flujo de datos digital paralelo y a la tabla de consulta, para sustraer los componentes real e imaginario del error estimado de los componentes correspondientes del flujo de datos digital paralelo.

Breve descripción de los dibujos

La figura 1 es un diagrama simplificado en forma de bloque y esquemática, de un convertidor analógico-digital sigma-delta de la técnica anterior generalizado, que comprende un bloque modulador sigma-delta generalizado, e ilustra un modulador sigma-delta específico de la técnica anterior dentro del bloque modulador generalizado;

la figura 2 es un diagrama simplificado, en forma de bloque y esquemática, de un convertidor analógico-digital según un aspecto de la invención;

las figuras 3a, 3b, 3c, 3d y 3e juntas constituyen un diagrama de flujo simplificado que expone un procedimiento según la invención para calibrar un filtro de no linealidad, y para utilizar el filtro calibrado de este modo para corregir la salida digital de un convertidor analógico-digital sigma-delta;

la figura 4 ilustra gráficos de ruido de cuantificación y calibración como función de la frecuencia;

la figura 5a es una representación analítica simplificada de una parte de la disposición de la figura 1, y la figura 5b es una representación matemática de la misma;

la figura 6a es una representación conceptual simplificada de la combinación de errores del DAC estáticos y dinámicos en la estructura de la figura 2, implementando la ecuación expuesta en la figura 6b;

la figura 7 es un diagrama de bloques conceptual simplificado que representa el proceso que se lleva a cabo en el calibrador de error dinámico de la figura 2 para determinar los coeficientes para las tablas de consulta; y

la figura 8 representa gráficos espectrales de señales digitales sin corregir y señales digitales corregidas.

Descripción de la invención

La PROM 18 de la figura 1 está programada con una tabla de valores que proporciona una función de transferencia que elimina inherentemente el efecto de los desajustes estáticos producidos por el DAC 40. Los valores se obtienen mediante el cálculo de los errores de no linealidad estimados a partir de un ajuste mínimo cuadrático en línea de trazos de la polarización estimada producida por el promediador 20. El cálculo de los errores de Nejad et al. se basa en un conocimiento a priori del nivel de CC aplicado desde la fuente de señal externa al puerto de entrada 14_{2}, el cual requiere linealidad elevada en la tensión continua generada por el calibrador de nivel de CC estático 22 para evitar errores de calibración. Para cada muestra de señal generada en el puerto de salida 16o del modulador sigma-delta (\Sigma-\Delta) 16 de la figura 1, el cual dirección una ubicación de memoria de la PROM 18, el valor correspondiente generado por la memoria desde la ubicación a la cual accede comprende el valor de entrada (dirección) más un valor de corrección de error. La representación del valor básico más el valor de corrección de error requiere más bits de los que serían necesarios para la representación del valor básico solo.

Cuando el ADC 10 de la figura 1 se acciona a velocidades de reloj elevadas, para convertir señales analógicas que contienen componentes de alta frecuencia a la forma digital, sucede que el DAC 40 genera errores de no linealidad dinámica además de los errores estáticos descritos anteriormente. Estos errores dinámicos no se detectan durante la calibración, y por lo tanto quedan sin corregir. La PROM no puede ser programada para corregir estos errores dinámicos, debido a que una corrección de este tipo requiere valores de corrección múltiples para cada muestra de señal incorrecta que direcciona la PROM. En este contexto, los errores estáticos comprenden los errores producidos por desajustes en los elementos del convertidor digital-analógico que generan una respuesta analógica a la entrada digital, y dichos desajustes son constantes a lo largo del tiempo. Los errores dinámicos comprenden los errores que varían con el tiempo y que se manifiestan ellos mismos como variaciones en los tiempos de ascenso y caída de los impulsos, así como como variaciones en las amplitudes de los impulsos.

La figura 5a es una representación analítica simplificada de una parte de la disposición de la figura 1, y más específicamente del convertidor de código 17 (si se utiliza) y la PROM 18, con la PROM 18 preprogramada mediante el promediador 20 y el calibrador del nivel de CC estática 22. En la figura 5a, los códigos individuales en la salida del convertidor de código 17 (o en la salida del modulador \Sigma\Delta multibit 16 de la figura 1 si el convertidor de código no se utiliza) se designan c_{1}(n), ..., c_{i}(n), ..., c_{W}. Estos códigos c_{1}(n), ..., c_{i}(n), ..., c_{W} se multiplican o ponderan mediante ponderadores de código idealizados W_{1}, ..., W_{i}, ... W_{W}, respectivamente, mediante un conjunto de multiplicadores designados generalmente como 510. Los códigos individuales ponderados c_{1}(n)W_{1},..., c_{i}(n)W_{i}, ..., c_{W}W_{W} del conjunto 510 de multiplicadores se corrigen a continuación mediante la posterior multiplicación por (1 + \varepsilon_{1}), ..., (1 + \varepsilon_{i}), ..., (1 + \varepsilon_{W}) respectivamente en un conjunto de multiplicadores de error de desajuste de código designados generalmente como 512 para producir señales de salida multiplicadas c_{1}(n)W_{1}(1 + \varepsilon_{1}),..., c_{i}(n)W_{i}(1 + \varepsilon_{i})_{, ...,} c_{W}W_{W}(1 + \varepsilon_{W}). Las señales de salida multiplicadas del conjunto 512 de multiplicadores se suman conjuntamente en un circuito o nodo sumador ilustrado como 516 de la figura 5a, y las señales sumadas se aplican al bloque 516, que representa la modulación de las señales de salida del nodo sumador 514 mediante la función de impulso \Sigma_{n}\partial(t-nTs). Las señales moduladas del bloque 516 se aplican al bloque 518 que es un filtro de salida para la reconstrucción de señal, que reconstruye la señal analógica de salida del DAC. La ecuación de la Figura 6b representa el funcionamiento de la disposición de la figura 6a. La disposición de la Figura 6a, que implementa la ecuación de la figura 6b corrige los errores estáticos, pero no puede corregir los errores dinámicos.

En la figura 5b, la ecuación para y_{r}(t), que representa la salida analógica del modelo de DAC de la figura 6a, comprende el término W_{i}, que representa la ponderación aplicada a una secuencia de código específica dentro de la estructura del DAC. Pueden utilizarse tres posibles candidatos para el valor W_{i}, que son códigos para códigos binarios, de termométricos y de nivel. La ecuaciones dadas para valores ponderados están seleccionadas para corresponder al tipo de codificación seleccionado dentro del DAC, que puede ser de formato binario en los DAC r-2r o termométrico en otros tipos de DAC. El código de nivel se dispone en la ecuación para ayudar al modelado del código termométrico, pero no se utiliza normalmente en la estructura DAC real. Muchos DAC combinan la codificación binaria y termométrica en diversas disposiciones (DAC segmentados). La representación de la figura 5a modela únicamente los errores estáticos del DAC de desalineaciones de la amplitud de los códigos DAC reales representados en el modelo como \varepsilon_{i}.

En la figura 2, las señales de entrada analógicas aplicadas a un puerto de entrada 212 se convierten en señales digitales mediante la disposición del convertidor analógico-digital (DAC) 210. El convertidor analógico-digital 210 comprende un modulador sigma-delta multibit 216 que es de forma topología muy similares a las del modulador sigma-delta multibit 16 de la figura 1, pero que difiere del mismo en un detalle significativo. En la disposición de la figura 2, las señales de entrada analógicas aplicadas al puerto de entrada 212 están acopladas a través de un circuito sumador 214 al puerto de entrada no inversor 230_{1}, de un circuito sumador 230, en el cual son sumadas con las señales analógicas reconstruidas y(t) aplicadas a un puerto de entrada inversor 230_{2}, de un camino de realimentación 239 que comprende un DAC 240. Las señales sumadas se aplican al puerto de entrada 236i del ADC 236 a través de un circuito sumador 232 correspondiente al circuito sumador hipotético 32 de la figura 1.

Las señales de los circuitos sumadores 230 y 232 de la figura 2 se aplican al resonador 234. El resonador 234 puede ser del tipo descrito en la patente US nº 5.392.042, publicada el 21 de febrero de 1995 a nombre de Pellon. Las señales de salida u(t) del filtro de bucle del resonador 234 de la figura 2 se aplican al convertidor analógico-digital multibit 236, correspondiente al ADC 36 de la figura 1. El ADC multibit 236 (incluido el convertidor de código 217, en caso necesario) convierte las señales a la forma digital multibit y(n), y aplica las señales así convertidas a través del camino de señal 219 a un puerto de entrada 250i de un corrector de filtro no lineal designado de forma general 250. Las señales convertidas y(n) en la salida del ADC multibit 216 (y convertidor 217) también se aplican, bajo determinadas condiciones descritas más adelante, a través de un camino de señal designado 219_{1}, a un calibrador de error dinámico 280.

El corrector de filtro no lineal 250 de la figura 2 compensa algunas de las no linealidades generadas en el convertidor analógico-digital sigma-delta 216 de la figura 2. En particular, las anlinealidades que se corrigen son las indicadas como entrada g(t) que sen efectivamente "inyectadas" en el camino de realimentación del modulador sigma-delta multibit 216, comprendiendo el camino de realimentación el camino de señal 241 y el convertidor digital-analógico 240. Como se ha mencionado anteriormente, estos errores no se reducen mediante el bucle cerrado del convertidor, pero en cambio modulan de forma indeseable la señal de salida digital del convertidor analógico-digital (ADC) 236.

En la figura 2, las señales digitales multibit aplicadas a través del camino de señal 219 al corrector de filtro no lineal 250 se acoplan al puerto de entrada no inversor (+) del circuito sumador 260. Según un aspecto de la invención, el corrector de filtro no lineal 250 comprende un estimador de error de filtro no lineal 251. El estimador de filtro no lineal 251 comprende una línea de retardo con derivaciones designada generalmente 252, que comprende M derivaciones 254 separadas por un número correspondiente de elementos de retardo 252a, 252b, ..., que presentan cada uno de ellos un retardo designado z_{-10}, z_{-11}, ... La línea de retardos derivaciones 252 genera versiones retardadas de la señal de salida digital aplicada a través del camino de señal 219 al corrector de filtro no lineal 250 desde el modulador del ADC 216. En la figura 2, M podría considerarse igual a dos, ya que se ilustran realmente dos retardos, designados 252a y 252b, que terminan cada uno de ellos en una derivación. Más específicamente, el retardo 252a termina en la derivación 254a y el retardo 252b termina en la derivación 254b. Las salidas de las derivaciones 254a, 254b y cualquier otra de las derivaciones M, están acopladas a un conjunto 256 de tablas de consulta correspondientes o memorias ROM direccionables T1, T2, que se programan previamente en la forma descrita más adelante, para producir componentes reales e imaginarios (o posiblemente I y Q), o posiblemente sólo componentes reales, de una estimación de la señal de ruido g(t). Cada una de las tablas de consulta T1, T2, ... del conjunto 256 comprenden ubicaciones de memoria las cuales, en general, se programan previamente con señales de componentes reales e imaginarios. Las señales de componentes reales e imaginarios de las tablas de consulta se suman separadamente en un circuito sumador ilustrado como 258, para producir componentes reales de una estimación de la señal de ruido g(t). Las señales sumadas producidas por el circuito sumador 258 representan la señal de salida del estimador del error de filtro no lineal 251. Las señales sumadas producidas por el circuito sumador 258 del estimador de error de filtro no lineal 251 se aplican a un puerto de entrada inversor (-) de otro circuito sumador 260. Las señales sumadas generadas en el circuito sumador 258 del estimador de error de filtro no lineal 251, que representan los componentes real e imaginario de una estimación de la no linealidad o señales de error g(t), se aplican a un puerto de entrada inversor (-) del circuito sumador 260, y se sustraen en él de los componentes correspondientes de la señal de salida digital del modulador sigma-delta. Esta sustracción de los componentes real e imaginario de la señal de error estimada g(t) reducen el componente de error de la señal digital de salida y(n) en el puerto de salida 250o del corrector de filtro no lineal 250. Se acopla un filtro decimador 270 al puerto de salida 250o para recibir las señales de salida del corrector de filtro no lineal 250 para eliminar los componentes de señal fuera de banda.

El primer elemento de retardo 252a de la línea de retardo con derivaciones 252 del corrector de filtro no lineal 250 de la figura 2 preferiblemente presenta un retardo que es una aproximación del retardo entre (a) el punto de inyección de la señal de ruido g (t) en el camino de señal de realimentación 239 del modulador sigma-delta 216 y (b) el puerto de salida 216o del modulador sigma-delta 216. El camino de realimentación 239 del modulador sigma-delta 216 comprende el camino 241b, el convertidor digital-analógico 240 y el puerto de entrada no inversor 230_{2}, y el camino de retardo además comprende el circuito sumador 230, el resonador 234, y el ADC sigma-delta 236. Los demás elementos de retardo T2, ... presentan retardos que se determinan mediante cálculos basados en un conjunto de muestras de salida sigma-delta secuencial medido cuando se aplica una señal de entrada sinusoidal a una frecuencia de fuera de banda, con una amplitud seleccionada para todo el rango dinámico del modulador sigma-delta, todo lo cual se describe más adelante. El contenido de las tablas de consulta también se determina mediante el cálculo a partir de los datos anteriormente mencionados.

En la figura 2, el calibrador de error dinámico 280 comprende un oscilador de bajo ruido 282, y un procesador, el analizador de estado lógico 284LSA, y el filtro de paso de banda 284BPF, ilustrados conjuntamente como bloque 284. Como se describe más adelante, el bloque procesador 284 controla el oscilador 282 durante el calibrado, para hacer que el oscilador 282 genere una portadora única en uno de los bordes de la banda de paso del modulador sigma-delta multibit 216, como establece el filtro de bucle del resonador 234, o dos portadoras, una en cada uno de los bordes superior e inferior de la banda de paso. Las señales del oscilador se aplican a través del camino de señal 224 al puerto de entrada 214_{2} del circuito sumador 214, para inyectar la señal del oscilador en el flujo de flujo de señales al modulador sigma-delta 216. El modulador sigma-delta multibit 216 procesa las señales de calibración, y genera las señales de calibración procesadas en su puerto de entrada 216o. Las señales de calibración procesadas en forma de señales digitales multibit aplicadas a través de un camino de señal 219_{1} al primer puerto de entrada 284_{i1} del bloque procesador 284, en conjunción con las constantes de retardo L_{0}, L_{1}, L_{2}, ... aplicadas al puerto de entrada 284_{i2}. Las constantes de retardo L_{0}, L_{1}, L_{2}, ... representan los retardos conocidos o predeterminados de los elementos de retardo 252a, 252b, ... de la figura 2. El bloque procesador 284 recibe la señal digital multibit en su puerto de entrada 284_{i1}, y las constantes de demora en su puerto de entrada 284_{i2}, y procesa los datos, para determinar los valores de los ponderadores que deben programar las diversas ubicaciones de memoria de las tablas de consulta, T1, T2, ... del conjunto de tablas de consulta 256. Debe observarse que la invención no está limitada a retardos particulares de los elementos de retardo T1, T2, pero esta característica perfeccionada se consigue a través de un amplio rango de valores de retardo.

El diagrama de flujo de las figuras 3a, 3b, 3c, 3d y 3e representa las etapas realizadas durante la calibración del sistema de la figura 2 utilizando el calibrador de error dinámico 280 de la figura 2. Los procesos representados por las figuras 3a, 3b, 3c, 3d y 3e comprenden etapas de proceso realizadas como entradas de operador en el proceso, y también comprende cálculos automáticos efectuados por un procesador. Dicho de otro modo, el proceso está diseñado para ser realizado por un procesador electrónico, pero se requieren algunas entradas de operador antes de poder realizar el proceso.

Generalmente, el proceso de calibración anteriormente descrito no requiere ser realizado de forma continua, pero más bien puede ser realizado en fábrica en el momento de fabricación del ADC, o posiblemente en el arranque inicial en una aplicación específica, u ocasionalmente durante su utilización. En particular, la recalibración debería efectuarse al cambiar la sintonización del filtro de bucle 234, para seleccionar anchos de banda o la frecuencia central deferentes. También podría ser deseable recalibrar (o utilizar calibraciones generadas previamente) a temperaturas operativas diferentes del ADC 210, para compensar las diferencias en errores que son atribuibles a la temperatura de los elementos activos.

Aunque la descripción anterior se refiere a la utilización de los componentes tanto reales como imaginarios de una estimación de la señal de error de no linealidad, los componentes tanto reales como imaginarios se utilizan para alcanzar estimaciones perfeccionadas de los componentes de fase de la no linealidad, pero los reales sólo pueden utilizarse en conjunción con el proceso aguas abajo simplificado, con resultados adecuados. Normalmente, los convertidores de la señal de bajada y los filtros de decimación se utilizan en el proceso aguas abajo. La conversión de la señal de bajada en el caso en el cual se utilizan componentes tanto imaginarios como reales requiere una multiplicación compleja. Si se utilizan solamente componentes reales, puede utilizarse una multiplicación real, con la consecuente simplificación del convertidor de la señal de bajada. Si no se utiliza la conversión de la señal de bajada, el filtro de decimación puede simplificarse de forma similar si sólo se utilizan componentes reales. Cuando se utiliza la estimación sólo real, el orden del corrector de filtro no lineal 250 de la figura 2 es normalmente el doble que en caso de utilización de entre un componente real y un componente imaginario. En este contexto, el término "orden" significa el número de derivaciones y sus tablas correspondientes; en el caso ilustrado en la figura 2, el orden es dos, porque sólo hay dos pares de tablas elemento de retardo/tabla de consulta, a saber el par 252a/T1 y el par 252b/T2.

La figura 4 ilustra dos gráficos superpuestos, que coinciden con la mayoría de los intervalos de frecuencia ilustrados, salvo en el intervalo de aproximadamente 95 a 105 Mhz. El gráfico inferior, o la amplitud inferior de los gráficos de la figura 4 representa el ruido de cuantificación a través de un intervalo que comprende el paso de banda del modulador sigma-delta multibit 216 de la figura 2. El gráfico inferior de la figura 4, que es un gráfico de ruido de cuantificación, presenta una zona de aproximadamente 100 MHz. En el gráfico inferior de ruido de cuantificación, la región alrededor de 100 MHz está afectada por el resonador, que reduce el ruido de cuantificación del bucle a un nivel inferior a -180 dB por debajo de la escala máxima/MHz, representando la escala máxima la mitad de la amplitud máxima permitida por el convertidor a partir de su valor central. El gráfico superior de la figura 4, que coincide con el gráfico inferior excepto en 100 MHz alrededor de la hendidura del resonador, representa el ruido atribuible a la no linealidad dinámica del DAC 244 de la figura 2. En el ejemplo particular de la figura 4, las no linealidades del DAC se simularon en un ordenador. El modelo de error de DAC utilizado en la simulación incluía filtros de reconstrucción de los elementos del DAV con desajustes tanto en el retardo de grupo como en la amplitud, representando el error dinámico. En la figura 4, la señal de excitación de error CW se representa con un pico a una frecuencia de aproximadamente 80 MHz. Las amplitudes de la señal de excitación de error se seleccionan para ejercer o excitar todos los códigos que representan niveles fuera del modulador sigma-delta 216; esto requiere una señal de calibración de escala máxima; también podría haber alguna desviación entre la frecuencia de la frecuencia de excitación de error que es asíncrona con la frecuencia de reloj del sistema. Además, la propia señal de excitación de error no debe introducir un ruido excesivo en la banda de paso; esto puede garantizarse utilizando una fuente con ruido de fase baja, o mediante la utilización de un filtro de banda de paso adicional (no ilustrado) en la salida del generador 282 de la figura 2.

Como ayuda para la comprensión del diagrama de flujo de las figuras 3a, 3b, 3c, 3d y 3e, en primer lugar se hará referencia a las figuras 6a y 6b. La figura 6a es una representación conceptual simplificada de la combinación de errores del DAC dinámicos y estáticos en la estructura de la figura 2, que implementa la ecuación expuesta en la figura 6b. Se trata de un modelo más minucioso que la figura 5a y la ecuación de la figura 5b. En la figura 6a, el código del DAC (en la salida del bloque de conversión de códigos 17, si se utiliza) se designa c_{1}(n), ..., c_{1}(n), ..., c_{W} como en la figura 6a. Los códigos del DAC están modulados individualmente en un conjunto 616 de bloques modulados 616_{a}, ..., 616_{i}, ..., 616_{N} mediante una función de impulso \Sigma_{n}\partial(t-nTs).

Los códigos modulados resultantes c_{1}(n)\Sigma_{n}\partial(t-nTs), ..., c_{i}(n)\Sigma_{n}\partial(t-nTs) ... c_{N}(n)\Sigma_{n}\partial(t-nTs) se aplican a un conjunto de multiplicadores generalmente designados como 610 para multiplicación o ponderación por ponderadores de código idealizado W_{1}, ..., W_{i}, ..., W_{W}, respectivamente, para generar códigos individuales modulados, ponderados, c_{1}(n)\Sigma_{n}\partial(t-nTs)W_{1}, ..., c_{i}(n)\Sigma_{n}\partial(t-nTs)W_{i} ... c_{N}(n)\Sigma_{n}\partial(t-nTs)W_{N}. Cada código individual modulado, ponderado, se filtra mediante un conjunto de desajustes o filtros de reconstrucción de código, designados conjuntamente como 620, cada uno de los cuales presenta una respuesta de impulso dada por h_{e1}, ..., h_{ei}, ..., h_{eN}, respectivamente. Los desajustes pueden representarse como cambios de ganancia, retardo, fase y/o repuesta espectral. Estos desajustes representan el error total, incluyendo tanto el error estático como el error dinámico. Los códigos individuales modulados, ponderados y filtrados se suman en el nodo sumador 614 de l a figura 6a, para generar la señal reconstruida analógica deseada y_{\tau} (t) que incluye los errores dinámicos y estáticos.

La figura 7 es un diagrama de bloques conceptual simplificado que representa el proceso que se realiza en el calibrador de error dinámico 280 de la figura 2 para determinar los coeficientes para las tablas de consulta del conjunto 256. En la figura 7, el código convertido y(n) generado en el puerto de salida 236 de la figura 2 se aplica a través de un camino de señal 710 al filtro digital 712 y al convertidor de código binario a DAC 714. El filtro digital 712 presenta la característica H_{D}, que es una característica de pasa baja o pasa banda, para pasar el error de DAC al interior de la banda de interés, y para atenuar componente de fuera de la banda de interés. El convertidor de código 714 efectúa el inverso de la transformación de código efectuada por el convertidor de código 217 de la figura 2, para generar una pluralidad de códigos c_{1}(n), ..., c_{Nt}(n) en los caminos de señal de salida 716_{1} a 716_{Nt} respectivamente, de un conjunto de caminos de señal 716. Cada código individual de un camino de señal del conjunto 716 es filtrado por el filtro correspondiente 718_{1}, ..., 718_{Nt} de un conjunto 718 de filtros, cada uno de los cuales presenta la característica de filtro H_{D}. La ponderación de salida de cada filtro H_{D} 718_{1}, ..., 718_{Nt} del conjunto 718 es una señal de código de banda limitada C_{di}(n), que se aplica a través d un camino de señal 720_{1} de un conjunto 720 de caminos de señal a un conjunto 722 de filtros transversales 722_{1}, ..., 722_{Nt}. Cada uno de los filtros transversales 722_{1}, ..., 722_{Nt} comprende retardos designados de forma variada como z^{-L0}, z^{-L1}, z^{-L2}, ..., donde z^{-L1} representa un retardo incremental igual a un intervalo de reloj, y los valores L_{0}, L_{1}, L_{2}, ... son los retardos de los elementos de retardo del conjunto 252 de la figura 2. Los retardos se seleccionan para corresponder a los retardos utilizados en los filtros no lineales del conjunto 252 de filtros de la figura 2. Los ponderadores W_{ei} representan las ponderaciones de filtro FIR que multiplican las señales retardadas derivadas. En relación con los ponderadores de código W_{ei} = [W_{ei0}, W_{ei1}, W_{ei2}, ..., W_{eiM-1}], el primer índice i representa los caminos de señal correspondientes a 720, y el segundo índice, que progresa de 0 a M-1, representa las ponderaciones aplicadas a las señales de derivación de la línea de retardo con derivaciones. Las salidas filtradas y_{g1} a y_{gNt} de la pluralidad de filtros transversales del conjunto 722 se aplican al circuito sumador o nodo 758, en el cual se suman conjuntamente para generar una representación o estimación de los errores y_{gd}(n). en la salida del modulador \Sigma\Delta multibit 216 de la figura 2. Cada una de estas señales y_{g1}(n) representa estimaciones de errores aportados por cada secuencia de código al error total y_{gd}(n). Los errores estimados y_{gd}(n) generados en la salida del nodo sumador 758 se aplican a l puerto de entrada inversor (-) del circuito sumador 760, para generar la señal digital multibit corregida e representativa de la señal analógica aplicada al puerto de entrada 212 de la figura 2.

El diagrama de bloques de la figura 7 sugiere un criterio de optimización en el cual la señal deseada d(n) menos
y_{gd}(n) genera un error e(n) que se minimiza mediante la selección adecuada de los ponderadores W_{ei} = [W_{ei0}, W_{ei1}, W_{ei2}, ..., W_{eiM-1}]. La selección de los ponderadores puede obtenerse mediante una solución de mínimos cuadrados, descrita junto con el diagrama de flujo de las figuras 3a, 3b, 3c, 3d y 3e.

En el diagrama de flujo de las figuras 3a, 3b, 3c, 3d y 3e, el proceso o circuito lógico (en lo sucesivo circuito lógico) empieza en el bloque 310, que representa la obtención de determinadas propiedades del modulador sigma-delta multibit 216 de la figura 2, a saber, la frecuencia central del paso de banda, el ancho de banda, y la profundidad de hendidura dispuestos por el resonador 234 que actúa en el bucle de realimentación del modulador sigma-delta 216. Esta información puede obtenerse mediante la medición efectuada en un aparato de hardware o mediante el ajuste de coeficientes en una forma de realización de software. A partir del bloque 310, el circuito lógico fluye a un nuevo bloque 312, que representa el ajuste de los coeficientes en el filtro digital de limitador de banda implementado mediante software 284BPF del procesador 284 de la figura 2, para que sólo los componentes de error de la señal de salida del modulador sigma-delta 216, que fluyen a través del camino de señal 219^{1} al procesador 284, se almacenen en las memorias (analizador de estado lógico 284LSA) asociado con el procesador para uso posterior. Los expertos en la materia saben que el analizador de estado lógico puede utilizarse asociado con un procesador 284 para capturar las muestras sincrónicamente y almacenarlas en la memoria para posterior utilización por el procesador 284. Más particularmente, el bloque 232 representa una selección de h_{D}(n), que son valores de respuesta de impulso finita (FIR), como los coeficientes del filtro limitador de banda 284BPF en el procesador 284. El filtro digital también puede implementarse como un filtro IIR, pero no es la forma preferida de filtro. La selección de estos coeficientes genera una respuesta espectral H_{D} (e^{jwn}) que coincide con la banda de paso del modulador sigma-delta multibit 216. La respuesta de banda de bloqueo del filtro limitador de banda 284 BPF se selecciona para atenuar el ruido de cuantificación en la salida del modulador sigma-delta 216 a un nivel que haga negligible el ruido de cuantificación en relación a los componentes de cuantificación del interior de la banda de paso, y para atenuar las señales de excitación de error(las generadas por el oscilador 282 de la figura 1) a las frecuencias seleccionadas fuera de la banda de paso (las señales de onda continua o calibración CW se encuentran en hendiduras en la respuesta de filtro). El orden del filtro limitador de banda 284BPF puede situarse normalmente en un intervalo de 100 a 600.

A partir del bloque 312 de las figuras 3a, 3b, 3c, 3d y 3e, el circuito lógico fluye a un nuevo bloque 314, que representa la energización del oscilador (u osciladores) 282 de la figura 2 para generar la señal de excitación de error CW, que se aplica a través del camino de señal 224 al puerto de entrada 214_{2}, y que fluye a través del modulador sigma-delta multibit 216 al puerto de salida 216o, y vuelve al calibrador de error dinámico 280 por medio del camino de señal 219_{1}. Como se ha mencionado anteriormente, las señales de excitación de error se seleccionan para estar justo fuera de la banda de paso del filtro limitador de banda, cada una en su propia hendidura.

A partir del bloque 314 de las figuras 3a, 3b, 3c, 3d y 3e, el circuito lógico fluye al bloque 316, el cual representa la recogida de respuestas en tiempo real por la parte del analizador del estado lógico 384LSA del calibrador 280 de la figura 2, es decir, la captura y almacenaje de las señales de salida del modulador sigma-delta 216. Los datos así recogidos para uso posterior se designan y(n). A partir del bloque 316 de las figuras 3a, 3b, 3c, 3d y 3e, el circuito lógico fluye por medio de un nodo lógico A al bloque posterior 320. El tipo de codificación del DAC se seleccionar en un bloque 318 para operaciones posteriores; el tipo de codificación es un parámetro conocido del proceso en el modulador sigma-delta 216. Los códigos binarios y los códigos termométricos se encuentran comprendidos entre los tipos de codificación posibles.

El bloque 320 de las figuras 3a, 3b, 3c, 3d y 3e representa una parte del proceso realizado en el bloque procesador 284 de la figura 2. Más particularmente, el bloque 320 de las figuras 3a, 3b, 3c, 3d y 3e representa la conversión de los datos recogidos en el bloque 316 en señales de código de DAC digitales paralelas, dispuestas como matriz C, lo cual se expone en el bloque 320. La matriz C representa el código de las muestras y (n) (n el camino de señal 219_{1} de la figura 2), convertido en un código correspondiente al código que recibe el DAC 240 de la figura 2 a través de un camino de señal 241a para generar señales analógicas reconstruidas en el camino de señal 241b. Dicho de otro modo, la matriz C representa la salida del bloque de conversión de código 217 de la figura 2, "reconvertido" al estado de codificación original en el puerto de entrada del bloque de conversión de código 217. Como se ha mencionado anteriormente, este estado de codificación original puede ser binario, termométrico, o posiblemente de algún otro tipo de código. En general, el modulador sigma-delta multibit 216 de la figura 1 genera un código binario corriente en su puerto de salida 216o; si el DAC 240 también utiliza un código binario corriente, no se requiere ningún convertidor de código 217 real en la figura 2, ni ninguna conversión de código en el bloque 320 de las figuras 3a, 3b, 3c, 3d y 3e, debido a que el código convertido es el mismo que el código entrante. En la mayoría de los casos la codificación del DAC será una codificación termométrica. Esta codificación termométrica puede acoplarse directamente la DAC 240 a partir de los comparadores (no ilustrados) en el ADC 236.

En los elementos de la matriz C del bloque 320 de las figuras 3a, 3b, 3c, 3d y 3e, los subíndices numéricos representan la secuencia específica de datos que la muestra representa en el código reconvertido (es decir, en el código termométrico u otro código que fluya entre el ADC 236 y el DAC 240), y el número entre paréntesis representa el tiempo en el cual se produce la muestra. Dicho de otro modo, las hileras de la matriz C representan una de las secuencias paralelas de datos convertidos, lo cual significa que si existen N secuencias paralelas de datos en la señal de entrada multibit aplicada al DAC 240 de la figura 2, cada hilera de la matriz C representa muestras de una sola de tales secuencias, y en la matriz C deben existir N hileras. Sólo cuando el código de la salida multibit del modulador sigma-delta 216 es la misma que la del código utilizado por el DAC 240 (es decir, cuando no se utiliza ningún convertidor de códigos 217) el número N será necesariamente igual en la fuente y en los datos convertidos. Cada elemento de la matriz C de las figuras 3a, 3b, 3c, 3d y 3e es un solo dígito, que puede adoptar valores de cero (0) o uno (1). La matriz C representa el estímulo en cada uno de los elementos ( no ilustradas separadamente) del DAC 240 de la figura 2, en presencia de la señal de excitación CW.

Desde el bloque 320 de las figuras 3a, 3b, 3c, 3d y 3e, el circuito lógico fluye al bloque 322, que representa la etapa de filtración de las señales del conjunto de códigos DAC representado por la matriz C con el filtro limitador de banda 284BPF asociado con el calibrador de error dinámico 280 de la figura 2. Más particularmente, Los códigos del DAC representados por la matriz C del bloque 320 se filtran mediante la función h_{D}(n). El resultado de esta filtración es la generación de señales de código de banda limitada c_{di}(n), que pueden ser representadas por la matriz C_{d}, la cual se expone en el bloque 322 de las figuras 3a, 3b, 3c, 3d y 3e. Cada uno de los elementos de la matriz C_{d} se identifica por medio de un subíndice numérico y un sufijo entre paréntesis, con el mismo significado atribuido a los subíndices y los sufijos de la matriz C. Las señales representadas por la matriz C_{d} son las aportaciones espectrales individuales de cada secuencia de código generada por el DAC 240 y aportada a la banda de interés, que es la banda de paso del filtro limitador de banda 284BPF. Aunque los códigos sin filtrar adopten valores de sólo uno y cero, los códigos filtrados pueden adoptar valores distintos de cero y uno. La formación de ruido del modulador sigma-delta produce una correlación entre las secuencias de código filtradas representadas en la matriz C_{d} de modo que la suma de estas secuencias de código genera una secuencia de señal de potencia menor, y preferiblemente mucho menor; en otras palabras, la suma de una pluralidad de secuencias de código, cada una de las cuales presenta una desviación estándar de 0,1, por ejemplo, puede dar como resultado la generación de una señal sumada con una desviación estándar de 0,001.

A partir del bloque 322 de las figuras 3a, 3b, 3c, 3d y 3e, el circuito lógico fluye a través del nodo lógico B al bloque 324, que representa la creación de una matriz de observación X_{0}. El circuito lógico del bloque 324 de las figuras 3a, 3b, 3c, 3d y 3e requiere la información relativa al número de derivaciones M y a las magnitudes de los retardos en la línea de retardo con derivaciones 252 de la figura 2, como se expone en el bloque 326; esta información debe proporcionarse antes de la operación del bloque 324 de las figuras 3a, 3b, 3c, 3d y 3e. La matriz de observación X_{0} generada en el bloque 324 organiza los datos disponibles de la matriz C_{d} para su resolución para determinar los valores necesarios de la tabla de consulta requeridos en las tablas T1, T2, ... del conjunto 256 de las tablas de consulta del estimador de error de filtro no lineal 251 del corrector de filtro no lineal 250 de la figura 2. La matriz X_{0} comprende N_{T} submatrices correspondientes al número de códigos en los datos reconvertidos C_{d}. Cada submatriz presenta una altura (vertical) igual al número de muestras N_{\tau} y una anchura (horizontal) igual al número de derivaciones M de la línea de retardo 252 de la figura 2. En el bloque 324 de las figuras 3a, 3b, 3c, 3d y 3e sólo se ilustran las submatrices primera, segunda y última de la matriz X_{0}. En la matriz X_{0} del bloque 324, la parte de subíndice de cada elemento de cada submatriz tiene el mismo significado que en la matriz C_{d} y los sufijos entre paréntesis, tales como "(L_{g} + 1)", representan las ubicaciones transformadas de los elementos. Los datos de la matriz de observación están dispuestos en un patrón regular en el cual cada código dispondrá de múltiples columnas de datos adyacentes dentro de X_{0}, representando cada columna un conjunto de muestras en el tiempo de cada código convertido, con demoras correspondientes a una demora o retardo seleccionado. Las demoras (L_{X}) representan las demoras de los elementos de demora 252x de la figura 2.

Como se ha mencionado, la matriz X_{0} del bloque 324 de las figuras 3a, 3b, 3c, 3d y 3e consiste en una pluralidad de submatrices, desplegadas o dispuestas horizontalmente, de las cuales sólo se ilustran la primera, la segunda y la última. Cada submatriz de la matiz X representa los datos de uno de la pluralidad de códigos que aparecen en el camino de señal 219 de la figura 2. En la matriz X_{0}, la primera matriz o la matriz situada a más a la izquierda comprende una pluralidad de columnas de datos, dispuestas horizontalmente. Una columna de datos de la matriz X_{0} representa una demora particular suministrada por los elementos de retardo 252 de la figura 2, y a cada demora le corresponde una columna de datos. La columna de datos situada más a la izquierda de la primera submatriz de la matriz X_{0} comprende una serie vertical de elementos, que va desde el primer elemento C_{d1}(L_{0}) en la parte superior de la columna al último elemento C_{d1}(L_{0}+ N_{s}) en la parte inferior.; sólo se ilustran el primer, segundo y último elementos de la primera columna. En la primera columna de la primera submatriz de la matriz X_{0}, el primer elemento C_{d1}(L_{0}) representa la primera muestra del primer código filtrado (código 1), retardado por el primer elemento de retardo (252a de la figura2), el segundo elemento de la parte superior C_{d1}(L_{0}+ 1) representa la muestra sucesiva siguiente del código filtrado 1, también retardada por el primer elemento de retardo 252a. El resto de la primera columna de la submatriz situada más a la izquierda de la matriz X_{0} de las figuras 3a, 3b, 3c, 3d y 3e representa las demás muestras del código 1 retardadas por el primer elemento de retardo 252a, hasta la última o N^{ava} muestra, C_{d1}(L_{0}+ N_{s}), que aparece en la parte inferior de la primera columna de la primera submatriz. La siguiente columna, o segunda columna, de la primera submatriz (no ilustrada), representa el mismo código 1, retardado por la suma del retardo del siguiente elemento de retardo y todos los retardos anteriores acumulados, que en el caso de la columna 2 representa la suma de los retardos de los dos elementos primero y segundo, 252a y 252b, de la figura 2. La última columna, o columna situada más a la derecha, de la primera submatriz de la matriz X_{0} representa el mismo código 1, retardado por la suma de todos los retardos 252, incluyendo el último, o (M-1)^{avo} de los elementos de retardo de la figura 2.

De forma similar, la columna de datos más a la izquierda de la segunda submatriz X_{0} (la segunda submatriz de la izquierda) del bloque 324 de las figuras 3a, 3b, 3c, 3d y 3e comprende una serie vertical de elementos, que va desde el primer elemento C_{d2}(L_{0}) en la parte superior de la columna al último elemento C_{d2}(L_{0}+ N_{s}) en la parte inferior.; sólo se ilustran el primer, segundo y último elementos de la primera columna de la segunda submatriz. En la primera columna de la segunda submatriz de la matriz X_{0}, el primer elemento C_{d2}(L_{0}) representa la primera muestra del segundo código filtrado (código 2), retardado por el primer elemento de retardo (252a de la figura2), el segundo elemento de la parte superior C_{d2}(L_{0}+ 1) representa la muestra sucesiva siguiente del código filtrado 2, también retardada por el primer elemento de retardo 252a. El resto de la primera columna representa todas las demás muestras del código 2 retardadas por el primer elemento de retardo 252a, hasta la última o N^{ava} muestra, C_{d2}(L_{0}+ N_{s}), que aparece en la parte inferior de la primera columna de la segunda submatriz. La siguiente columna, o segunda columna, de la segunda submatriz (no ilustrada), representa el mismo código 2, retardado por la suma del retardo del siguiente elemento de retardo y todos los retardos anteriores acumulados, que en el caso de la columna 2 representa la suma de los retardos de los dos elementos primero y segundo, 252a y 252b, de la figura 2. La última columna, o columna situada más a la derecha, de la segunda submatriz de la matriz X_{0} representa el mismo código 2, retardado por la suma de todos los retardos 252, incluyendo el último, o (M-1)^{avo} de los elementos de retardo de la figura 2.

La columna de datos más a la izquierda de la última submatriz de la matriz X_{0} o submatriz N^{ava} (la última submatriz contando desde la izquierda, la submatriz más a la derecha) del bloque 324 de las figuras 3a, 3b, 3c, 3d y 3e comprende una serie vertical de elementos, que va desde el primer elemento C_{dNT}_{\tau}(L_{0}) en la parte superior de la columna al último elemento C_{dN}_{\tau}(L_{0}+ N_{s}) en la parte inferior; sólo se ilustran el primer, segundo y último elementos de la primera columna de la última submatriz. En la primera columna de la última submatriz de la matriz X_{0}, el primer elemento C_{dNT}(L_{0}) representa la primera muestra del N^{avo} código filtrado (código N_{T}), retardado por el primer elemento de retardo 252a, el segundo elemento de la parte superior C_{dNT}(L_{0}+ 1) representa la muestra sucesiva siguiente del código filtrado N_{T}, también retardada por el primer elemento de retardo 252a. El resto de la primera columna representa todas las demás muestras del código N_{T} retardadas por el primer elemento de retardo 252a, hasta la última o N^{ava} muestra, C_{dNT}(L_{0}+ N_{s}), que aparece en la parte inferior de la primera columna de la última submatriz. La siguiente columna, o segunda columna, de la última submatriz (no ilustrada), representa el mismo código N_{T}, retardado por la suma del retardo del siguiente elemento de retardo y todos los retardos anteriores acumulados, que en el caso de la columna 2 representa la suma de los retardos de los dos elementos primero y segundo, 252a y 252b, de la figura 2. La última columna, o columna situada más a la derecha, de la segunda submatriz de la matriz X_{0} representa el mismo código N_{T}, retardado por la suma de todos los retardos 252, incluyendo el último, o (M-1)^{avo} de los elementos de retardo de la figura 2.

A partir del bloque 324 de las figuras 3a, 3b, 3c, 3d y 3e, el circuito lógico de los flujos de calibración fluye, a través del nodo lógico C, al bloque 328, el cual representa el acondicionamiento de la matriz de observación X_{0} con ruido, para garantizar la estabilidad numérica (para eliminar la falta de convergencia del proceso matemático). La modificación con ruido también se necesita para forzar la solución para valores de tabla reducidos. Este condicionante elimina la posibilidad de generar un filtro no lineal que elimine la señal deseada. La modificación se realiza mediante la adición de ruido a los elementos de la matriz de observación X_{0} del modo siguiente. Un procedimiento preferido de introducción de ruido consiste en multiplicar la matriz de observación X_{0} por una matriz de dimensiones similares en la cual cada elemento está compuesto de la unidad de valor más una variable aleatoria escalada. Más particularmente, la matriz de observación condicionada es X_{c} = X_{0}(U + K_{0}A), donde U es una matriz unitaria de dimensión N_{s} por (N_{T} X M), A es una matriz de muestras de ruido con \sigma = 1 y dimensiones de N_{T} por (N_{T} X M), y K_{0} es una constante de modificación, que normalmente presenta valores situados entre 0,1 y 0,0001.

El circuito lógico fluye al bloque 330 a partir del bloque 328 de las figuras 3a, 3b, 3c, 3d y 3e. El bloque 330 representa el cálculo de la matriz de covarianza R y el vector de la señal deseada. La matriz de covarianza R = (X_{0}^{H}) (X_{0}), donde X_{0}^{H} es el complejo conjugado transpuesto de X_{0}. El vector de la señal deseada = [d(1), d(2), ..., d(N_{s})], donde los corchetes denotan un vector, y la señal deseada representa el error del DAC a través de la banda de paso del filtro limitador de banda 284BPF. Los elementos del vector vienen dados por

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A partir del bloque 320 de las figuras 3a, 3b, 3c, 3d y 3e, el circuito lógico de calibración fluye al bloque 332, que soluciona las ponderaciones de filtro de error. La solución se realiza como una solución Weiner estándar tal como se expone en el bloque 332. La primera etapa del proceso del bloque 332 es crear un vector P multiplicando el vector por el complejo conjugado de la matriz X_{0}. El vector P representa la correlación cruzada entre el vector de la señal deseada y la observación representada por X_{0}. A continuación se calcula el vector W_{e} como producto del inverso de la matriz de covarianza R y la matriz P. El vector W_{e} presentará elementos que comprenden los coeficientes del filtro de error, y están dispuestos en conjuntos correspondientes a cada índice de código. Como muestra el bloque 332 de las figuras 3a, 3b, 3c, 3d y 3e, el primer conjunto de coeficientes, que va desde W_{e10} a W_{e1M-1} corresponderá a los coeficientes de filtro de error del código 1 para cada uno de los retardos acumulados, que a su vez corresponden a cada una de las tablas de consulta. Un segundo conjunto de elementos W_{e20} a W_{e2M-1} que corresponden de forma similar a los coeficientes de filtro de error para el código 2 para cada uno de los retardos acumulados, se concatena con el primer conjunto de elementos. Por lo tanto, cada uno de los elementos del vector W_{e} corresponde a los coeficientes de una de las tablas de consulta T1, T2 del conjunto 256. A partir del bloque 332 de las figuras 3a, 3b, 3c, 3d y 3e, el circuito lógico fluye por medio de un nodo lógico D al bloque de decisión posterior 334, el cual representa la selección de uno de los esquemas de codificación de entre los esquemas de codificación del DAC previamente identificados, a saber binario, termométrico o de nivel, con lo cual el circuito lógico fluye al bloque correspondiente de los bloques 336, 338 ó 340 respectivamente.

Los bloques 336, 338 y 340 de las figuras 3a, 3b, 3c, 3d y 3e representan la generación de los valores de la tabla de consulta T_{ekm} mediante diversas ecuaciones, que se exponen en los bloques. Desde cualquiera de los bloques 336, 338 ó 340, el circuito lógico fluye al bloque 342, que representa la aplicación de los valores T_{emk} de la tabla de consulta a las ubicaciones de memoria asociadas k, m de las tablas de consulta del conjunto 256 de la figura 2, en que k, m representa la posición dirigida por el valor de amplitud de la señal k en esta tabla de consulta asociada con el número de retardo de la derivación m. Las ecuaciones de los recuadros proporcionan el traslado de los valores del vector W_{e} a los valores de la tabla T_{ekm}.

El bloque 344 de las figuras 3a, 3b, 3c, 3d y 3e representa la operación del convertidor analógico-digital 210 de la figura 2 para generar señales digitales con corrección de tiempo real para errores dinámicos del DAC, utilizando las tablas de consulta del conjunto 256 de la figura 2 cargadas con los valores como se ha explicado anteriormente para generar los valores digitales corregidos y_{c}(n) = y(n) - y_{g}(n), donde y_{c}(n) se determina tal como se expone en el bloque 344.

La figura 8 comprende dos gráficos superpuestos igual que en la figura 4, que muestran la salida resultante y_{D}(n) producida por el ADC 210 de la figura 2 incluyendo la corrección de filtro no lineal para los errores tanto estáticos como dinámicos, como se ha descrito anteriormente. En la figura 8, la señal aplicada al convertidor se representa por el pico pronunciado o línea espectral dentro de la banda de paso del modulador sigma-delta, y esta línea espectral aparece tanto en el gráfico superior como en el inferior dentro de la banda de paso de 95 a 105 MHz. El gráfico superior representa la señal sin corregir y(n) generada en el puerto de salida 219 del modulador sigma-delta multibit 216 de la figura 2, y el gráfico inferior representa la señal de salida corregida y_{c}(n) en el puerto de salida 250_{o} del corrector de filtro no lineal 250 de la figura 2. Como puede apreciarse, el corrector según la invención, en esta forma de realización, perfecciona el intervalo dinámico en aproximadamente 20 dB-.

Para los expertos en la materia se harán evidentes otras formas de realización. Por ejemplo, aunque se hayan descrito las tablas de consulta T1 y T2 del conjunto 256 como si fueran ROM, son de solo lectura en el contexto operativo normal (no calibración); las tablas de consulta son preferiblemente memorias controlables tales como RAM, de modo que el procedimiento de calibración puede invocarse fácilmente en la conexión inicial o en cualquier momento. Diversas partes de la disposición de la figura 2 puede ser en forma de hardware, firmware o software. Aunque se hayan mencionado frecuencias operativas específicas, la invención no depende de la operación a estas frecuencias, o de la operación en frecuencias superiores o inferiores a las mencionadas, ya que los beneficios que deben derivarse de ella no dependen sólo de la frecuencia operativa, sino también de otros factores, tales como el diseño del hardware asociado con el convertidor analógico-digital y la tecnología utilizada en el mismo. Aunque se han descrito señales como siendo aplicadas de forma variada a puertos de entrada inversores o no inversores de circuitos sumadores, los expertos en la materia comprenderán que puede obtenerse el mismo efecto mediante la selección adecuada de la polaridad de la señal aplicada junto con la naturaleza del puerto. Respecto a las tablas descritas, pueden ser ROM, PROM, RAM o similares.

Por lo tanto, un convertidor analógico digital (210) según un aspecto de la invención, para convertir señales de entrada analógicas a la forma digital paralela, comprende un modulador sigma-delta multibit (16; 216) que comprende un puerto de entrada (16i; 216i) al cual se aplican las señales de entrada analógicas, y el cual genera un flujo de datos digitales paralelo sobremuestreado en su puerto de salida (16o; 216o). El funcionamiento de dicho modulador sigma-delta (16; 216) está sujeto a errores causados por no linealidad tanto dinámica como estática. Un corrector de filtro no lineal se encuentra acoplado al puerto de salida (16o; 216o) del modulador sigma-delta, para recibir el flujo de datos digital paralelo. El corrector de filtro no lineal (250), como respuesta al flujo de datos digital paralelo, genera por lo menos un componente de entre un componente real y un componente imaginario (es decir, el componente real, el componente imaginario o ambos) de una estimación de los errores, y para sustraer el componente (o ambos) de los componentes real e imaginario de la estimación de los errores de los componentes equivalentes del flujo de datos digital paralelo. Esta sustracción produce por lo menos un componente real del flujo de datos digital paralelo, corregida de la no linealidad. Un filtro (270) con por lo menos una característica de pasa baja está acoplado para recibir el componente de entre un componente real y un componente imaginario del flujo de datos digital paralelo, para eliminar los componentes de señal fuera de banda de la misma. En una forma de realización de la invención, el filtro (270) con característica de pasa baja es un filtro de decimación.

En una forma de realización de la invención, el corrector de filtro no lineal (250) además genera el otro componente de los componentes real e imaginario, y sustrae ambos componentes real e imaginario de la estimación del error de los componentes equivalentes del flujo de datos digital paralelo, para de este modo generar un componente imaginario del flujo de datos digital paralelo, además del componente real.

En una forma de realización preferida de la invención, el corrector de filtro no lineal (250) comprende una línea de retardo con derivaciones (252) acoplada al flujo de datos paralelo (en el camino de señal 219), para generar una muestra retardada del flujo de datos paralelo en por lo menos una derivación (254a). Una tabla de consulta (T1 del conjunto 256) está acoplada a la derivación (254a), para producir componentes reales e imaginarios del error estimado de la muestra retardada. Una disposición sumadora (258, 260) está acoplada al flujo de datos digital paralelo y a la tabla de consulta, para sustraer los componentes real e imaginario del error estimado de los componentes correspondientes del flujo de datos digital paralelo.

Claims (8)

1. Convertidor analógico digital para convertir señales de entrada analógicas a una forma digital paralela, comprendiendo dicho convertidor analógico-digital:

un modulador sigma-delta multibit (216) que comprende un puerto de entrada al cual se aplican dichas señales de entrada analógicas, y el cual genera un flujo de datos digitales paralelo sobremuestreado en su puerto de salida, estando el funcionamiento de dicho modulador sigma-delta multibit sujeto a errores causados por no linealidad tanto dinámica como estática;

medios (280) para suministrar una señal de excitación de error dinámico al modulador sigma-delta multibit, estando dicha señal de excitación de error dinámico fuera de la banda de interés, y que son de una amplitud seleccionada para ejercer el intervalo dinámico completo de dicho modulador sigma-delta;

medios de corrección de filtro no lineal (250) acoplados a dicho puerto de salida de dicho modulador sigma-delta para recibir dicho flujo de datos digital paralelo, para generar un componente de entre un componente real y un componente imaginario de una estimación de dicho error, y para sustraer dicho componente de entre un componente real y un componente imaginario de dicha estimación de dicho error de los componentes equivalentes de dicho flujo de datos digital paralelo, para producir de este modo por lo menos un componente real de dicho flujo de datos digital paralelo, corregido de dicha no linealidad y para perfeccionar el intervalo dinámico de dicho modulador sigma-delta; y

un filtro (251) con por lo menos una característica de pasa baja, estando dicho filtro acoplado para recibir dicho un componente de entre un componente real y un componente imaginario de dicho flujo de datos digital paralelo, para eliminar los componentes de señal fuera de banda de la misma.

2. Convertidor analógico-digital según la reivindicación 1, en el que dichos medios de corrección de filtro no lineal (250) generan además el otro componente de dichos componentes real e imaginario, y sustraen tanto dicho componente real como el componente imaginario de dicha estimación de dicho error de los componentes equivalentes de dicho flujo de datos digital paralelo, para generar de este modo un componente imaginario de dicho flujo de datos digital paralelo además de dicho componente real.

3. Convertidor analógico-digital según la reivindicación 1, en el que dichos medios para suministrar una señal de excitación de error dinámico al modulador sigma-delta multibit comprenden un oscilador (282).

4. Convertidor analógico-digital según la reivindicación 1, en el que dichos medios de corrección de filtro no lineal comprenden:

una línea de retardo con derivaciones (252) acoplada a dicho flujo de datos paralelo, para generar una muestra retardada de dicho flujo de datos paralelo en por lo menos una derivación;

una tabla de consulta (T1, T2) acoplada a dicha derivación, para producir componentes reales e imaginarios del error estimado de dicha muestra retardada; y

medios de suma (258) acoplados a dicho flujo de datos digital paralelo y a dicha tabla de consulta, para sustraer dichos componentes real e imaginario de dicho error estimado de los componentes correspondientes de dicho flujo de datos digital paralelo.

5. Convertidor analógico-digital según la reivindicación 1, en el que dichos componentes real e imaginario comprenden componentes I y Q, respectivamente.

6. Procedimiento para accionar un convertidor analógico-digital que comprende:

(a) un modulador sigma-delta multibit que comprende un puerto de entrada al cual se aplican dichas señales de entrada analógicas, y el cual genera un flujo de datos paralelo digital sobremuestrado en su puerto de salida, estando sujeto el funcionamiento de dicho modulador sigma-delta a errores causados por no linealidad tanto estática como dinámica; y

(b) medios de corrección de filtro no lineal acoplados a dicho puerto de salida de dicho modulador sigma-delta para recibir dicho flujo de datos digital paralelo, para generar un componente de entre un componente real y un componente imaginario de una estimación de dicho error, y para sustraer dicho un componente de entre dichos componentes real e imaginario de dicha estimación de dicho error de los componentes equivalentes de dicho flujo de datos digital paralelo, para generar de este modo por lo menos un componente real de dicho flujo de datos digital paralelo, corregido de dicha no linealidad y para perfeccionar el intervalo dinámico de dicho modulador sigma-delta, comprendiendo dicho procedimiento las etapas siguientes:

aplicación, a dicho un componente de entre dichos componentes real e imaginario de dicho flujo de datos digital paralelo, de un filtrado con por lo menos una característica de pasa baja, efectuándose dicho filtrado para eliminar los componentes de señal fuera de banda del mismo;

aplicación a dicho puerto de entrada analógica de una señal de instrucción analógica sinusoidal que se encuentra fuera de la banda de interés, y la cual presenta una amplitud seleccionada para ejercer el intervalo dinámico completo de dicho modulador sigma-delta;

almacenaje en la memoria de un conjunto de muestras secuenciales de dicha señal digital;

utilización de un modelo de los errores en dicho modulador sigma-delta, efectuando operaciones matemáticas que definen los retardos y funciones de transferencia de amplitud de dichos medios de corrección de filtro no lineal, para tender a reducir dicho error.

7. Convertidor analógico-digital según la reivindicación 1, en el que dicho modulador sigma-delta comprende además un camino de señal directo para resonar, muestrear y cuantificar una señal de diferencia para producir el flujo de datos digital paralelo que representa la señal de entrada analógica, e incluye además un camino de señal de realimentación para generar una reconstrucción analógica de dicha salida paralela digital, para ayudar a la generación de dichas señales de diferencia, estando sujeta dicha reconstrucción analógica a no linealidades que son equivalentes a una señal de error añadida a dicha reconstrucción analógica, siendo codificado dicho error con un retardo por dicho modulador sigma-delta; y

en el que dichos medios de corrección de filtro no lineal están acoplados a dicho puerto de salida de dicho camino de señal directo, para recibir dicho flujo de datos digital paralelo y dicha señal de error retardada, codificada, comprendiendo dichos medios de corrección de filtro (a) una línea de retardo con derivaciones, que incluye por lo menos una derivación, acoplada a dicha salida de dicho camino de señal directo.

8. Convertidor analógico-digital según la reivindicación 7, que comprende además un circuito sumador que incluye un puerto de entrada no inversor acoplado a la salida de dicho camino de señal directo, e incluye además un puerto de entrada inversor, para sustraer una señal de error de dicho flujo de datos digital paralelo.