ES2255109T3 - Sistema y metodo de tratamiento de imagenes de trama en tiempo real a la alta resolucion. - Google Patents
Sistema y metodo de tratamiento de imagenes de trama en tiempo real a la alta resolucion.Info
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Abstract
LA PRESENTE INVENCION SE REFIERE A UNA UNIDAD DE TRATAMIENTO (RIP) DE TRAMA-IMAGEN DE TALLA REDUCIDA Y ECONOMICA, QUE OFRECE IMAGENES RAPIDAMENTE Y EN TIEMPO REAL SIN SER TAN CARA Y COMPLEJA COMO LAS UNIDADES DE LOS MODELOS ANTERIORES. LA RIP DE TAMAÑO REDUCIDO PUEDE ADAPTARSE PARA GENERAR IMAGENES EN UNA GAMA DE IMPRESION PARTICULAR DE FORMA QUE SE GESTIONEN EFICAZMENTE BARRAS DE IMPRESION, SIENDO LOS GASTOS DE EQUIPO REDUCIDOS. DICHA RIP USA UN MODULO DE PERSONALIZACION ASOCIADO CON UNA UNIDAD DE MANDO DE TAMAÑO REDUCIDO CON EL FIN DE DAR INFORMACIONES DE IMPRESION LIMITADAS A UNA IMPRESORA. EL MODULO DE PERSONALIZACION ADAPTA EL SISTEMA A UNA IMPRESORA PRECISA, COMO POR EJEMPLO LA IMPRESORA DE CHORRO DE TINTA MOORE R (OJO CON UN CIRCULO) INDEPENDENT CARTRIDGE ARRAY (MICA). EL MODULO DE PERSONALIZACION MANDA LA PETICION Y LA LECTURA DE DATOS DE TRAMA PARA CONSTRUIR LA MEMORIA RAM INTERMEDIA. DOS MEMORIAS EEPROM PUEDEN USARSE PARA MANDAR CADA BARRA LEIDA SEGUN LA POSICION Y DISTANCIA QUE ESTAS BARRAS TIENEN UNA CON RELACION A LA OTRA. SE MANDAN DESPUES DATOS DE PIXELS AL SERVIDOR CON LA DIRECCION DE LA BARRA DE IMPRESION. EL MODULO DE PERSONALIZACION EMITE LA SECUENCIA DE DATOS DE PIXELS HACIA EL SERVIDOR PARA OBTENER IMAGENES, PONE EN INTERFAZ LAS INFORMACIONES DE VISUALIZACION Y LAS DEL TECLADO Y TRANSFIERE LOS DIFERENTES DESFASES A UN ASIC DE MANDO PARA REMODELAR LOS DATOS DE PIXELS EN LA MEMORIA RAM INTERMEDIA.
Description
Sistema y método de tratamiento de imágenes de
trama en tiempo real a alta resolución.
Esta solicitud está relacionada con la solicitud
de patente estadounidense del mismo titular y de tramitación
conjunta con la presente US-A-5 796
411, presentada el 10 de julio de 1995 por Theodore F. Cyman et al.
y publicada el 18.08.1998.
Esta invención está relacionada con la
reproducción electrónica e inteligente de imágenes a alta velocidad
y con alta resolución, y más concretamente a la impresión
electrónica sin planchas a alta velocidad. Más concretamente, la
presente invención se refiere a Procesadores de imágenes de trama
(RIP, Raster Image Processor) para generar imágenes rápidamente. De
forma aún más concreta, la presente invención se refiere a sistemas
de procesadores de imágenes de trama dedicados de rango menor, de
alta velocidad y costes reducidos para la generación de imágenes de
alta resolución en tiempo real que incluyen varios tipos diferentes
de objetos de imagen.
Las modernas máquinas de impresión electrónicas
"sin planchas" de alta velocidad tienen capacidades con las que
ni siquiera podía soñarse hace sólo unos pocos años. Por ejemplo, la
actual línea de máquinas de impresión MIDAX® comercializada por
Moore Business Forms, Inc. de Lake Forest, Illinois, puede imprimir
imágenes de alta resolución en una "banda" de papel continua
que se desplaza a una velocidad del orden de 500 pies por minuto.
También se dispone ahora de máquinas de impresión en color a alta
velocidad y con alta resolución que pueden imprimir imágenes en
color con una resolución muy alta (por ejemplo, 600 dpi) en papel
continuo o con alimentación por hojas que se desplazan a
velocidades del orden de 300 pies por minuto o superiores.
Para proporcionar una flexibilidad máxima de las
imágenes, las máquinas de impresión electrónicas "inteligentes"
de alto rendimiento normalmente adquieren como entrada datos que
definen un valor digital para cada ubicación imprimible de la página
impresa. A este tipo de ubicaciones se les denomina normalmente
"píxeles" (abreviación de la expresión inglesa "picture
elements"). Aunque las máquinas de impresión electrónicas
inteligentes basadas en píxeles pueden imprimir virtualmente
cualquier imagen arbitraria (dentro de las limitaciones de color,
resolución y otras limitaciones de la máquina de impresión),
necesitan una enorme cantidad de datos de entrada para la impresión
de alta resolución. Por ejemplo, para imprimir una página de
8-1/2 pulgadas por 11 pulgadas a una resolución
de
600 puntos por pulgada requiere 5100 x 6600 = 33,66 millones de valores individuales de píxel. Las impresoras de alta velocidad pueden imprimir del orden de 300 a 500 páginas por minuto (es decir, del orden de 8 páginas o más por segundo) y, por tanto, requieren más de 300 millones de píxeles (120.000 caracteres) por segundo. El valor digital asociado con cada píxel puede ser nominalmente sólo un "bit" digital (si el "bit" es "on" (activado), la impresora debería depositar tinta en la ubicación correspondiente; si el "bit" es "off" (desactivado), la impresora no depositaría tinta en la ubicación correspondiente). Sin embargo, las modernas máquinas de impresión electrónicas proporcionan múltiples (por ejemplo, 4) bits para cada píxel para codificar el nivel de escala de grises o uno de los distintos colores. Esto requiere un sistema de suministro de datos que puede proporcionar del orden de 1,2 billones de bits digitales por segundo.
600 puntos por pulgada requiere 5100 x 6600 = 33,66 millones de valores individuales de píxel. Las impresoras de alta velocidad pueden imprimir del orden de 300 a 500 páginas por minuto (es decir, del orden de 8 páginas o más por segundo) y, por tanto, requieren más de 300 millones de píxeles (120.000 caracteres) por segundo. El valor digital asociado con cada píxel puede ser nominalmente sólo un "bit" digital (si el "bit" es "on" (activado), la impresora debería depositar tinta en la ubicación correspondiente; si el "bit" es "off" (desactivado), la impresora no depositaría tinta en la ubicación correspondiente). Sin embargo, las modernas máquinas de impresión electrónicas proporcionan múltiples (por ejemplo, 4) bits para cada píxel para codificar el nivel de escala de grises o uno de los distintos colores. Esto requiere un sistema de suministro de datos que puede proporcionar del orden de 1,2 billones de bits digitales por segundo.
Los ordenadores digitales de aplicación general
de un coste y complejidad razonables no son capaces de proporcionar
datos de impresión en flujo continuo a estas velocidades increíbles.
La alternativa a la operación en tiempo real de generar - tratar las
imágenes de impresión "off-line" (fuera de
línea) y almacenarlas para su posterior recuperación por la
impresora no es viable al menos porque la cantidad de datos
implicados en una tirada de impresión media es demasiado grande para
que puedan almacenarse de forma económica y accederse a ellos
rápidamente empleando técnicas convencionales de almacenamiento
masivo.
Para satisfacer las demandas de velocidad de los
datos de las generaciones anteriores de máquinas de impresión
electrónicas inteligentes se desarrollaron los sistemas dedicados
conocidos comúnmente como Raster Image Processor (RIP, procesadores
de imágenes de trama) para generar datos de imagen basados en una
representación de entrada compacta, tal como un archivo PostScript u
otro flujo de datos variable. Algunos de estos diseños de
procesadores RIP anteriores no podían generar datos de imagen en
tiempo real. Así, estos procesadores RIP anteriores padecieron el
inconveniente de que los datos que entraban procedentes del
dispositivo de entrada tenían que convertirse totalmente antes de
que pudiera suministrarse cualquier dato de salida al dispositivo de
impresión de salida y pudiese comenzar a imprimirse el trabajo de
impresión. Esta incapacidad de rasterización en tiempo real requería
que cada trabajo de impresión fuera tratado en dos fases: un proceso
de conversión fuera de línea, y un proceso de impresión en línea
posterior. Esto ocasionada retrasos, y constituía un grave problema
con los requisitos "just in time" (justo a tiempo) para la
entrega a los clientes de trabajos de impresión acabados.
Sin embargo, algunos sistemas de procesadores RIP
de la técnica anterior eran capaces de generar datos de imagen "on
the fly" (sobre la marcha) mientras se estaba imprimiendo el
trabajo de impresión. Un ejemplo de un procesador de imágenes de
trama de la técnica anterior capaz de generar datos de imagen en
sincronización en tiempo real con operaciones de impresión es el
procesador "Hybid RIP" ("H-RIP") producido
por Moore Business Forms, Inc. y descrito en el manual técnico de
referencia titulado "H-RIP Technical Manual"
(Moore Business Forms, Inc. 1994). El sistema H-RIP
empleado utilizaba circuitos de hardware dedicado controlados por un
controlador maestro basado en microprocesador para generar datos de
imagen de impresión rasterizados en tiempo real. En resumen, el
sistema H-RIP de la técnica anterior aceptaba, como
una entrada, un formato de archivo estandarizado almacenado en un
dispositivo de almacenamiento masivo tal como una cinta magnética.
En este diseño anterior, un sistema de datos XL (XL Data System)
intermedio leía el archivo de entrada de la cinta y lo suministraba
al procesador H-RIP para su tratamiento. El
procesador H-RIP incluía una interfaz XL que recibía
y almacenaba de forma intermedia los datos procedentes del sistema
de datos XL y suministraba los datos a un controlador maestro basado
en microprocesador. El controlador maestro interpretaba los datos de
entrada y generaba una lista de visualización que especificaba los
objetos que iban a interpretarse en la siguiente página impresa. El
controlador maestro escribía imágenes de mapa de bits de las fuentes
solicitadas para reproducir la representación de la lista de
visualización en una memoria FIM (Font Image Memory, memoria de
imágenes de fuentes) para hacer que estos objetos estén disponibles
para su interpretación. El controlador maestro controlaba entonces
la memoria FIM para escribir las imágenes de mapa de bits en un
generador BIG (Binary Image Generador) que incluye un par de
memorias de mapa de bits de página completa, "interpretando"
con ello una imagen de memoria de toda la página que va a
imprimirse. Mientras estaba creándose una página de imagen en una de
las memorias de mapa de bits de página completa, el control dedicado
de la máquina de impresión y los circuitos de interfaz podían
acceder a una imagen de memoria ya completa en la otra memoria y
proporcionar sus valores de píxeles a la máquina de impresión con
un sincronismo en tiempo real con el movimiento de "la banda"
de papel. Normalmente, la máquina de impresión no podía aceptar una
página completa de una vez, sino que más bien requería que los datos
se presentaran en "trozos" más pequeños (por ejemplo, en
bloques que comprendían una o varias líneas de imagen). El
procesador H-RIP proporcionaba estos "trozos" a
la máquina de impresión en sincronismo con la demanda de datos de la
máquina.
El sistema H-RIP de la técnica
anterior de Moore tuvo éxito por derecho propio. Sin embargo, eran
posibles mejoras adicionales. Por ejemplo, este sistema
H-RIP de la técnica anterior no tiene suficiente
velocidad y ancho de banda para mantenerse al día con las avanzadas
máquinas de impresión de alta velocidad y alta resolución
disponibles actualmente. Adicionalmente, el sistema
H-RIP de la técnica anterior estaba limitado a la
impresión monocromática y no contaba con capacidades para el color.
Además, este sistema H-RIP de la técnica anterior
estaba limitado a un único formato de entrada, y no podía tratar
eficazmente las imágenes gráficas. Asimismo, el sistema
H-RIP de la técnica anterior sólo podía trabajar con
un único tipo de máquina de impresión (una impresora inteligente
Moore Business Forms MIDAX®) y era incompatible con otros tipos de
máquinas de impresión. Tal como se explicará posteriormente, estas
deficiencias presentan grandes desventajas en algunas
aplicaciones.
Una desventaja del diseño del procesador
H-RIP de la técnica anterior se refiere a su
capacidad de trabajar con un único tipo de impresora. El procesador
H-RIP se diseñó a encargo para proporcionar datos a
la impresora inteligente Moore MIDAX® 300, y no era capaz de
trabajar con ninguna otra impresora (no compatible). Sin embargo,
los compradores normalmente tienen una elección entre varios modelos
diferentes de máquinas de impresión inteligentes, y las
instalaciones de impresión más grandes pueden tener varios tipos de
impresoras diferentes para utilizarlas con diferentes tipos de
tiradas de impresión. Por ejemplo, una impresora puede utilizarse
para la producción de grandes tiradas de impresión, otra impresora
puede utilizarse para la producción de tiradas cortas que requieren
color y gráficos de alta calidad, y otra impresora adicional puede
ser óptima para imprimir texto con gráficos sencillos tales como
líneas, recuadros y ángulos. En el pasado, la imprenta tenía que
adquirir un sistema RIP diferente para cada dispositivo de impresión
diferente ya que cada procesador RIP estaba adaptado específicamente
a una impresora concreta correspondiente.
El requisito de varios tipos diferentes de
procesadores RIP (cada uno de los cuales puede costar varias decenas
de miles de dólares, suponiendo que estén disponibles en el mercado)
conducía a un gran gasto y confusión. Por ejemplo, los distintos
sistemas RIP contarían normalmente con un cableado totalmente
diferente, así como su instalación, mantenimiento y otros
requisitos. Los técnicos y operarios tenían que entrenarse para el
servicio de cada uno de los diferentes sistemas RIP. Tenían que
almacenarse piezas de repuesto para muchos sistemas RIP diferentes.
Las incompatibilidades de software y de los datos de entrada entre
los diferentes sistemas RIP requerían una amplia coordinación
logística para garantizar que los trabajos de impresión se
preparaban para la correcta combinación de procesador RIP y máquina
de impresión asociada de forma única. Estos problemas pueden haber
limitado efectivamente el número de tipos diferentes de dispositivos
de impresión que una instalación de impresión determinada podía
presentar, reduciéndose así los tipos de servicios de impresión que
podían ofrecérseles a los clientes.
Los procesadores RIP de la técnica anterior, tal
como el procesador H-RIP, también tenían la
desventaja de que sólo podían aceptar datos de entrada en un único
formato estandarizado. Para utilizar datos de entrada en un formato
diferente, un operario de impresión tendría que convertir los datos
al formato estándar (o utilizar un procesador RIP diferente para
aceptar ese formato de entrada diferente). Cada vez que el operario
de la máquina de impresión quería utilizar un formato de entrada
diferente, tenía que convertir los datos a un formato que pudiera
utilizar el procesador RIP asociado con el dispositivo de impresión
programado para imprimir el trabajo. El operario de la máquina de
impresión podía tener que encargar, adaptar o adquirir un procesador
RIP u otro sistema de conversión adecuado si no contaba con ningún
sistema que tratara el nuevo formato no estándar. Las conversiones
fuera de línea eran tediosas, en algunas ocasiones no eran fiables,
y aumentaban en gran medida la duración general del tratamiento y
las horas hombre requeridas para completar un determinado trabajo de
impresión. Por ejemplo, para procesar un encargo de impresión
sencillo que comprende múltiples partes que representan diferentes
formatos de entrada, el operario de impresión puede tener que
imprimir la primera parte del trabajo, y luego reiniciar el sistema
con un procesador RIP diferente (lo cual debe realizarse fuera de
línea) para interpretar un formato de entrada diferente. Entonces
imprimiría la siguiente parte del conjunto de impresión, y
posiblemente a continuación reiniciaría y volvería a configurar el
sistema nuevamente para imprimir una parte adicional del trabajo
empleando otro formato de entrada diferente. El operario tendría que
continuar de este modo hasta que se completara todo el trabajo de
impresión de múltiples partes, un proceso bastante prolongado,
pesado e ineficaz que requería bastante
tiempo.
tiempo.
Además, los diseños de procesadores RIP
anteriores tal como el procesador H-RIP no eran
capaces de proporcionar los más de 300 millones de píxeles por
segundo necesarios para el funcionamiento de las máquinas de
impresión electrónicas a color y monocromáticas de alta velocidad y
alta resolución. Los sistemas RIP anteriores capaces de generar
imágenes gráficas a color estaban limitados a velocidades de
conversión de 100 millones de píxeles por segundo, mientras que las
máquinas de impresión a color más actuales con alta resolución
pueden requerir datos a unas velocidades superiores al triple de
esta cantidad. Los problemas de producción y ancho de banda se
exacerbaban por el uso siempre creciente de gráficos complejos en el
proceso de reproducción de imágenes inteligente. Las operaciones de
tratamiento relacionadas con gráficos y partes de ajuste de la
página para acomodar los gráficos pueden ser operaciones que
requieren una gran cantidad de tiempo, y los gráficos a todo color y
alta resolución requieren un gran espacio de almacenamiento. La
manipulación de las imágenes gráficas también puede requerir que los
datos de entrada estén "screened" (en trama) para proporcionar
graduaciones de color adecuadas, añadiendo incluso más tiempo de
tratamiento.
De esta manera, ha habido una demanda que se
sentía desde hace tiempo de un procesador de imágenes de trama que
pueda recibir entradas en varios formatos diferentes (por ejemplo,
fuentes, gráficos a todo color, dibujo de línea, diseños, etc.) de
una gran variedad de dispositivos de entrada diferentes y sea capaz
de generar salidas en diferentes formatos que puedan utilizarse por
diferentes tipos de dispositivos de salida de impresión (u otros).
Además, existe una demanda de proporcionar un procesador de imágenes
de trama con un rendimiento muy alto, es decir, que también sea
capaz de tramar y procesar datos de color. También existe la
necesidad de proporcionar un procesador de imágenes de trama que sea
modular y pueda expandirse para satisfacer las necesidades y
requisitos cambiantes. Además, sería deseable proporcionar un
procesador de imágenes de trama que pueda generar datos gráficos de
alta resolución "sobre la marcha" para suministrarlos en tiempo
real a una máquina de impresión de alta velocidad.
La invención, de tramitación conjunta con la
solicitud US-A-5 796 411,
proporciona un procesador de imágenes de trama que puede satisfacer
estos objetivos. Proporciona un sistema de tratamiento de imágenes
raster (imágenes de trama) y un método que puede mantenerse al día
con las más rápidas impresoras de alta resolución disponibles
actualmente. Puede tratar imágenes "sobre la marcha", es decir,
generar imágenes a partir de representaciones de entrada compactas
de forma tan rápida que la impresión puede tener lugar básicamente
en el mismo tiempo real que el procesador RIP procesa los datos de
entrada. Esto tiene beneficios sustanciales para los clientes dado
que permite que los encargos de impresión se devuelvan muy
rápidamente, satisfaciendo con ello los requisitos de entrega
"justo a tiempo", lo cual no era posible al emplear algunos de
los sistemas anteriores basados en procesa-
dores RIP.
dores RIP.
En el sistema de la solicitud
US-A-5 796 411, la capacidad de
formar imágenes de impresión en tiempo real se mejora adicionalmente
por el uso de una memoria caché de datos de alta velocidad y una
disposición de unidades de disco asociada para producir un
rendimiento de alta velocidad de los datos en el sistema. La
disposición de discos puede almacenar, por ejemplo, una biblioteca
de gráficos de alta resolución a los que puede accederse "sobre la
marcha" según se requiera como respuesta al flujo de datos de
entrada. En la realización preferida, la disposición de discos
proporciona una capacidad de almacenamiento y un rendimiento muy
altos (por ejemplo, puede accederse al almacenamiento global de 32
GB de información a una velocidad de más de 50 MB por segundo). Esto
le permite al sistema acceder a imágenes gráficas mientras el
trabajo de impresión concreto está permitiendo la conversión, la
recuperación y la impresión de gráficos e imágenes de forma casi
simultánea. Una disposición de memoria caché de datos acoplada a la
disposición de discos proporciona una disposición de almacenamiento
caché / almacenamiento intermedio FIFO
(first-in-first-out,
primero en entrar, primero en salir) para maximizar el rendimiento
y reducir el tiempo de acceso.
Para mejorar adicionalmente las capacidades
gráficas, el sistema de la solicitud
US-A-5 796 411 también puede
proporcionar un acelerador gráfico adaptado que puede generar, sobre
la marcha, muchos gráficos "primitivos" o simples (por ejemplo,
ángulos, líneas, recuadros, etc.) al mismo tiempo que está
generándose el resto de la imagen de impresión.
Una realización preferida de la solicitud
US-A-5 796 411 puede proporcionar,
por ejemplo, una arquitectura totalmente modular que incluye un
módulo de interfaz XL para la sincronización e interconexión de
datos de entrada, un módulo controlador maestro para el control y la
coordinación generales, un módulo de procesador RISC de alta
velocidad para la conversión y manipulación de los datos, un módulo
FIM (Font Image Memory, memoria de imágenes de fuentes) para
almacenar imágenes de bits de las fuentes, un módulo Binary Image
Generador (BIG, generador de imágenes binarias) para el
almacenamiento intermedio doble de imágenes a toda página, y un
módulo Engine Control Module (ECM, módulo de control de la máquina)
que controla e interconecta con la impresora en particular o con
otros dispositivos de salida.
Durante el tratamiento y la impresión de
documentos, se proporciona un bloque de trabajo o archivo que
contiene una descripción de todo el trabajo que va a imprimirse,
incluyendo una presentación página a página del trabajo. Una vez que
se ha recibido la entrada, el procesador RIP recopila y ensambla los
caracteres y otros "objetos" de imagen en una memoria de mapa
de bits de página completa. La información proporcionada con el
trabajo determina el tamaño y la colocación del texto y los
gráficos. El sistema "recuerda" automáticamente dónde se han
colocado ciertos caracteres para no duplicar o superponer nuevos
caracteres.
El sistema de la solicitud
US-A-5 796 411 ha sido capaz de
alcanzar velocidades ampliamente superiores a las de los sistemas de
la técnica anterior basados en procesadores RIP, y puede funcionar a
velocidades superiores a 300 mega píxeles por segundo. Parte del
éxito del sistema y su capacidad de funcionar a tan altas
velocidades es que la realización preferida también es capaz del
"tramado (screen) sobre la marcha". Es decir, puede tramar
automáticamente datos que se refieren a las imágenes de manera que
las distintas escalas de grises o niveles de color sean correctos
para un proceso de impresión contone (tono continuo). En la
solicitud US-A-5 796 411 se
describe un número de características ventajosas adicionales
proporcionadas por el sistema descrito en dicha especificación.
Las ventajas y características ofrecidas por el
sistema descrito en la solicitud de tramitación junto con la
presente US-A-5 796 411 proporcionan
un avance significativo respecto a la técnica anterior. Sin embargo,
estos sistemas pueden ser bastante costosos y pueden proporcionar
más capacidades de las que son necesarias para imprimir un
determinado trabajo de impresión. En ciertas aplicaciones, la
flexibilidad y las capacidades ampliadas pueden resultar de menor
importancia que la reducción de costes. Por ejemplo, en algunas
aplicaciones sólo se utilizará un tipo específico de máquina de
impresión. En otras aplicaciones, el procesador RIP puede necesitar
únicamente operar dentro de un intervalo concreto de píxeles. De
forma correspondiente, sería de desear proporcionar un procesador de
imágenes de trama de menor rango para utilizarlo con una máquina de
impresión particular, tal como una impresora de chorro de tinta. Un
procesador de imágenes de trama de menor rango de este tipo requiere
más que la simple eliminación de las características opcionales. El
documento EP-A-0 470 782 describe
las características del preámbulo de la reivindicación 1.
Un procesador RIP de menor rango puede adaptarse
para acomodar la generación de imágenes en un ámbito particular,
específicamente para imprimir eficazmente barras de impresión con un
coste de equipamiento reducido. La realización descrita procesa el
flujo de entrada para una impresora de chorro de tinta (MICA) con
disposición de cartuchos independientes Moore y es capaz de
funcionar a velocidades relativamente altas (por ejemplo, superiores
a 300 pies por minuto). Sin embargo, la realización preferida opera
en un intervalo de píxeles limitado de, por ejemplo, 1024 píxeles de
ancho por 2048 píxeles de ancho. Con la realización preferida pueden
accionarse hasta dieciséis (16) cartuchos de chorro de tinta en una
disposición. Por supuesto, el sistema podría configurarse para
cartuchos adicionales o para diferentes tipos de impresoras.
La invención se expone en las reivindicaciones
independientes 1 a 17.
Según un aspecto de la presente invención, se
proporciona un módulo de personalidad. El módulo de personalidad es
responsable de solicitar y leer datos de trama para configurar la
memoria RAM de tránsito. La realización preferida utiliza un par de
memorias EEPROM para controlar cada barra leída de acuerdo con la
posición y distancia respecto a otra. Los datos de píxeles se envían
entonces a la estación de servicio junto con la dirección de la
barra de impresión. El módulo de personalidad emite preferiblemente
la secuencia de datos de píxeles a la estación de servicio para la
reproducción de las imágenes, e interconecta la información de
visualización y la información del teclado y transfiere los
distintos desfases a un circuito ASIC de control para volver a
tratar los datos de píxel en la memoria RAM de tránsito.
Éstas y otras características y ventajas
proporcionadas por la presente invención se entenderán mejor y de
forma más completa haciendo referencia a la siguiente descripción
detallada de ejemplos de realizaciones actualmente preferidas de la
invención en combinación con los dibujos, en los que:
la figura 1 es un ejemplo de un sistema general
de reproducción de imágenes inteligente;
la figura 2 muestra operaciones generales a
título de ejemplo realizadas por el procesador de imágenes de trama
mostrado en la figura 1;
la figura 3 muestra una arquitectura de ejemplo
del procesador de imágenes de trama de la figura 1 de acuerdo con la
solicitud de tramitación junto con la presente con número de serie
08/500.011;
la figura 3a muestra el procesador de imágenes de
trama de la figura 3 ampliado para incluir capacidades de tramado,
capacidades gráficas y de almacenamiento de datos en memoria
caché;
la figura 4 es un diagrama de flujos de ejemplo
de las operaciones de control generales llevadas a cabo por el
módulo controlador RISC para controlar el tratamiento de datos por
medio del procesador de imágenes de trama;
la figura 5 muestra una arquitectura a modo de
ejemplo para el módulo de interfaz XL;
la figura 6 muestra una arquitectura a modo de
ejemplo para el controlador de registro de interfaz XL;
la figura 7 muestra un ejemplo de un sistema
general de reproducción de imágenes inteligente según la presente
invención;
las figuras 8A y 8B muestran una disposición de
cartuchos de chorro de tinta MICA que pueden utilizarse en
combinación con la presente invención;
la figura 9 muestra una arquitectura general a
modo de ejemplo para un procesador de imágenes de trama de rango
inferior según una realización preferida de la presente
invención;
la figura 10 muestra un ejemplo de una sección de
interfaz GPI de una parte de controlador de menor rango de un
procesador de imágenes de trama que puede utilizarse según una
realización preferida de la presente invención;
la figura 11 muestra un ejemplo de una interfaz
VME y una sección de memoria de imágenes de fuentes (FIM) de un
controlador de menor rango que puede utilizarse según una
realización preferida de la presente invención;
la figura 12 muestra una arquitectura de
subestructura a modo de ejemplo de un circuito ASIC FIMVME que puede
utilizarse en combinación con la realización preferida de la
presente invención;
la figura 13 ilustra esquemáticamente la
decodificación de las direcciones, que puede realizar un circuito
ASIC FIMVME según la realización preferida de la presente
invención;
la figura 14 ilustra esquemáticamente una
operación de registro que puede ser realizada por el circuito ASIC
FIMVME de acuerdo con la realización preferida de la presente
invención;
la figura 15 es un diagrama de tiempos a modo de
ejemplo que ilustra un ciclo de escritura para almacenar información
en la memoria FIM de acuerdo con una realización preferida de la
presente invención;
la figura 16 ilustra esquemáticamente una
operación de comprobación de suma de la memoria FIM que puede
realizar un circuito ASIC FIMVME según la realización preferida de
la presente invención;
la figura 17 ilustra una arquitectura de
subestructura a título de ejemplo de un controlador principal según
la realización preferida;
la figura 18 ilustra información de lista de
visualización a modo de ejemplo proporcionada en un conjunto de
palabras largas de treinta y dos bits;
la figura 19 es un ejemplo útil para ilustrar una
forma preferida en la que un carácter procedente de la memoria de
imágenes de fuentes (FIM) se coloca en una memoria de imágenes de
bits (BIM);
la figura 20 es un circuito a modo de ejemplo
útil para ilustrar el funcionamiento de un controlador principal de
acuerdo con la presente invención;
la figura 21 muestra una arquitectura de
subestructura a modo de ejemplo del circuito ASIC del módulo de
personalidad; y
la figura 22 ilustra una técnica para compensar
los desplazamientos relativos de los cartuchos de impresión en el
sentido del movimiento de la banda.
Al describir las características, peculiaridades
y ventajas de la presente invención, se hará referencia de forma
inicial a un procesador de imágenes de trama preferido de mayor
rango descrito en combinación con la solicitud de tramitación junto
con la presente y con número de serie 08/500.011. Ante este
trasfondo, la presente invención se describirá haciendo referencia
básicamente a las figuras 7 a 22. Ha de apreciarse que la siguiente
descripción está dirigida a una realización preferida, y que pueden
realizarse varias modificaciones, ajustes y variaciones de acuerdo
con las necesidades particulares. La presente invención no está
concebida para limitarse a la realización descrita. Por ejemplo,
aunque la presente invención se describe en combinación con una
impresora de chorro de tinta MICA, pueden utilizarse otras
impresoras, en cuyo caso pueden realizarse los cambios y
sustituciones adecuados en la implementación descrita.
La figura 1 muestra un sistema 50 de reproducción
de imágenes inteligente. El sistema 50 realiza la tarea general de
ensamblar "objetos" de imagen digitales basándose en datos
digitales de entrada para crear una imagen visible que puede ser
visualizada por una persona. En este ejemplo particular, la imagen
visible se imprime en un medio tal como una "banda" 72 de papel
en movimiento para producir patrones 76 impresos acabados que pueden
distribuirse y leerse o visualizarse.
El sistema 50 de reproducción de imágenes
inteligente puede incluir varias fuentes de datos de entrada, tal
como una unidad 52 de cinta magnética, un escáner 54 óptico, una red
56 y un sistema 58 de unidades de discos ópticos. Además, el sistema
50 incluye un sistema 60 informático "de entrada"; un sistema
62 de datos XL; y un procesador 64 de imágenes de trama. Los
componentes 60, 62 y 64 son dispositivos electrónicos que crean,
almacenan, manipulan y procesan datos digitales para producir una
representación digital de una imagen visible. En este ejemplo, el
sistema 50 incluye adicionalmente una máquina 68 de impresión y un
mecanismo 70 de tratamiento del papel. La máquina 68 de impresión
puede ser un dispositivo de impresión convencional a color o
monocromático de alta velocidad y alta resolución tal como, por
ejemplo, una máquina de impresión Moore Business Forms MIDAX®, un
cabezal de impresión Scitex, o una impresora a color de alta
velocidad Indigo.
La máquina 68 de impresión mostrada en la figura
1 imprime en una "banda" 72 de papel continua alimentada, por
ejemplo, por un gran rollo 74 de papel a altas velocidades de hasta
300 a 500 pies por minuto. La máquina 68 de impresión incluye
cabezales de impresión electrónicos que imprimen imágenes en la
banda 72 de papel mientras la banda se desplaza a través de la
máquina de impresión (es decir, "impresión sin planchas"). La
banda 72 impresa es procesada mediante mecanismos 70 convencionales
de tratamiento del papel (por ejemplo, cuchillas, grapadoras,
dispositivos de encolado, plegadores, intercaladores, apiladores,
etc.) para proporcionar productos 76 impresos
acabados.
acabados.
Las "materias primas" para las imágenes que
va a imprimir la máquina 68 de impresión proceden de fuentes
52-58 de datos. El sistema 50 acepta los datos de entrada en una variedad de formas, incluyendo, por ejemplo:
52-58 de datos. El sistema 50 acepta los datos de entrada en una variedad de formas, incluyendo, por ejemplo:
- Imágenes
- -
- fuentes tales como formatos de fuente generales (por ejemplo, tipo 1 de Adobe, Post Script, true type y corriente de bits (bit stream));
- -
- fuentes de formato Moore XLF generadas previamente;
- LineArt (dibujo de línea) en formato comprimido o no comprimido;
- Contone (tono continuo) o imágenes gráficas a todo color;
- Objetos
- -
- flujo de datos formateados MCCS (More Command Code Stream) dinámicos
- -
- objetos estándar orientados JIB;
- tablas de tramado;
- tablas de búsqueda de color;
- software ejecutable para la ejecución por el procesador 64 de imágenes de trama;
- instrucciones del archivo de descripción del trabajo que incluyen, por ejemplo, texto de entrada.
Varias fuentes 52, 54, 56 y 58 de datos pueden
proporcionar estos tipos de datos de entrada según sean
convenientes. Por ejemplo, el texto de entrada que va a imprimirse
puede almacenarse en una cinta 53 magnética o disco 55 magnético. El
escáner 54 óptico puede utilizarse para escanear fotografías u otras
imágenes para el almacenamiento en un disco 55 y posterior
recuperación. La unidad 58 óptica acepta discos 59 ópticos que
pueden almacenar una gran variedad de información incluyendo, por
ejemplo, dibujos de líneas, fuentes, ejecutables, etc. La red 56
puede conectar el sistema 50 a otros sistemas 50 similares y/o otros
dispositivos informáticos y/o de almacenamiento situados de forma
local o remota.
El sistema 60 de tratamiento de imágenes "de
entrada" permite a los usuarios introducir y corregir imágenes a
todo color así como dibujos de línea, fuentes y archivos Post
Script. El sistema 60 de entrada puede ser, por ejemplo, un
ordenador digital de propósito general tal como un ordenador
personal de alta capacidad que incluye una pantalla 60a de
visualización y un teclado 60b. El sistema 60 de entrada no necesita
colocarse con el resto del sistema 50, sino que puede estar situado
de forma remota y comunicarse con el sistema 62 de datos XL y el
procesador 64 de imágenes de trama a través de la cinta 53 magnética
y/o la red 56, por ejemplo. De esta manera, por ejemplo, en una
configuración el sistema 60 de entrada, el escáner 54 óptico, la
unidad 58 óptica y el disco 55 pueden estar ubicados de forma remota
respecto al resto del sistema 50, y producen como su "salida"
un archivo de descripción del trabajo almacenado en la cinta 53
magnética. La cinta 53 magnética podría llevarse físicamente
entonces a un nivel de producción e insertarse dentro de otra unidad
52 de cinta magnética acoplada con el sistema 62 de datos XL, el
procesador 64 de imágenes de trama y la máquina 68 de impresión.
El coordinador "humano" del trabajo opera el
sistema 60 de entrada para realizar una variedad de tareas. Por
ejemplo, el operario humano, utilizando el sistema 60 de entrada,
puede seleccionar y recopilar imágenes de las distintas fuentes de
datos tales como imágenes de tono continuo escaneadas empelando el
escáner 54 óptico, imágenes de tono continuo almacenadas en un disco
59 óptico de CD fotográfico o archivos Post Script proporcionados
por la cinta 53 magnéticay/oel disco 55 (o realizadas empleando el
sistema de entrada). El operario humano también utiliza el sistema
60 de entrada para recopilar todas las líneas de dibujo tales como
gráficos y logotipos, de un tipo de línea de dibujo variable o de
archivos Post Script que definen los gráficos. El operario humano
también utiliza el sistema 60 de entrada para identificar todas las
fuentes necesarias para un trabajo de impresión determinado y, si
fuera necesario, utiliza el sistema 60 de entrada para convertir la
presentación de las fuentes a un formato aceptable. El coordinador
del trabajo también utiliza el sistema 60 de entrada para
seleccionar la presentación y configuración del trabajo. Éste
detectará y localizará todos los objetos que van a imprimirse en los
productos 76 impresos acabados. El coordinador del trabajo crea,
mediante el sistema 60 de entrada, un "archivo de descripción del
trabajo" y lo suministra junto con todas las fuentes necesarias
al procesador 64 de imágenes de trama a través del sistema 62 de
datos XL (por ejemplo, el archivo de descripción del trabajo puede
almacenarse en una cinta 53 magnética para su posterior
recuperación).
recuperación).
El procesador 64 de imágenes de trama es un
dispositivo electrónico que crea una imagen en memoria informática
basándose en el archivo de descripción de trabajo proporcionado por
el sistema 60 de entrada, y envía la imagen digital a la máquina 68
de impresión para su impresión. Más concretamente, el procesador 64
de imágenes de trama rasteriza combinaciones variables de texto,
gráficos e imágenes de tono continuo a alta velocidad basándose en
un archivo de descripción de trabajo introducido, y emite la imagen
rasterizada en forma digital a la máquina 68 de impresión con una
sincronización en tiempo real con las operaciones de la máquina de
impresión. El procesador 64 de imágenes de trama monitoriza el
desplazamiento de la banda 72 a través de la máquina 68 de impresión
y sincroniza sus operaciones con el desplazamiento de la banda de
papel. El procesador 64 de imágenes de trama también controla la
máquina 68 de impresión para proporcionar el registro de impresión
correcto de las imágenes que la máquina de impresión imprime sobre
la banda 72 de papel. El procesador 64 de imágenes de trama coordina
de esta manera con el sistema 62 de datos XL para recibir partes
del archivo de descripción del trabajo introducido según se
requieran, crea imágenes electrónicas (en memoria) que van a
imprimirse sobre la banda 72 y suministra esas imágenes electrónicas
en forma digital a las velocidades, resoluciones y formatos
requeridos por la máquina 68 de impresión.
El procesador 64 de imágenes de trama puede ser
capaz de accionar un número de máquinas de impresión diferentes u
otros dispositivos de salida que incluyen, por ejemplo, la máquina
de impresión Moore MIDAX®, los cabezales de impresión Scitex, y
otros dispositivos de tratamiento de imágenes. La figura 1 indica
esto mostrando otra máquina 68a de impresión que puede acoplarse a
la salida del procesador 64 de imágenes de trama en lugar de a la
máquina 68 de impresión. En la realización preferida de la solicitud
de tramitación junto con la presente con número de serie 08/500.01
no se requieren cambios de configuración en el procesador 64 de
imágenes de trama si la otra máquina 68a de impresión es compatible
con la máquina 68 de impresión. Sin embargo, si la otra máquina 68a
de impresión no es compatible, entonces se requeriría un simple
cambio de un único módulo de control electrónico enchufable dentro
del procesador 64 de imágenes de trama por otro para permitir que el
procesador de imágenes de trama opere con la otra máquina de
impresión.
El operario humano puede controlar el procesador
64 de imágenes de trama mediante un terminal 66 de visualización de
datos de mano que incluye un teclado 66a, una matriz de indicadores
66b luminosos (por ejemplo, diodos emisores de luz), y una pantalla
66c de visualización LCD. El teclado 66a terminal incluye las teclas
de modo que seleccionan los módulos dentro del procesador 64 de
imágenes de trama que van a ser controladas por el terminal. El
operario humano puede utilizar el terminal 66 para leer información
de estado y condiciones de error, parámetros operativos de control
(por ejemplo, pies por minuto, desfase, modo de registro, etc.),
solicitar el reinicio y la descarga, y llevar a cabo una variedad
de otras operaciones de control.
La figura 2 muestra las operaciones generales
llevadas a cabo por el procesador 64 de imágenes de trama de alto
rango. El "sistema 60 de entrada" proporciona un archivo 80 de
descripción del trabajo al procesador 64 de imágenes de trama. Este
archivo 80 de descripción del trabajo normalmente contiene una
descripción representativa digital compacta acerca de cuál será el
aspecto de cada una de las páginas del producto 76 impreso acabado.
Es decir, para cada una de las diferentes páginas que va a
ilustrarse, un archivo de descripción del trabajo especificará todo
el texto que va a aparecer en la página, identificará las fuentes
que van a emplearse, especificará cualquier gráfico o dibujo de
líneas que vaya a incluirse, y también especificará (si se emplea el
tratamiento de imágenes en color) que colores van a utilizarse. El
archivo 80 de descripción del trabajo proporciona esencialmente una
representación completa en forma digital de todo el "trabajo"
impreso, que puede consistir en muchas páginas de imágenes
diferentes.
El procesador 64 de imágenes de trama convierte
el archivo 80 de descripción del trabajo en una o varias "listas
82 de visualización". El procesador 64 de imágenes de trama crea
una lista 82 de visualización para la siguiente página (y cada una
de ellas) que va a dotarse de imágenes. La lista 82 de visualización
especifica objetos y sus correspondientes posiciones en la página
así como información de color / densidad y otras características.
Por ejemplo, la lista 82 de visualización especifica normalmente
información de texto que va a dotarse de imágenes, la posición del
texto en la página, y la fuente con la que va a ilustrarse el
texto.
El procesador 64 de imágenes de trama interpreta
la lista 82 de visualización como una lista de instrucciones que
especifican la siguiente página que va a ilustrarse. El procesador
64 de imágenes de trama construye una representación digital de una
imagen completa en la memoria de acuerdo con las instrucciones
contenidas dentro de la lista 82 de visualización. El procesador 64
de imágenes de trama interpreta la lista 82 de visualización para
identificar todas las "fuentes" (por ejemplo, tipos, estilos)
requeridas para ilustrar la siguiente página. El procesador de
imágenes de trama escribe entonces imágenes de mapa de bits de las
fuentes necesarias en una "memoria 400 de imágenes de fuentes"
(FIM) de modo que estén disponibles para la ilustración. El
procesador 64 de imágenes de trama también analiza la lista 82 de
visualización para identificar todas las imágenes gráficas que es
necesario proporcionar para ilustrar la página. El procesador de
imágenes de trama puede generar algunos tipos simplificados de
gráficos "sobre la marcha". Por ejemplo, si se presenta un
componente 900 especial denominado "acelerador de gráficos",
el procesador 64 de imágenes de trama puede generar líneas curvas,
formas geométricas, etc. "sobre la marcha" en tiempo real y
suministrarlas según se requiera como respuesta a las instrucciones
dentro de la lista 82 de visualización.
Para la ilustración en color, el procesador 64 de
imágenes de trama puede añadir información de color a la información
de fuentes proporcionada por la memoria 400 de imágenes de fuentes
(y también a los gráficos generados por el acelerador 900 de
gráficos), todo según lo indica la lista 82 de visualización.
El procesador 64 de imágenes de trama también
puede acceder a gráficos almacenados previamente tales como imágenes
en color, dibujos de líneas, etc. procedentes de una biblioteca de
gráficos almacenada en una "memoria 800 caché de datos". El
procesador 64 de imágenes de trama puede controlar el módulo 800 de
"memoria caché de datos" (si está presente) para recuperar y
proporcionar las imágenes gráficas adecuadas según lo requiera y
especifique la lista 82 de visualización.
Una vez que los distintos "objetos" que van
a ilustrarse están preparados para ser suministrados, el procesador
64 de imágenes de trama los ensambla para formar una representación
digital completa de la imagen final. La representación digital se
almacena en una "memoria 512 de imágenes de bit". En una
realización preferida del procesador de imágenes de trama de alto
rango, la memoria 512 de imágenes de bit tiene "memorias
intermedias dobles", es decir, tiene un par de memorias 512a,
512b duplicadas cada una de las cuales puede almacenar una imagen
entera. Esto le permite al procesador 64 de imágenes de trama emitir
una imagen completa al dispositivo de salida al mismo tiempo que
crea la siguiente imagen en la memoria 512 de imágenes de bits en
tiempo real.
En este ejemplo, cada una de las memorias 512a,
512b de imágenes de bits comprende un "mapa de bits" de una
página que tiene ubicaciones de almacenamiento discretas que
corresponden a cada posición en la página que puede rellenarse con
un punto. Esta imagen de memoria de mapa de bits puede comprender
cuatro "planos de bits" para proporcionar un total de dieciséis
(2^{4}) valores de densidad monocromáticos o multicromáticos. Los
gráficos y dibujos de líneas proporcionados por la memoria 800 caché
de datos pueden proporcionar la información de color adecuada
directamente a la memoria 512 de imágenes de bits.
Cuando el procesador 64 de imágenes de trama ha
terminado de almacenar una imagen de página completa en una de las
memorias 512a, 512b de imágenes de bit, cesa de acceder a la memoria
de imágenes de bits y comienza a trabajar en una nueva imagen en la
otra memoria de imágenes de bits. Después, los circuitos de salida
acceden a la imagen completa y emiten los datos en una secuencia y a
una velocidad requerida por la máquina 68 de impresión que está
utilizándose. De esta manera, por ejemplo, el procesador 64 de
imágenes de trama puede proporcionar la imagen de mapa de bits
completa una línea cada vez o múltiples líneas cada vez, según lo
requiera la máquina 68 de impresión, y lo realiza de forma
sincronizada con el movimiento de la banda 72 a través de la máquina
68 de impresión. Mientras una parte del procesador 64 de imágenes de
trama está accediendo a la imagen de memoria completa en la memoria
512a de imágenes de bits, otra parte de éste puede estar elaborando
al mismo tiempo la siguiente imagen de página en su memoria 512b
duplicada de imágenes binarias, y otra parte más del procesador de
imágenes de trama puede estar convirtiendo otra parte del archivo 80
de descripción del trabajo en una nueva lista 62 de visualización
para la segunda y siguientes página posteriores.
La figura 3 muestra una arquitectura modular de
ejemplo para el procesador 64 de imágenes de trama de alto rango. El
procesador 64 de imágenes de trama puede ser totalmente modular, y
construirse basándose en una arquitectura de bus generalizada y un
plano posterior asociado que permite los diferentes módulos (cada
uno de los cuales comprende preferiblemente una única placa de
circuitos impresos) que puede conectarse y desconectarse de modo que
puede sustituirse. Esta arquitectura modular proporciona una
sencilla capacidad de expansión para añadir capacidades adicionales
(compárense las figuras 3 y 3A), y también permite al cambio de
algunos módulos por otros módulos para adaptarse a diferentes
requisitos (por ejemplo, diferentes dispositivos de salida tales
como diferentes máquinas de impresión).
En el ejemplo mostrado en la figura 3, el
procesador 64 de imágenes de trama incluye un módulo 100 de interfaz
XL, un módulo 200 controlador maestro, un controlador 300 RISC, un
módulo 400 de memoria ("FIM") de imágenes de fuentes, un módulo
500 generador de imágenes binarias ("BIG"), y un módulo 600 de
control de la máquina ("ECM"). Un bus 1000 VME proporciona
comunicación entre el módulo 100 de interfaz XL, el módulo 200
controlador maestro y el módulo 300 controlador RISC. Un
"R-BUS" 1002 permite la comunicación (imagen,
comandos) entre el módulo 300 controlador RISC, el FIM 400, el BIG
500 y el ECM 600. Un F-BUS 1004 permite la
transferencia de datos de imagen (por ejemplo, fuentes y logotipos)
entre el FIM 400 y el BIG 500. Un P-BUS 1006
transfiere datos de la forma final de la imagen desde el BIG 500 al
ECM 600.
Tal como se muestra en la figura 3a, el
R-BUS 1002 proporciona también comunicaciones con
módulos opcionales de mejora tales como, por ejemplo, un módulo 700
de tramado, un módulo 800 de memoria caché de datos y un módulo 900
de gráficos. El F-BUS 1004 permite la transferencia
de datos de imagen entre el FIM 400 y/o el BIG 500, y el módulo 900
de gráficos. Además, en esta configuración ampliada, el módulo 800
de memoria caché de datos puede comunicar datos al módulo 700 de
tramado mediante un bus 1010 DC (memoria caché de datos), y el
modulo 700 de trama puede comunicar datos al BIG 700 a través de un
bus 1012 SCR (trama).
En resumen, el módulo 100 de interfaz XL acepta
el archivo 80 de descripción del trabajo procedente de un sistema 62
de datos XL y lo suministra al módulo 200 controlador maestro para
su procesamiento. El módulo 200 controlador maestro convierte el
archivo 80 de descripción del trabajo en listas 82 de visualización
y proporciona las listas de visualización al módulo 300 controlador
RISC para el tratamiento de las imágenes. El módulo 300 controlador
RISC coordina las operaciones del FIM 400 y el BIG 500 (que contiene
las memorias 512a, 512b de imágenes de bit) para generar la
representación digital de la imagen basándose en la lista 82 de
visualización para la siguiente página que va a ilustrarse. El ECM
600 descompone la representación digital completada en "trozos"
de tamaño adecuado y los proporciona a la máquina 68 de impresión
exactamente en el momento en que la máquina de impresión necesita
imprimir la siguiente parte de la imagen.
El módulo 900 de gráficos (opcional) genera
gráficos vectoriales "sobre la marcha" basándose en
instrucciones procedentes del módulo 300 controlador RISC, y también
es capaz de descomprimiry/ovariar el tamaño eficazmente de archivos
de imágenes. El módulo 800 de memoria caché de datos (opcional)
almacena una biblioteca de gráficos y suministra la información
necesaria de los gráficos almacenada previamente al módulo 700 de
trama en tiempo real. El módulo 700 de trama "trama" archivos
de imágenes de tonos continuos y proporciona los valores de los
datos pixelados al BIG 500.
La figura 4 es un ejemplo de una secuencia de
etapas de control desarrolladas por el módulo 300 controlador RISC
para coordinar las diversas actividades desarrolladas por el
procesador 64 de imágenes de trama. El procesador 64 de imágenes de
trama y su controlador 300 RISC asociado comienzan las operaciones
mediante la inicialización (bloque 84). Después, el controlador 300
RISC busca una lista 82 de visualización para procesar (bloque 86).
Cuando el controlador 300 RISC recibe una lista 82 de visualización,
comienza a analizarlo (por ejemplo, desde la parte superior a la
parte inferior) para determinar el tipo de objetos que especifica
(bloque 88). Si la "instrucción" de la lista 82 de
visualización especifica un color, entonces el controlador 300 RISC
ajusta el color por defecto al color especificado para utilizarlo en
la interpretación posterior del texto y los gráficos (bloque 90). Si
una "instrucción" dentro de la lista 82 de visualización
especifica texto (bloque 91 de salida), el controlador 300 RISC
envía una instrucción al FIM 400 (bloque 95) que especifica las
características de los caracteres de texto que van a ilustrarse. Si
la "instrucción" de la lista 82 de visualización especifica un
gráfico (bloque 92 de salida), el controlador 300 RISC envía una
instrucción al módulo 900 gráfico que especifica las características
del gráfico que va a generarse (bloque 96). Si una instrucción
dentro de la lista 82 de visualización especifica una imagen (bloque
de salida 93), el controlador 300 RISC envía una instrucción al
módulo 97 de trama (bloque 97) Este proceso de análisis continúa de
una forma interactiva hasta que el controlador 300 RISC encuentra
una instrucción de "fin de página" (bloque 94), momento en el
que comprueba el estado del hardware (bloque 99) y "regresa"
para esperar la llegada de la siguiente lista 86 de visualización
para procesar. Mientras tanto, el FIM 400, el módulo 900 de gráficos
y el módulo 700 de trama escriben su salida correspondiente en la
memoria 512 de imágenes de bits dentro de BIG 500.
A continuación se describen las operaciones
generales y la arquitectura del procesador 64 de imágenes de trama.
Lo siguiente proporciona descripciones adicionales más detalladas de
cada uno de los distintos modelos dentro del procesador 64 de
imágenes de trama de alto rango.
La figura 5 muestra un ejemplo de una
arquitectura general para el módulo 100 de interfaz XL. El módulo
100 de interfaz XL en este ejemplo es un dispositivo de interfaz
basado en microprocesadores que:
- \bullet
- proporciona comunicaciones entre el sistema 62 de datos XL a través del bus 1007 GPI;
- \bullet
- proporciona sincronización de la banda y control de registro para el procesador 64 de imágenes de trama;
- \bullet
- recibe datos procedentes del sistema 62 de datos XL y los almacena de forma intermedia en una memoria FIFO (hasta 16 MB); y
- \bullet
- acciona el terminal 66 de control del operario
En este ejemplo, el módulo 100 de interfaz XL
incluye una interfaz de bus VME y un bloque 102 FIFO de datos, una
interfaz 104 bus GPI, un bloque 106 de comunicaciones en serie y de
interfaz con el operario, un bloque 108 de controlador de registro,
y un microprocesador y bloque 110 de control de interrupción. Un bus
112 interno permite que los bloques 102-110 se
comuniquen entre sí. Además, una trayectoria 114 adicional de datos
entre la interfaz VME y la memoria FIFO 102 de datos y la interfaz
104 GPI permite que la información se transfiera rápidamente desde
el bus 1007 GPI y el bus 1000 VME.
La operación general del módulo 100 de interfaz
XL es controlada por el microprocesador y el control 110 de
interrupción, que puede incluir un microprocesador Motorota 680180
con 64 Kbytes de memoria EPROM, 256 Kbytes de memoria RAM y un PASIC
de decodificación e interfaz. En este ejemplo, el microprocesador
110 controla todas las funciones del módulo 100 de interfaz XL
excepto aquellos de la memoria 102 FIFO de datos.
El controlador 108 de registro sincroniza las
operaciones de tratamiento de imágenes del procesador 64 de imágenes
de trama con el desplazamiento de la banda 72. El controlador de
registro acepta señales de sincronización de la banda desde varios
codificadores y escáneres dispuestos en la máquina 60 de impresión
para monitorizar la posición y el desplazamiento de la banda 72.
Como respuesta, el controlador 108 de registro genera señales de
control del registro de impresión que proporciona al ECM 600. El ECM
600 utiliza estas señales de control del registro de impresión para
sincronizarse a sí mismo y a la máquina 68 de impresión con el
movimiento y la posición de la banda 72.
La figura 6 muestra un diagrama funcional más
detallado del controlador 108 de registro. El controlador 108 de
registro incluye dispositivos 116, 118 y 120 de acondicionamiento de
señales para acondicionar las señales de sincronización de la banda
que recibe. El controlador 108 de registro también incluye
contadores 122, 124, 126 de registro (implementados en este ejemplo
por uno o más circuitos integrados específicos de aplicación
programables, PASIC), que hacen un seguimiento de la posición de la
banda 72 respecto a la página actual (y la siguiente). Una
disposición de multiplexores 128-134 se utiliza para
seleccionar entre las distintas señales de sincronización de la
banda dependiendo del modo de registro particular que esté
utilizándose. La siguiente tabla muestra ejemplos de cómo se genera
el tope de impreso en cada uno de los cinco modos de registro
diferentes:
| Modo | Cómo se genera el tope de impreso |
| Marca de detección | El escáner óptico detecta un marca impresa previamente en el molde |
| Rueda de clavija | Codificador accionado por tractor con resolución de 36 pulsos por pulgada |
| Banda de papel ajustada | Señal CUE del sistema de datos XL |
| Papel plano | Codificador de trama o primitivo |
| Modo de desvanecimiento | Tramas de sólo texto generadas internamente |
Basándose en este tratamiento, el controlador 108
de registro genera una señal de control TOF (top of the forma tope
de impreso) que suministra al microprocesador y al controlador 110
de interrupción. La señal TOF se utiliza como una señal primaria de
control de la sincronización para sincronizar el procesador 64 de
imágenes de trama con el movimiento de la banda 72.
Haciendo referencia una vez más a la figura 5, la
interfaz 104 de bus GPI incluye dos secciones funcionales
principales. La primera sección recibe datos del bus 1007 GPI y los
transmite a la memoria 102 FIFO de datos a bordo a través de la ruta
114 de datos. El microprocesador 110 puede también transmitir datos
a la FIFO 102 de datos utilizando este canal durante el
funcionamiento autónomo. Una segunda sección de interfaz 104 GPI se
utiliza para devolver datos del mensaje, en serie, al sistema 62 de
datos XL. El bus 1007 GPI en la realización preferida incluye la
ruta 1007a de los datos y una ruta 1007b de salida de mensajes para
estos objetivos correspondientes.
El bloque 106 de comunicaciones en serie y de
interfaz del operario del módulo 100 de interfaz XL comprende un
chip de controlador en serie de 8 canales, las unidades de bus en
serie, y circuitos de control de interruptor para el microprocesador
110. Estos canales permiten que todas las partes funcionales del
procesador 64 de imágenes de trama comuniquen con el módulo 100 de
interfaz XL y visualicen el terminal 66.
La interfaz VME y el bloque 102 FIFO de datos
pueden configurarse, en este ejemplo, con 4, 8 o 16 MB de memoria.
Este bloque 102 se utiliza para almacenar de forma intermedia datos
procedentes del sistema 62 de datos XL u otro sistema de datos
anfitrión al que pueda acceder el controlador 200 maestro a través
del bus 1000 VME. La lógica de control dentro de la interfaz VME y
la memoria 102 FIFO de datos puede comprender, por ejemplo, un par
de circuitos PASIC. Uno de estas circuitos PASIC puede controlar la
entrada FIFO, mientras que otro puede supervisar la lectura de la
FIFO en la interfaz de bus VME y decodificarla. La arbitración de
interrupción para las tres interrupciones VME proporcionadas (FIFO
vacía, TOF y reinicio del anfitrión) también se tratan por este
bloque 102 en este ejemplo.
Más concretamente, la sección del controlador
FIFO del bloque 102 puede consistir en memoria DRAM y el controlador
DRAM asociado que puede configurarse como una memoria FIFO de 4, 8 o
16 MB. Los datos procedentes de un componente de retención de datos
(latch) de entrada pueden leerse e introducirse en la memoria FIFO
principal, y luego desplazarse a una memoria FIFO más pequeña de 512
bytes de a bordo mientras la más pequeña se vacía a través del
controlador de bus VME en el bus 1000 VME. El controlador DRAM en
este ejemplo produce tres ciclos principales: leer, escribir y
actualizar. El controlador busca datos que estén disponibles en su
componente de retención de datos de entrada. Cuando los datos están
disponibles, el controlador lleva a cabo un ciclo de escritura y
escribe el byte en la memoria DRAM. Si la memoria FIFO no está
vacía, y la memoria FIFO de 512 bytes no está llena, entonces se
lleva a cabo un ciclo de lectura para desplazar el byte de la
memoria FIFO DRAM principal a la memoria FIFO de salida de 512 byte.
El controlador DRAM también produce una actualización
aproximadamente cada 15 ms para mantener los datos válidos en las
memorias DRAM.
La sección de interfaz del bus VME dentro del
bloque 102 en este ejemplo contiene un circuito PASIC y otros
circuitos que controlan la decodificación y el arbitraje del bus
VME, así como el desfase de datos de salida FIFO. A los datos FIFO
puede accederse desde cualquier byte, palabra o palabra larga de
este ejemplo. Los datos se leen de la memoria FIFO de 512 byte
cuando no está vacía y se desfasan en un desfasador de salida. El
desfasador de salida es un registro de desplazamiento de 4 bytes en
este ejemplo que desplaza un byte cada vez, descendiendo a la
ubicación del bit menos significativa. Cuando se ha rellenado la
ubicación de bit menos significativa, el siguiente byte se desplaza
a la siguiente posición menos significativa hasta que se llenen los
cuatro bytes. Si se produce una lectura VME de una amplitud de un
byte, el primer byte se desplaza en el desfasador. A continuación,
los tres bytes restantes y un nuevo byte procedente de la memoria
FIFO de 512 bytes se desplazan simultáneamente para rellenar
nuevamente el desfasador. Esto también sucede para accesos a la
memoria FIFO a través de palabras y palabras largas. El bloque 102
mantiene un registro de estado que puede leerse por el módulo 200
controlador principal a través del bus 1000 VE que indica el estado
de la memoria FIFO y la disponibilidad de los datos. La parte de
interfaz VME del bloque 102 también incluye 2 KB de memoria RAM de
puerto dual en este ejemplo a la que pueden acceder el
microprocesador 110 y el controlador 200 maestro y el controlador
300 RISC a través del bus 1000 VME. Esta memoria RAM compartida se
utiliza para el control y la comunicación entre el módulo de
interfaz XL y el módulo 200 controlador maestro.
El módulo 200 controlador maestro incluye un
microcontrolador Motorola 68040, en este ejemplo con 4 MB de memoria
RAM asociada. El módulo 200 controlador maestro es el controlador
maestro del procesador 64 de imágenes de trama y se ocupa de la
comunicación entre el módulo 100 de interfaz XL y el módulo 300
controlador RISC. El módulo 200 controlador maestro, que está basado
en un diseño de controlador maestro anterior utilizado en el
producto Irbid RIP de la técnica anterior, lleva a cabo varias
operaciones de control y procesamiento bajo el control de software.
Por ejemplo, el módulo 200 controlador maestro mantiene un bloque de
información del trabajo (Job Information Block JIB) que incluye
información acerca de cada una de las líneas que va a ilustrarse,
incluyendo información del inicio, fuente, rotación, colocación y
longitud de la línea. El módulo 200 controlador maestro mantiene una
memoria de direcciones de fuentes (Font Address Memory) que almacena
los indicadores de inicio de cada carácter dentro de la memoria 400
FIM. Cuando el módulo 200 controlador maestro procesa la información
del trabajo que le ha transmitido el módulo 100 de interfaz XL, éste
transmite la información a través del bus 1000 VME a una memoria
dentro del módulo 300 controlador RISC.
En la solicitud de tramitación junto con la
presente y de titularidad conjunta con número de serie 08/500,011,
que se incorpora como referencia en el presente documento, se
proporcionan detalles adicionales en relación con la estructura y el
funcionamiento del controlador 300 RISC, la memoria 400 de imágenes
de fuentes, el generador 500 de imágenes binarias, el módulo 600 de
control de la máquina, el módulo 700 de tramado, la memoria 800
caché de datos, y el módulo 900 de gráficos. No se repiten aquí
estos detalles.
El sistema y método de tratamiento de imágenes de
trama en tiempo real y de alta resolución anterior proporciona un
avance significativo respecto a la técnica anterior. No obstante, no
todas las situaciones garantizan la velocidad, la potencia y la
flexibilidad proporcionadas por la técnica de procesamiento de
imágenes de trama descrita anteriormente. Incluso eliminando
características opcionales (compárense las figuras 3 y 3A), se
obtiene un sistema con una velocidad, potencia y flexibilidad que a
menudo no son necesarias o deseables para una situación particular.
En correspondencia, la presente invención permite un sistema
procesador de imágenes de trama de menor rango, de costes reducidos
y alta velocidad capaz de generar imágenes de alta resolución en
tiempo real.
Haciendo referencia ahora a la figura 7, se
muestra un ejemplo de un sistema general inteligente de tratamiento
de imágenes según una realización preferida de esta invención. El
sistema inteligente de tratamiento de imágenes de la figura 7 es
similar al de la figura 1, y las características iguales se
identifican con los mismos números de referencia. En el sistema de
la figura 7, el procesador 2064 de imágenes de trama de rango
inferior que incluye un módulo de personalidad (explicado
posteriormente) que adapta el funcionamiento del procesador 2064 de
imágenes de trama a una máquina de impresión concreta. A realización
a título de ejemplo descrita aquí se describe en combinación con un
sistema de chorro de tinta Moore® Intelligent Cartridge Array
(MICA^{TM}). Por supuesto, pueden emplearse otras máquinas de
impresión.
En las figuras 8A y 8B se muestra
esquemáticamente un sistema de impresión MICA. La figura 8A es una
vista frontal que ilustra una pluralidad de cartuchos
C1-C16 de chorro de tinta individuales montados en
soportes 2102a a 2102f diseñados especialmente. Tal como puede
observarse mejor en la figura 8B, cada uno de los soportes 2102a a
2102b incluye un par de carriles paralelos. Cada soporte 2102a a
2102b tensa transversalmente la banda 72 en una dirección
perpendicular a la dirección del desplazamiento de la banda. Los
cartuchos C1, C7 y C13 de chorro de tinta están montados en el
soporte 2102f; los cartuchos C2, C8 y C14 de chorro de tinta están
montados en el soporte 2102e; los cartuchos C3, C9 y C15 de chorro
de tinta están montados en el soporte 2102d; los cartuchos C4, C10
y C16 de chorro de tinta están montados en el soporte 2102c; los
cartuchos C5 y C11 de chorro de tinta están montados en el soporte
2102b; y los cartuchos C6 y C12 de chorro de tinta están montados en
el so-
porte 2102a.
porte 2102a.
Cada uno de los cartuchos de chorro de tinta
incluye un cabezal de impresión dispuesto adyacente a un rodillo. En
concreto, los cartuchos de chorro de tinta montados en el soporte
2102a (es decir, los cartuchos C6 y C12) tienen cabezales de
impresión adyacentes al rodillo 2104a; los cartuchos de chorro de
tinta montados en el soporte 2102b (es decir, los cartuchos C5 y
C11) tienen cabezales de impresión adyacentes al rodillo 2104b;
etcétera. Los rodillos 2106 y 2108 guía se proporcionan para
facilitar el desplazamiento de la banda. La figura 8B muestra que
las líneas centrales de los cabezales de impresión correspondientes
pasan a través del centro del rodillo 2104a hasta 2104b
asociado.
Como puede observarse en la figura 8A, cada uno
de los cartuchos de chorro de tinta está dispuesto ligeramente
adyacente a otros cartuchos para obtener cobertura de impresión en
una anchura PW de impresión. Así, mientras la banda 72 se desplaza
desde el rollo 74 de papel al equipo 70 de tratamiento del papel,
los cartuchos C1 a C16 de chorro de tinta imprimen dieciséis barras
adyacentes. Si se desea una anchura PW de impresión más amplia,
podrían proporcionarse cartuchos adicionales.
Haciendo referencia nuevamente a la figura 7, el
procesador 2064 de imágenes de trama de rango inferior es capaz de
realizar menos operaciones que el procesador 64 de imágenes de trama
de la figura 1 (véase la figura 2). Por ejemplo, la realización
preferida del procesador de imágenes de trama de rango inferior, tal
como se ha configurado para su uso con el sistema de impresión MICA,
no proporciona impresión a color, en escala de grises o impresión de
diseños (por ejemplo, contrarrayado), no incluye tabla de gráficos,
memoria caché de imágenes ni módulo de tramado. Por tanto, hay un
ahorro de costes sustancial.
La figura 9 ilustra una arquitectura a título de
ejemplo para un procesador 2064 de imágenes de trama de rango
inferior. La realización preferida del procesador de imágenes de
trama de rango inferior utiliza un armario portátil con una
arquitectura de bus generalizada y un panel posterior asociado que
permite diferentes módulos (por ejemplo, placas de circuitos
impresos) que pueden conectarse y desconectarse de modo que pueden
reemplazarse. La arquitectura permite flexibilidad al permitir que
un módulo particular sea cambiado por otros módulos. Por ejemplo, un
módulo diseñado para ser utilizado con el sistema de impresión MICA
podría reemplazarse por otro módulo adecuado si se empleara una
máquina de impresión diferente.
En el ejemplo mostrado en la figura 9, el
procesador 2064 de imágenes de trama de rango inferior incluye un
módulo 2110 controlador maestro, un módulo 2112 controlador de rango
inferior, y un módulo 2114 de personalidad. El módulo 2110
controlador maestro decodifica datos GPI, gira datos de fuente y
transfiere datos a la memoria FIM. Durante la producción envía
códigos de comandos, direcciones de fuentes, posiciones X e Y,
tamaños X e Y, señales de control de la lógica de combinación,
dibujos de línea y tamaños de formas. También procesa errores y los
correspondientes bloques de mensajes, después los envía nuevamente
al GPI.
El controlador 2112 de rango inferior almacena
datos de fuente, decodifica y lleva a cabo listas de visualización,
construye BIM y emite datos de píxeles al módulo de control de la
máquina (en este caso, el módulo de personalidad). El controlador de
rango inferior también mantiene el seguimiento de los impulsos de
trama e inicia la posición de impresión exacta.
El módulo 2114 de personalidad recibe datos de
píxeles y dirige los datos de píxeles a la memoria RAM de tránsito
de acuerdo con la posición de las barras y el desfase de las barras.
Tal como se ha explicado anteriormente, el desfase de las barras
compensa el desplazamiento de los cartuchos de impresión de chorro
de tinta unos respecto a otros en la dirección del desplazamiento de
la banda. El módulo de personalidad también emite la secuencia de
datos de píxeles a la estación de servicio de la máquina de
impresión para el tratamiento de las imágenes, interconecta la
información de visualización y la información del teclado, y
transfiere desfases de tope de impreso (TOF) y desfases de las
barras a un circuito ASIC de control para volver a tratar los datos
de píxeles en la memoria RAM de tránsito. El módulo 2114 de
personalidad puede proporcionarse al controlador 2112 de rango
inferior como una placa hija. Esto permite que el módulo de
personalidad sea reemplazado con facilidad si así se desea.
El armario proporciona preferiblemente un número
de conectores externos a los módulos. Por ejemplo, se proporciona
una conexión RS232 para la interfaz y las comunicaciones de datos
con el controlador 66 de mano (figura 7). El controlador de mano es
preferiblemente una unidad QTERM-II de QSI Corp,
Salt Lake City, Utah. Adicionalmente, se proporciona un bus 1007
GPI. El bus GPI es preferiblemente un cable eléctrico apantallado
que actúa como vía para los datos de impresión generados por el
procesador de imágenes de trama, señales de control proporcionadas
por el sistema 62 de datos XL y mensajes de estado devueltos por el
dispositivo de impresión.
Aunque el sistema se describe en combinación con
un controlador 66 de mano, también es posible utilizar, por ejemplo,
teclados y pantallas de visualización integrados. La unidad 66 de
mano Q-Term preferida incluye cuarenta teclas de
membrana, seis diodos LED, y una pantalla LCD de cuatro líneas por
veinte caracteres. La fila superior de teclas puede operar como
teclas "MODE" (teclas de modo), las cuales se utilizan para
seleccionar el panel/la función que se comunicará con el controlador
66 Q-Term.
Cuando se pulsa una tecla MODE, se iluminará de
forma continua un diodo LED correspondiente para indicar el modo
operativo seleccionado. Para un modo determinado, un panel RIP
correspondiente tiene control sobre la pantalla, y la pulsación de
cualquier de las teclas "no modo" enviará un código de tecla
correspondiente a la tecla pulsada nuevamente al panel seleccionado.
Si se selecciona una tecla de modo diferente, el panel que está
controlando actualmente el terminal 66 de mano le confiere el
control al nuevo panel.
Ejemplos de los distintos modos incluyen
Registro, RIP y Configuración. Los modos de registro y configuración
son los modos primarios con los que un operario controla la máquina
de impresión MICA.
En el modo de registro, el usuario puede
especificarle al RIP 2064 de rango inferior el tipo de registro que
ha de usarse para un trabajo concreto. Por ejemplo, el operario
puede especificar la dirección del desplazamiento de la banda en
relación con un sensor de registro MICA. El operario puede ajustar
también un desfase de tope de impreso (TOF). Cuando en el modo de
registro, la pantalla Q-Term muestra preferiblemente
la versión de software que está utilizándose y la fecha actual; la
segunda línea puede visualizar el tamaño de la forma que está
imprimiéndose (por ejemplo, FS = 27.00) y el modo actual del RIP
2064 de rango inferior (por ejemplo, NORMAL); la tercera línea puede
mostrar la resolución del actual trabajo de impresión, que puede
oscilar, por ejemplo, de 72 dpi a 360 dpi; y la cuarta línea puede
visualizar qué desfase, si se produce alguno, es en efecto y los
parámetros de velocidad tales como una velocidad máxima disponible y
la velocidad actual. En la realización preferida, el incremento del
desfase máximo es una pulgada y el mínimo es un píxel. El valor
máximo de desfase es el tamaño de la forma menos una pulgada.
La dirección de desplazamiento de la banda se
especifica preferiblemente a través de un menú de cambio de fase del
codificador. El ajuste se elige de acuerdo con la dirección de
desplazamiento de la banda y la posición de un codificador de
desplazamiento de la banda para informarle al sistema si el
codificador girará en el sentido de las agujas del reloj o en contra
de las agujas del reloj. Un menú de desfase TOP le permite al
operario ajustar el desfase del tope del impreso. Pueden ajustarse
tanto el movimiento de desfase, como el desfase total.
Al introducir el modo Setup (configuración), la
pantalla Q-Term indica la velocidad de la máquina de
impresión en pies por minuto, y muestra el estado de los indicadores
de estado de error. Una vez introducido el modo de configuración el
operario puede ajustar los parámetros individuales de los cartuchos.
Por ejemplo, puede desactivarse un cartucho que no funciona bien,
así como puede ajustarse los desfases aproximativo y el desfase de
cinco barras (es decir, la posición "Y" de los datos en el
impreso). Se proporciona preferiblemente una opción para devolver
todos los desfases a sus valores por defecto.
El controlador 2110 maestro es preferiblemente
una tarjeta MVME162 comercializada por Motorola. Se proporciona un
número de estructuras de bus en los módulos para operar con el
controlador maestro. Por ejemplo, el controlador 2112 de rango
inferior incluye un bus VA (1-31) que opera como un
bus de direcciones VME. VA0 se define internamente por el MVME162
DS0 y DSI (palabras inferior y superior, respectivamente). Tal como
se explicará posteriormente, la dirección de bus VA es decodificada
por un circuito 2122 ASIC FIMVME del controlador de rango inferior
antes de encaminar otros registros de dispositivo en el controlador
de rango inferior o el módulo de personalidad. El controlador de
rango inferior también incluye un bus VMEDAT (0-31),
un bus FDAT (0-15), un bus VDAT (0- 7), un bus XA
(0-5), un bus XB (0-5), un bus XB
(0-5), un bus Y (0-11), un bus BDAT
(0-31), y un bus ENCBUS (0-9). El
bus VMEDAT es un bus de treinta y dos (32) bits para datos de
comandos y fuentes transferidos a las memorias FIFO de entrada por
el MVME 162. La salida de las memorias FIFO de entrada se reduce a
una transferencia de dieciséis (16) bits de datos FIM y datos de
comandos para soportar la arquitectura de registro de 16 bits. El
bus FDAT es preferiblemente un bus de dieciséis (16) bits para
tratar las salidas de las memorias FIFO de entrada. El bus VDAT es
un bus bidireccional y proporciona comando, estado y mensajes. Los
buses XA y XB portan la dirección de palabra inferior y la dirección
de la palabra superior de BIM respectivamente. El bus Y proporciona
la longitud del BIM (por ejemplo, longitud máxima en pulgadas 27,3).
El bus BDAT se proporciona para datos BIM/píxel. El bus BDAT se
convierte en el bus PDAT en las memorias FIFO de salida, y se dirige
al bus de datos MVME162 para utilizarlo para objetivos de
diagnóstico. El bus ENCBUS proporciona información de registro así
como datos relativos al movimiento de la banda de papel y el tipo de
registro al circuito ASIC 2122 FIMVME en el controlador de rango
inferior para la evaluación y el control.
El módulo de personalidad incluye preferiblemente
un bus PDAT (0-31), un bus CA (01-), un bus X
(0-4) y un bus Y (0-11), un bus CDAT
(0-15), un bus ADDR (0-5), un bus
PIC (0-7), y un bus CB (0-6). El bus
PDAT permite cargar datos de píxeles en la memoria RAM de tránsito
por medio del circuito 2124 ASIC de control del controlador 2112 de
rango inferior. El bus CA proporciona vías de datos para selección
de chip, registro de direcciones, reajustes, tramas y señales de
sincronización. El bus X indica la anchura BIM y el bus Y indica la
longitud BIM. El bus CDAT porta datos de la impresora (por ejemplo,
MICA) junto con un desfase aproximativo y exacto de las barras. El
bus ADDR porta números de barras, el bus PIC porta desfases de
barras (aproximativos y exactos) de las memorias EEPROM al circuito
ASIC de control y estado, y el bus CB permite la comunicación amiga
entre ASIC y PIC.
El controlador 2112 de rango inferior incluye un
número de secciones dedicadas. Estas secciones dedicadas incluyen:
una sección 2120 de interfaz GPI una sección 2122 de interfaz VME /
FIM (FIMVME), y una sección 2124 de controlador. El funcionamiento
de la sección 2120 de interfaz GPI se describirá más detalladamente
en relación con la figura 10. Ha de observarse que en la figura 10
únicamente se ilustran las partes del controlador de rango inferior
que se apoyan en la interfaz GPI.
La interfaz 2120 GPI incluye preferiblemente tres
receptores (U701-U703), dos controladores (U704,
U705) y una memoria 2126 FIFO de entrada GPI. Los receptores y
controladores condicionan las señales entrantes y salientes al y
desde el bus GPI. La memoria 2126 FIFO de entrada GPI almacena de
forma intermedia los datos entrantes. Los datos que aparecen en el
bus GPI procedentes del sistema 62 de datos XL se reciben a ocho
bits cada vez en los receptores U701 y U702, después se cargan en la
memoria 2126 FIFO mediante una señal estroboscópica (*GSTROBE)
recibida a través del receptor U703. Después se leen los datos para
el controlador 2110 maestro a través del bus VDAT. Ese ciclo de
transferencia de datos es iniciado por la señal *RDFIFO. Si la
memoria FIFO emite una señal de lleno (FIFULL) o vacío (*FEMTY), se
envía una señal de error al sistema 62 de datos XL a través del
controlador U705. Además de la señal estroboscópica que carga datos
en las memorias 2126 FIFO, el receptor U703 transfiere señales *CUE,
de disponibilidad de datos recibidos (Receive Data Available RDAVL)
y *BUFRST. La señal RDAVL informa al FIMVME que el sistema de datos
XL está preparado para recibir otro bloque de mensajes. La señal
*CUE se utiliza para indicarle al controlador 2112 de rango inferior
cuándo comenzar a imprimir. La señal *BUFRST se emite durante la
descarga y borra todas las memorias 126 FIFO de entrada GPI.
El controlador U704 envía un bloque de mensajes
(incluyendo, por ejemplo, ERRO-ERR2) al sistema 62
de datos XL y activa una señal de ERROR en caso de cualquier error
grave o caída del sistema. Puede emitirse una señal ONLINE a través
del controlador U705 para indicarle al sistema 62 de datos XL que la
interfaz 2120 GPI está preparada para recibir datos.
El controlador 2112 de rango inferior también
incluye una sección 2122 de interfaz VME / FIM (FIMVME) que se
describe con gran detalle en relación con la figura 11. La figura 11
es un diagrama de bloques útil para ilustrar el funcionamiento de la
sección FIMVME del controlador 2112 de rango inferior. Puede
proporcionarse una pluralidad de controladores octales de memoria
intermedia / línea (no mostrados) para la transferencia de múltiples
señales a varios dispositivos lógicos. Puede proporcionarse un
transceptor para comandos bidireccionales de 8 bits y estado. Puede
proporcionare un controlador de un único extremo para la
comunicación amiga de señales de acuse de recibo (IACK) de
interrupción y acuse de recibo (DTACK) de transferencia de datos.
Preferiblemente la sección FMVME utiliza una tecnología ASIC
adecuada tal como un circuito integrado de aplicación específica
(ASIC) de disposición de compuerta programable de campo ACTel A1280.
El ACTel A 1280 presenta ocho mil disposiciones de compuerta, veinte
mil compuertas equivalentes PLD, doscientos diez paquetes TTL,
sesenta y nueve paquetes PAL de 20 clavijas, mil doscientos treinta
y dos módulos lógicos programables, y casi mil conmutaciones
alternantes. Esta tecnología ASIC permite una amplia integración de
múltiples disposiciones lógicas que, de lo contrario, congestionaría
la capa superpuesta del panel.
La figura 12 representa un diagrama de bloques
funcionales de la arquitectura de subestructura para el circuito
2122 ASIC FIMVME. Tal como se ilustra, el circuito 2122 ASIC FIMVME
implementa una sección 2124 de decodificador del bus VME, una
sección 2126 de registro de copia de seguridad, una sección 2128 de
salida GPI, una sección 2130 de registro VME y una sección 2132 de
señales de control FIM. Cuando el controlador 2110 maestro escribe
en las memorias 2126 de entrada FIFO, primero direcciona la sección
2122 FIMVME. El decodificador 2124 VME de la sección 2122 FIMVME
decodifica los bits de dirección (VA 1-4) para
producir una señal FDEN de activación que permite a los
controladores U701 y U702 de línea (figura 10) enviar las listas de
visualización y los datos de fuente en transferencias de treinta y
dos bits a las memorias 2126 FIFO de entrada. Cuando el controlador
2110 maestro escribe comandos o lee código GPI / estado / errores /
interrupciones procedentes del bus VDAT, también direcciona la
sección 2122 FIMVME para habilita la línea (VDEN) que habilita los
datos VME y la dirección VME habilita (VDIR) el transceptor U307. La
señal BDEN se utiliza para realizar diagnósticos del sistema. Todas
las señales para el FIMVME 2122, excepto para el VDAT
(0-7), IACK y DTACK se envían hacia fuera desde el
controlador 2110 maestro.
La parte 2124 VME del circuito 2122 ASIC FIMVME
decodifica información de direccionamiento procedente del
controlador 2110 maestro, reduciendo con ello la necesidad de los
treinta y dos bits de dirección. Así, pueden utilizarse registros de
16 bits menos costosos. Los bits de dirección superiores procedentes
del controlador 2110 maestro determinan qué circuito ASIC (FIMVME
2122, controlador 2124 principal o módulo 2114 de personalidad) está
siendo direccionado por el controlador 2110 maestro. El FIMVME 2122
decodifica bits VA 20-31 de dirección,
especificando los bits VA 20-23 el circuito ASIC
seleccionado. Una vez que se hayan decodificado los bits de
dirección, el FIMVME 2122 emite señales de selección de chip (CS
principal) al circuito 2124 ASIC del controlador principal o (OUTCS)
al módulo 2114 de personalidad. Los bits de dirección inferiores
representan la dirección absoluta en el circuito ASIC
seleccionado.
La figura 13 ilustra esquemáticamente la
decodificación de direcciones implementada por el decodificador 2124
de bus VME. El circuito 2134 lógico del decodificador, el circuito
2136 lógico del decodificador, el circuito 2138 lógico del
decodificador recibe cada uno como entradas bits VA20 a VA23 de
dirección. En función de la dirección digital que aparece en las
líneas VA20 a VA23, se seleccionara uno entre el circuito 2122 ASIC
FIMVME, el circuito 2124 ASIC de controlador principal, y el
circuito ASIC de control del módulo de personalidad. En otras
palabras, el inversor 2140 y 2142 asociado con los valores que
aparecen en las líneas VA20-VA23 de dirección
ocasionarán que los circuitos lógicos sólo impulsen una de las
señales de selección de chip FIMVME, MainCS u OUTCS. Tal como se
señaló anteriormente los bits VA1 a VA4 de dirección de orden
inferior operan como dirección absoluta para la dirección
seleccionada. De esta manera, cuando se selecciona el circuito 2122
ASIC FIMVME, la salida del circuito 2134 lógico actúa como una señal
de activación para que el registro 2140 permita que los datos sean
leídos por el bus VDAT para el almacenamiento en la ubicación de
memoria designada por los bits VA1 a VA4 de dirección.
El circuito 2122 ASIC FIMVME también es
responsable del registro de impresión en el que monitoriza y
compensa el movimiento de la banda y el movimiento de presión.
También ajusta las líneas Y a la sección de control de registro y
utiliza una posición del interruptor selector del registro para
determinar el modo de registro emitido. El sistema puede
configurarse durante la elaboración utilizando un bit de dirección
para asignarle una dirección de movimiento de la banda. De esta
manera, la impresión estará orientada correctamente cuando se lean
los impulsos de trama de acuerdo con el desplazamiento de RASA o
RASB. Se añade un conjunto de contador al ajuste de la dirección
para proporcionar información en caso de que la prensa se desplace
hacia atrás en un tope.
La figura 14 es un diagrama de bloques útil para
ilustrar el funcionamiento del modo de registro. Se proporcionan los
multiplexores 2142 y 2144 y se operan para emitir las señales Y1
(CUE) e Y2 (RAS). El multiplexor 2142 recibe como entradas señales
CUE, PWZERO (rueda de espigas cero), SENSMK y EXCUE (exterior cero)
de sincronización de la banda. El multiplexor 2144 recibe una
entrada del codificador de la rueda de espigas (PWENC) en un
terminal, y una entrada direccional en los otros tres terminales de
entrada. Un par de señales SEL0 y SEL1 de control de modo determina
el modo operativo. Por ejemplo, si SEL0 y SEL1 son ambas bajas, el
controlador de registro opera en el modo externo, y el multiplexor
2142 emite la señal EXCUE como la señal Y1 (CUE). El multiplexor
2144 emite la señal DIR de dirección como la señal Y2 (RAS) en el
modo externo.
Para el modo de operación Sensemark (marca de
detección), SEL0 se ajusta alta y SEL1 se ajusta baja. De esta
manera, Y1 (CUE) es la entrada SENSMK para el multiplexor 2142 y
Y2(RAS) es la señal DIR. En el modo de rueda de espigas, SEL0
es baja y SEL1 es alta. En este caso, Y1 (CUE) es la señal PWZERO
cero de la rueda de espigas, y Y2 (RAS) es la salida PWENC del
codificador de la rueda de espigas. Finalmente, en el modo NORMAL,
SEL0 y SEL1 son ambas altas, Y1 (CUE) es la entrada CUE del sistema
de datos XL al multiplexor 2142, y Y2 (RAS) es la señal DIR.
El circuito 2122 ASIC FIMVME controla el acceso
de lectura / escritura a la FIM. Durante la descarga de un trabajo,
el controlador 2110 maestro girará la fuente de acuerdo con los
parámetros del trabajo, y después carga las memorias 2126 FIFO de
entrada (véase la figura 1) con la dirección de inicio y el carácter
a una velocidad de transferencia de treinta y dos bits. El
controlador 2110 maestro direcciona el circuito 2124 ASIC de
controlador principal del controlador 2112 de rango inferior a
través del decodificador ASIC FIMVME (figura 13) y, al mismo tiempo,
escribe un byte [VDAT(0-7)] de comandos para
el circuito 2124 ASIC del controlador principal que indica que los
datos de dirección y los datos FIM están en las memorias 2126 FIFO
de entrada y se escribirán en la memoria 2146 DRAM FIM (figura 11).
La memoria 2146 DRAM FIM pueden ser dos memorias RAM SIMM dinámicas
de 4M x 8 bits con capacidad de almacenamiento para 255 fuentes. En
la figura 15 se ilustra un ciclo de escritura típico. Esta
explicación de un ciclo de escritura debería tenerse en cuenta junto
con el diagrama de bloques de la figura 11. Para iniciar el ciclo de
escritura, en el instante t_{a} el controlador 2124 principal
ajusta baja la línea FIMWR (FNCTRL0) y la mantiene baja hasta que se
reciba una nueva palabra de comandos del controlador 2110
maestro.
A continuación, en el instante t_{b}, el
controlador 2124 principal activa una palabra alta de lectura
impulsando baja la señal FRDH hacia las memorias 2126 FIFO de
entrada. Esto hace que las memorias FIFO de entrada coloquen la
palabra de dirección baja en el bus FDAT. La palabra de dirección
baja sea retenida en los contadores de dirección FIMVME bajo el
control de la señal LATCHL (FNCTRL2) procedente del controlador 2124
principal. Entonces el controlador 2124 principal hace que la
palabra de dirección alta se retenga en los contadores FIMVME. Para
realizar esto, en el instante t_{c}, el controlador 2124 principal
impulsa baja la señal FRDH de palabra alta de lectura a las memorias
2126 FIFO de entrada, haciendo que las memorias FIFO dispongan la
palabra de dirección alta en el bus FDAT. Una señal LATCHH (FNCTRL1)
de retención es generada por el controlador 2124 principal para
hacer que la palabra de dirección alta se retenga en los contadores
FIMVME.
Con la dirección FIM completa bloqueada en los
contadores del circuito 2122 ASIC FIMVME, el controlador 2124 toma
datos FIM. El controlador 2124 principal activa nuevamente la señal
FRDH alta de lectura accionándola baja en el instante t_{d} para
recuperar datos FIM de las memorias 2126 FIFO de entrada y
colocarlos en el bus FDAT. Al mismo tiempo, la señal FDREQ de
solicitación de datos de fuente discurre activa (baja), forzando que
una señal interna retenga los datos para los registros en el
circuito 2122 ASIC FIMVME. Adicionalmente, el circuito 2122 ASIC
FIMVME dispone como ocupada (alta) la señal FRDY de preparada
mientras se activan las señales *RAS, *CAS y *WR para generar los
impulsos estroboscópicos de direcciones de filas y columnas para la
memoria 2146 FIM DRAM. Se direcciona la memoria 2146 FIM DRAM y se
cargan los datos. Para cada petición, la señal FRDY preparada del
FIMVME se dispondrá en ocupada hasta que se complete la escritura en
la memoria 2146 FIM DRAM. Posteriormente se incrementan los
contadores de dirección en el circuito 2122 ASIC FIMVME para la
siguiente dirección
secuencial.
secuencial.
En el instante t_{e}, se transfieren nuevamente
los datos FIM desde la memoria 2126 FIFO de entrada al bus FDAT
impulsando la señal *FDRL activa (baja) y reteniéndola en el FIMVME
con la señal FDREQ de retención. Entonces se escribe otra palabra en
la memoria 2146 FIM DRAM. Estas transferencias continúan hasta que
se ha cargado completamente la fuente en la memoria 2146 FIM DRAM, o
hasta que se interrumpa el controlador 2124 principal. Puede
realizarse una función FIM de lectura para fines de diagnóstico y
depuración. Una operación de lectura de este tipo tendría una
temporización para las señales similar a la mostrada en la figura
15, a excepción de que los datos FIM que aparecen en el bus FDAT
provienen del circuito 2122 ASIC FIMVME.
El circuito 2122 ASIC FIMVME es responsable de
calcular sumas de comprobación FIM. Haciendo referencia ahora a la
figura 16, se muestra un diagrama de bloques útil para describir la
operación de suma de comprobación. Las sumas de comprobación se
calculan durante la producción para asegurarse de que están teniendo
lugar las comunicaciones adecuadas. El calculador de sumas de
comprobación incluye un sumador 2148, registros 2150 de sumas de
comprobación, registros 2152 de datos FIM, y el multiplexor 2154.
Los registros 2150 de sumas de comprobación se borran inicialmente y
se ajustan a cero mediante la señal CLRCS. Los datos FIM leídos de
la memoria 2146 FIM DRAM (figura 11) se retienen en los registros
2152 de datos FIM. Los datos retenidos en los registros 2152 de
datos FIM proporcionan una entrada al sumador 21748. La otra entrada
procede de los registros 2150 de suma de comprobación.
Durante el funcionamiento, la primera palabra de
la información de caracteres procedente de los registros 2152 de
datos FIM se añade mediante el sumador 2148 a la palabra almacenada
en los registros 2150 de sumas de comprobación. Dado que los
registros 2150 de sumas de comprobación se borran inicialmente, esto
tiene el efecto de añadir ceros a la primera palabra de la
información de caracteres. El resultado de la primera etapa de
adición (es decir la primera palabra de información de caracteres)
se almacena entonces en registros 2150 de sumas de comprobación. A
continuación, se retiene una palabra de información de caracteres
siguiente en los registros 2152 de datos FIM y se proporciona al
sumador 2148, en el que se añade a los contenidos de los registros
2150 de suma de comprobación. Este proceso continua hasta que se
completa el carácter.
En relación con la tabla I se explica un ejemplo
de cálculo de suma de comprobación. Para los objetivos de esta
explicación se supone que el carácter se representa por un total de
cuatro palabras, y debería observarse que todas las entradas A se
seleccionan arbitrariamente para fines demostrativos.
| A | B | C |
| 1111 | 0000 | 1111 |
| AAAA | 11111 | BBBB |
| 1010 | BBBB | CBCB |
| 1105 | CBCB | DCD0 |
En el ejemplo seleccionado, las cuatro palabras
de información de caracteres (en escritura hexadecimal) son 1111,
AAAA, 1010 y 1105. La primera palabra en la entrada A del sumador
(1111) se añade a los contenidos del registro de suma de
comprobación que aparecen en la entrada B (0000) del sumador para
dar lugar a la suma C (1111). Esta suma C se almacena entonces en el
registro 2150 de suma de comprobación para la siguiente etapa de
adición. Tras la segunda etapa de adición (AAAA + 1111), la suma C
(BBBB) se almacena en el registro 2150 de suma de comprobación; la
tercera etapa de adición (1010 + BBBB) hace que la suma CBCB se
almacene en registros 2150 de suma de comprobación; y la cuarta
etapa de adición (1105 + CBCB) hace que la suma DCD0 se almacene en
registros 2150 de suma de comprobación. En este punto, el valor
(DCD0) de suma de comprobación para el carácter está completo.
Una vez que se haya calculado el valor de suma de
comprobación, se suministra una señal de control al multiplexor 2154
para seleccionar el byte alto o bajo del valor que se envía
nuevamente al controlador 2110 maestro en el bus VDAT
(0-7) para ser comparado. La suma de comprobación se
calcula preferiblemente para cada carácter extraído de la memoria
2146 FIM DRAM. Los registros 2150 de suma de comprobación se borran
durante el inicio de los cálculos para cada carácter.
El controlador 2124 principal SDC se describirá
más detalladamente a continuación. El controlador 2124 principal SDC
está implementado preferiblemente como un circuito ASIC, tal como el
circuito ASIC ACTel A 1280 FPGA explicado anteriormente en relación
con el circuito 2122 ASIC FIMVME. En el funcionamiento durante la
producción, el controlador 2124 principal SDC recibe comandos
procedentes del controlador 2110 maestro para construir la
información de impresión en BIM. El controlador 2124 principal SDC
utiliza comandos decodificados y comandos de control para colocar
el mapa de píxeles en BIM de acuerdo con las coordenadas X e Y
exactas. Adicionalmente, mientras se forma la BIM, el controlador
2124 principal SDC controla las condiciones para leer la BIM y
después modificar los datos BIM y escribirlos nuevamente para estas
ubicaciones BIM para todos los formatos lógicos de combinación
disponibles (por ejemplo, normal sobreimpreso, etc.) manteniendo el
seguimiento del BIM que está direccionándose en un ciclo de entrada
y salida cualquiera.
Para cada petición procedente del módulo 2114 de
personalidad, el controlador 2124 principal SDC carga memorias 2188
FIFO de salida con una línea de trama de datos de píxel.
Adicionalmente, el controlador 2124 principal SDC controla la
escritura en la FIM, a través del circuito 2122 ASIC FIMVME, durante
la descarga inicial desde el controlador 2110 maestro. Si se
utilizan las capacidades de diagnóstico, el controlador 2124
principal SDC controla los modos para leer a partir de FIM y de
BIM.
En la figura 17 se muestra la arquitectura de la
subestructura general del controlador 2124 principal SDC. La
arquitectura se muestra en formato de bloque como una ilustración
general de la tecnología y estructura ASIC. Tal como se muestra, el
circuito 2124 ASIC del controlador principal SDC incluye una sección
2156 DECODE (decodificación), una sección 2158 DISCOM (lista de
visualización), una sección 2160 MEMCNTRL (control de la memoria),
una sección 2162 MEMOUT (salida de la memoria), una sección 2164
SIZE (tamaño), una sección 2166 CROP (recorte), una sección 2168
SHIFTER (desfasador) y una sección 2170 MERGE LOGIC (lógica de
fusión).
La sección 2156 DECODE decodifica los modos
operativos cuando está activa la señal MainCs de selección de chip
del controlador principal SDC. Estos modos definen exclusivamente
qué operación llevar a cabo. Por ejemplo, una OOh recibida por la
sección 2156 DECODE en la entrada VA (1-3) podría
indicar el modo de listas de visualización; una O3h podría designar
un modo de escritura para FIM; una O4h podría designar un modo de
lectura FIM de diagnóstico; y una O5h podría designar una salida al
modo BIM. La sección 2156 DECODE emite el modo decodificado en
líneas MODE (0-2). Adicionalmente, la sección 2156
DECODE determina qué BIM está en uso, y emite el estado al
controlador 2110 maestro.
Durante la producción la sección DISCOM elabora y
sincroniza la temporización de la señal del modo de operación para
la lista de visualización. La lista de visualización utiliza tres
palabras largas (es decir, de treinta y dos bits) "tripletes"
que definen la dirección de la fuente, el tamaño X, el tamaño Y, la
posición Y, un control de rectán-
gulo / línea y el tipo de lógica de combinación seleccionado (normal, sobreimpresa, inverso o diseño). Por ejemplo, haciendo referencia a la lista de visualización ilustrada en la figura 18, los bits 0-24 de la primera palabra larga de la lista de visualización pueden contener la dirección FIM, los bits 25 y 26 pueden designar cuál de las cuatro operaciones de lógica de combinación se selecciona, el bit 27 no se utiliza, el bit 28 es el bit de rectángulo / línea
(O=FIM, 1=línea), el bit 29 no se utiliza, el bit 30 es una instrucción NOP/IGNORE TRIPLET, y el bit 32 es un bit (SYNC1) de sincronización de ajuste de palabra. La segunda palabra larga puede designar la posición X con bits 0 a 15 y el tamaño X con bits 16 a 31. La tercera palabra larga puede indicar la posición Y y el tamaño Y con bits 0 a 15 y 16 a 31, respectivamente.
gulo / línea y el tipo de lógica de combinación seleccionado (normal, sobreimpresa, inverso o diseño). Por ejemplo, haciendo referencia a la lista de visualización ilustrada en la figura 18, los bits 0-24 de la primera palabra larga de la lista de visualización pueden contener la dirección FIM, los bits 25 y 26 pueden designar cuál de las cuatro operaciones de lógica de combinación se selecciona, el bit 27 no se utiliza, el bit 28 es el bit de rectángulo / línea
(O=FIM, 1=línea), el bit 29 no se utiliza, el bit 30 es una instrucción NOP/IGNORE TRIPLET, y el bit 32 es un bit (SYNC1) de sincronización de ajuste de palabra. La segunda palabra larga puede designar la posición X con bits 0 a 15 y el tamaño X con bits 16 a 31. La tercera palabra larga puede indicar la posición Y y el tamaño Y con bits 0 a 15 y 16 a 31, respectivamente.
La sección 2160 MEMCTRL (control de la memoria)
del controlador 2112 principal SDC ajusta el tiempo de escritura /
modificación / lectura que utiliza el ciclo de reloj completo. Esta
sección controla de forma lógica la dirección de los datos BIM y
procesa los comandos FIFO de salida para cargar los datos de trama
para cada una de las peticiones de datos procedentes del módulo 2114
de personalidad.
La sección 2162 MEMOUT (salida de la memoria)
procesa los ciclos de salida BIM. Las coordenadas de dirección X e Y
de la lista de visualización están sincronizadas para los datos de
dirección de la banda (ascendente o descendente) de papel y los
datos BIM. La sección 2164 SIZE utiliza señales de modo operativo
procedentes de la sección 2158 DISCOM para desarrollar y decodificar
los valores de recorte (es decir la anchura del carácter) y la
posición de desfase X, las direcciones X e Y, el bit de línea y de
rectángulo, y bits de lógica de combinación. Los valores de recorte
derivados de los bits de tamaño X de la lista de visualización
(palabra larga de 2 bits de 16 a 31) se envían a la sección 2166
CROP para organizar de forma lógica una máscara de recorte para la
anchura absoluta del carácter en BIM. La máscara de recorte
determina si el carácter finaliza en BIM, y evita que se solapen
otros caracteres. El valor de desfase puede visualizarse como la
posición de comienzo del carácter, y el valor de recorte indica el
final del carácter. Los datos FIM y los valores de recorte se
proporcionan a la sección 2170 MERGE LOGIC.
La sección 2168 SHIFTER es responsable de colocar
datos FIM y de línea en BIM empleando las coordenadas X e Y
obtenidas de la lista de visualización. La sección 2168 SHIFTER y la
sección 2166 CROP se interconectan con la sección 2170 MERGE LOGIC
para colocar datos FIM / datos de píxel en ubicaciones específicas
en BIM.
La figura 19 ilustra la manera en la que se
coloca un carácter procedente de FIM en BIM. El carácter "B"
aparece en FIM en una ubicación determinada por los bits 0 a 12 de
dirección, y tiene una anchura de ocho píxeles. Los valores de
desfase y de recorte se utilizan para colocar el carácter en BIM en
una ubicación determinada por las coordenadas X e Y.
La sección 2170 MERGE LOGIC es la etapa final
para el circuito 2124 ASIC del controlador principal SDC y es
responsable de fusionar el recorte, desfase, lógica de combinación,
línea y escritura / modificación / lectura de toda la información de
la lista de visualización incorporada en BIM. La lógica incluye
preferiblemente treinta y dos celdas lógicas que leen, modifican y
escriben en BIM utilizando esta información. Uno de estos sistemas
lógicos de fusión aparece gráficamente como parte del controlador
2124 principal en la figura 20. Ha de indicarse de que sólo es a
título de ejemplo, y pueden incluirse celdas adicionales.
En el circuito a modo de ejemplo de la figura 20,
la sección MERGE LOGIC incluye un cuarto multiplexor 2172 de entrada
que opera bajo el control de los bits de selección de lógica de
combinación procedentes de la primera palabra larga (es decir, bits
25 y 26). Los datos BIM en el bus BDAT (0-32) y los
datos FIM en el bus FDAT (0-15) se retienen en un
elemento 2174 de retención de datos BIM y un elemento 2176 de
retención de datos FIM, respectivamente. Los datos FIM se
proporcionan entonces al terminal A de entrada del multiplexor 2172
y a terminales de entrada de puerta 2178 AND, puerta 2180 OR y
puerta 2182 XOR. Las otras entradas a la puerta 2178 AND, la puerta
2180 OR y la puerta 2182 XOR procedente del elemento 2174 de
retención de datos BIM. La salida de la puerta 2178 AND es la
entrada B al multiplexor 2172; la salida de la puerta OR 2180 es la
entrada C al multiplexor 2182 y la salida de la puerta 2182 XOR es
la entrada D al multiplexor 2172.
En función de los valores particulares de los
bits de lógica de combinación, una de las señales que aparece en los
terminales A-D de entrada del multiplexor 2172 se
pasará a la salida. La salida del multiplexor 2172 se coloca
entonces nuevamente en el bus BDAT a través de un circuito de
controladores de línea.
Tal como se muestra en la figura 20, la BIM puede
verse como dos BIM diferentes, BIM0 2184 y BIM1 2186. Durante el
funcionamiento, muestras una BIM está siendo formada por el
controlador 2124 principal, la otra
está siendo leída por el módulo 2114 de personalidad. Cada borde BIM tiene una anchura de XA (0-4) y
XB (0-4) = 32 bytes x 4 (1024 píxeles) y una profundidad de Y (0-11) = 4096 x 2 (8192 píxeles). En términos del área máxima de tratamiento de la imagen, en esta BIM a modo de ejemplo puede colocarse un máximo de dieciséis barras y un tamaño de la forma de 27,3 pulgadas. Es posible construir las áreas de memoria BIM a partir de una memoria grande dividida en áreas separadas, o utilizar múltiples chips de memoria. Preferiblemente, la memoria BIM comprende dieciséis chips de memoria RAM estática de 128k x 8.
está siendo leída por el módulo 2114 de personalidad. Cada borde BIM tiene una anchura de XA (0-4) y
XB (0-4) = 32 bytes x 4 (1024 píxeles) y una profundidad de Y (0-11) = 4096 x 2 (8192 píxeles). En términos del área máxima de tratamiento de la imagen, en esta BIM a modo de ejemplo puede colocarse un máximo de dieciséis barras y un tamaño de la forma de 27,3 pulgadas. Es posible construir las áreas de memoria BIM a partir de una memoria grande dividida en áreas separadas, o utilizar múltiples chips de memoria. Preferiblemente, la memoria BIM comprende dieciséis chips de memoria RAM estática de 128k x 8.
El controlador de registro puede utilizar un
Micro Controlador 87C52 disponible comercialmente. El controlador
2110 maestro escribe VDAT (0-7) en el circuito 2122
ASIC FIMVME que, a su vez, configura datos en serie RS232 a una
línea *WRREG (registro de escritura) para una entrada RXD del Micro
Controlador (véase la sección VMEDEC del circuito 2122 ASIC VMEDEC
de la figura 12). De esta manera, se escriben en el controlador el
tamaño y la resolución de la forma.
Ahora se proporcionará una explicación más
detallada del módulo 2114 de personalidad. La descripción aquí
utilizará un ejemplo basado en el uso de una máquina de impresión
MICA. Sin embargo, debería apreciarse que podrían utilizarse otras
máquinas de impresión, en cuyo caso se modificaría adecuadamente el
módulo de personalidad. Para adaptar un procesador de imágenes de
trama de rango inferior a una máquina de impresión diferente, una
necesidad únicamente sustituye el módulo de personalidad por una
concebido para la máquina de impresión diferente.
El módulo 2114 de personalidad es responsable de
solicitar y leer datos de trama procedentes de las memorias 2188
FIFO de salida (figura 20) del controlador 2112 de rango inferior
para configurar la memoria RAM de tránsito. En la implementación
preferida del módulo de personalidad MICA, las dos memorias EEPROM
con los desfases de barras aproximados se utilizan para controlar
cada barra leída de acuerdo con la posición y la distancia de unas
respecto a otras. En la disposición de las figuras 8A y 8B, se
proporcionan seis soportes de montaje. De esta manera, se requieren
cinco valores del desfase entre barras para acomodar el
desplazamiento relativo de los cartuchos de impresión.
Después se envían los datos de píxeles a la
estación de servicio a través de cuatro transferencias de dieciséis
palabras junto con la dirección de la barra. Los cinco desfases se
introdujeron previamente a partir del terminal 66 de visualización
Q-term de acuerdo con el número de barra y el valor
de desfase, y se almacenan en las memorias EEPROM del módulo de
personalidad para el acceso al modo de desfase. La interfaz entre el
teclado 66a Q-Term y las funciones de visualización
son transferidas por un chip RS232 y tratadas por un
microcontrolador PIC 17C42. Durante la producción, el controlador
2110 maestro envía mensajes de visualización Q-Term
mientras pregunta al microcontrolador PIC acerca del estado de la
estación de servicio y los cambios de modo procedentes del
terminal
Q-Term. Para el módulo de personalidad MICA, el microcontrolador PIC gestiona la operación y envía códigos de modo y de mensajes GPI al controlador 2110 maestro. El microcontrolador PIC también envía cinco valores de desfase a un controlador ASIC del módulo de personalidad para ajustar el posicionamiento de los datos de impresión.
Q-Term. Para el módulo de personalidad MICA, el microcontrolador PIC gestiona la operación y envía códigos de modo y de mensajes GPI al controlador 2110 maestro. El microcontrolador PIC también envía cinco valores de desfase a un controlador ASIC del módulo de personalidad para ajustar el posicionamiento de los datos de impresión.
Tal como se ilustra en la figura 9, el módulo
2114 de personalidad incluye una sección 2189 de interfaz SDC y un
circuito 2190 ASCI de control PM. La interfaz 2189 SDC utiliza
preferiblemente un conector DIN de 96 clavijas para interconectar el
bus, las señales de control y las señales de datos entre el
controlador 2112 de rango inferior y el módulo 2114 de personalidad.
Un bus CA(0-9) proporciona la dirección de
decodificación del circuito ASIC de control del módulo de
personalidad así como señales de control para iniciar ciclos de
impresión. Estas señales se almacenan de forma intermedia
preferiblemente por un par de transceptores. Una señal DREQ de
solicitación de datos está activa cuando el controlador 2110 maestro
envía un comando de inicio de la impresión en el bus VDAT
(0-7) y es decodificad por el circuito 2190 ASIC de
control PM. La señal DREQ de solicitación de datos inicializa el
controlador 2112 de rango inferior para enviar una carga de trama
completa a las memorias 2188 FIFO de salida (véase la figura 20). La
línea OEMTY es comprobada por el circuito 2190 ASIC del controlador
PM para determinar cuanto está activa. Si está activa, los datos
están disponibles. El circuito 2190 ASIC de control PM emite
entonces una señal PDATRD para leer los contenidos de las memorias
2188 FIFO de salida para configurar la memoria RAM de
tránsito.
tránsito.
La figura 21 ilustra una subestructura de ejemplo
de un circuito 2190 ASIC de control del módulo de personalidad que
puede utilizarse de acuerdo con la presente invención. Tal como se
muestra, el módulo 2190 de control PM incluye la sección 2192 FIFO y
una sección 2194 de operación de estación de servicio. El circuito
2190 ASIC de control PM proporciona una gran integración de los
componentes empleando tecnología ASIC para el protocolo de
decodificación y control del módulo 2114 de personalidad entre el
controlador 2110 maestro y la estación de servicio. La estructura
del circuito ASIC de control PM lleva a cabo operaciones de
transferencia de datos, control, mensajes y estado. El circuito
2190 ASIC de control PM supervisa el terminal 66 de datos
Q-Term y la estación de servicio a la vez que dirige
los datos de píxeles hacia y desde la memoria RAM de tránsito y
fuera de la estación de servicio.
Los datos de píxeles en PDAT se escriben para la
memoria RAM de tránsito de una forma similar a la que se escribió
para la memoria BIM. En el ciclo de lectura, se añaden desfases y
los datos se transfieren a la estación de servicio una palabra cada
vez. En la realización preferida, cuando los datos de píxeles de
barras se cargan en la memoria RAM de tránsito, normalmente todas
las barras tienen la misma dirección base.
Tal como puede observarse en la figura 8, las
mismas barras de impresión están desplazadas unas respecto a otras
en la dirección del desplazamiento de la banda (es decir, la
dirección "Y"). Más concretamente, si el movimiento de la banda
es en la dirección descendente, la localización de impresión en la
banda pasará los cartuchos C1, C7 y C3 de impresión antes de pasar
los cartuchos C2, C8 y C14, etc. de impresión. Dado que en la
realización preferida todas las barras tienen la misma dirección
base en la memoria RAM de tránsito, es necesario tener en cuenta el
desplazamiento relativo entre las barras. En la figura 22 se ilustra
una técnica para hacerlo. Cuando el microcontrolador PIC envía los
valores de desfase al circuito 2190 ASIC de control PM, la
dirección se añade a un valor de desfase para las correspondientes
barras. Como resultado de la adición, los datos enviados a la
estación de servicio serán o bien los datos de impresión o bien todo
ceros hasta que se alcance el valor del desfase. Haciendo referencia
a la figura 22, los cartuchos de impresión montados en un soporte
común (por ejemplo (C2, C8, C14) o (C3, C9, C15)) se asignan a
aproximadamente el mismo valor de desfase aproximativo. De esta
manera, los datos de la barra no necesitan estar apilados y
almacenados en la memoria RAM de tránsito con un desfase.
El circuito 2190 ASIC de control PM realiza
comprobaciones para garantizar que se ha completado la transferencia
de una línea de trama completa antes de que finalice un reloj de
trama. Se comprueban tres errores de impresión: (1) si se presenta
otro impulso de trama antes de que la transferencia de trama haya
finalizado, se genera una señal de error interna "trama no
realizada"; (2) se comprueba el bit OEMTY de las memorias FIFO de
salida, si va activo, las memorias FIFO iban vacías y se genera un
error; y (3) si una línea DATAVL procedente de la estación de
servicio no oscila entre dos impulsos de trama, se genera un error
del dispositivo de impresión.
Todas las señales de error procedentes del
circuito 2190 ASIC de control PM se envían de nuevo al controlador
2110 maestro en el bus VDAT (0-7). El controlador
2110 maestro encuesta el registro de estado del circuito 2190 ASIC
de control PM para determinar si se ha producido un bit de error. Si
es así, el controlador 2110 maestro comprueba el error en el
registro de errores y lo envía nuevamente al sistema 62 de datos XL.
El error se visualiza también en el terminal 66 de datos. El bus CA
ha sido decodificado por el circuito 2122 ASIC FIMVME para
seleccionar el circuito 2190 ASIC de control PM con la señal OUTCS
de selección de chip y una dirección VA (1-3)
interna absoluta mientras que una señal VWR habilita tres memorias
intermedias de estado para el bus VDAT (0-7) como un
ciclo de entrada o de salida. Una señal de tope de impreso (TOF)
borra los registros internos en el circuito 2190 de control PM antes
de comenzar una señal de impresión para permitir que el ciclo de
impresión adecuado se configure y se inicie. La señal RASTERS de la
figura 21 es normalmente el reloj de impresión.
Las líneas CB (0-6) portan bits
de estado para el microcontrolador PIC. El controlador 2110 maestro
interroga al registro de estado en el circuito 2190 ASIC de control
PM. Si se ajusta cualquier bit de estado, el controlador maestro lee
el bus VDAT (0-7) para saber el estado. El bus ADDR
(0-5) proporciona números 1-16 de
selección de barras para la estación de servicio.
Las señales PRN, LATCH, OUT R/W y STROBE las
proporciona la interfaz de la estación de servicio del circuito 2190
ASIC de control PM a la estación de servicio. La lógica interna
genera estas señales en sincronización con los ciclos de inicio y de
lectura. PRN inicia un ciclo de impresión en la estación de
servicio. Las señales SROBE y OUT R/W permiten la secuencia de carga
de datos de barras en los elementos de retención de datos de la
estación de servicio. La línea LATCH es una señal de comunicación
amiga para continuar la impresión. La señal LATCH desarrolla la
señal DATAVL en cada transferencia de datos de 16 palabras.
Durante un ciclo de escritura, el circuito 2190
ASIC de control PM envía 16 bits de datos de píxel a la estación de
servicio a través del bus CDAT (0-15). Para cada
ciclo de lectura, el circuito 2190 ASIC de control PM recibe los 8
bits inferiores del bus CDAT (0-15) como estado de
la máquina de impresión procedentes de la estación de servicio y lo
envía al microcontrolador PIC en el bus PIC.
El bus X (0-4) porta la anchura
de la dirección de la memoria RAM de tránsito. El bus Y
(0-11) porta la altura de la dirección de la memoria
RAM de tránsito. La memoria RAM de tránsito consiste preferiblemente
en ocho chips de memoria RAM estática de 128k x 8 dispuestos en una
configuración circular.
La señal WE de capacitación de escritura, la
señal OE de capacitación de salida, el bit de selección BANK y las
señales CSH y CSL de palabra alta y de palabra baja de selección de
chip se utilizan en el acceso a la memoria RAM de tránsito. Las
señales CSH y CSL de selección de chip pueden estar habilitadas todo
el tiempo. La memoria RAM de tránsito es continua con el bit de
selección BANK, que siempre se reinicia una vez que una sección de
la memoria RAM se ha leído completamente.
El circuito 2190 ASIC de control PM recibe en el
bus PIC (0-7) valores de desfase de barras para el
direccionamiento, información introducida por el terminal 66 de
datos Q-Term y mensajes PIC para el controlador 2110
maestro. El controlador 2110 maestro escribe información relativa a
la dirección de la banda, la resolución y la visualización para el
microcontrolador PIC en el bus PIC.
Los datos de píxel se cargan en la memoria RAM de
tránsito procedentes de las memorias 2188 FIFO de salida a través de
transferencias de treinta y dos bits. El circuito 2190 ASIC de
control PM lee en treinta y dos bits y emite la palabra baja de los
datos de barra seguida de una palabra alta a la estación de
servicio. El ciclo de lectura consiste en lecturas de dieciséis
palabras largas impares procedentes de la memoria RAM de tránsito
seguidas de treinta y dos transferencias a la estación de servicio
para cada barra, después las dieciséis palabras largas pares
seguidas de transferencias de treinta y dos palabras para completar
todos los datos de barras para un ciclo de trama.
El módulo 2114 de personalidad incluye una
sección de interfaz del terminal de datos Q-Term que
combina el microcontrolador PIC, las dos memorias EEPROM y una
interfaz RS232 para el terminal 66 de datos Q-term
con buses de dirección / datos y control. El microcontrolador PIC
envía desfases (aproximativos y exactos), mensajes y entradas de
claves procedentes del terminal 66 de datos Q-Term
al controlador 2110 maestro a través del circuito 2190 ASIC de
control PM a través del bus PIC. El microcontrolador PIC recibe
información de visualización, la dirección de la banda y la
resolución procedente del controlador 2110 maestro a través del
circuito 2190 ASIC de control PM, y emite esa información al
terminal 66 de datos Q-Term.
La sección final del módulo de personalidad es un
módulo I/O. Esta sección incluye controladores y receptores de
líneas de señales que pueden unirse a un conector
SCSI-2 de sesenta y ocho clavijas. El conector
SCSI-2 proporciona la conexión por cable a la
estación de servicio de la máquina de impresión.
Aunque la invención se ha descrito en combinación
con lo que se considera actualmente que son las realizaciones más
prácticas y preferidas ha de entenderse que la invención no está
limitada a las realizaciones descritas, sino al contrario, está
concebida para cubrir varias modificaciones y disposiciones
equivalentes incluidas dentro del alcance de las reivindicaciones
adjuntas.
Claims (19)
1. Sistema (50) de reproducción de imágenes
inteligente que comprende
- -
- un primer circuito (200) de control que prepara listas (82) de visualización como respuesta a la recepción de un archivo (80) de descripción del trabajo y transfiere fuentes para el almacenamiento en una memoria (400) de imágenes de fuentes,
- -
- un segundo circuito (300) de control que opera de acuerdo con dichas listas (82) de visualización y dichas fuentes almacenadas para generar datos de trama (raster) que muestran una representación digital de partes de una imagen,
- -
- una memoria (512)de imágenes de bits asociada a dicho segundo circuito (300) de control, almacenando dicha memoria (512) de imágenes de bits los datos de trama de la representación digital de imágenes generada por dicho segundo circuito (300) de control, y
- -
- un módulo (2114) de personalidad que solicita y lee datos de trama procedentes de dicha memoria (512) de imágenes de bits y proporciona dichos datos de trama a una máquina (68) de impresión concreta para producir una imagen en una banda (72) en movimiento,
caracterizado porque la máquina (68) de
impresión incluye una disposición de múltiples cabezales de
impresión independientes que se distribuyen a través de dicha banda
(72) en movimiento en una dirección perpendicular a la dirección del
movimiento de la banda, estando desplazados dichos cabezales de
impresión unos de otros en la dirección del movimiento de la banda,
de modo que una determinada ubicación de impresión en la banda en
movimiento pasará a través de al menos uno de dichos múltiples
cabezales de impresión antes de pasar a través de al menos otro de
dichos múltiples cabezales de impresión, estando configurado cada
uno de los cabezales de impresión para imprimir una barra de
impresión de los datos de trama, porque dicho módulo (2114) de
personalidad proporciona dichos datos de trama a al menos uno de los
cabezales de impresión, y porque dicho módulo (2114) de personalidad
envía datos de trama para barras de impresión a dichos cabezales de
impresión de acuerdo con la información de posición de las barras y
los valores de desfase de las barras, compensando los valores de
desfase de las barras el desplazamiento de dichos múltiples
cabezales de impresión unos respecto a otros en el sentido del
movimiento de la banda.
2. Sistema reproducción de imágenes inteligente
según la reivindicación 1, caracterizado adicionalmente
porque dicho módulo (2114) de personalidad recibe datos de trama
procedentes de dicho segundo circuito (300) de control y dirige los
datos de trama a una memoria de tránsito.
3. Sistema de reproducción de imágenes
inteligente según una de las reivindicaciones precedentes,
caracterizado adicionalmente porque dicho módulo (2114) de
personalidad está conectado a dicho al menos un cabezal de
impresión, y en el que dicho módulo (2114) de personalidad está
conectado para detectar el movimiento de dicha banda en movimiento y
sincroniza la salida de datos de trama procedentes de dicha memoria
de tránsito para dicho al menos un cabezal de impresión con el
movimiento de dicha banda (72).
4. Sistema de reproducción de imágenes
inteligente según cualquiera de las reivindicaciones precedentes,
caracterizado adicionalmente porque dichos múltiples
cabezales de impresión están dispuestos en una disposición para
imprimir una pluralidad correspondiente de barras de impresión, y en
el que dicho módulo (2114) de personalidad carga datos para las
barras de impresión individuales en dicha memoria de tránsito con la
misma dirección base.
5. Sistema de reproducción de imágenes
inteligente según la reivindicación 4, caracterizado
adicionalmente porque dicho módulo (2114) de personalidad recibe
valores de desfase para las barras de impresión individuales, y en
el que dicho módulo de personalidad añade valores de desfase a la
dirección de la memoria de tránsito para los datos de impresión de
barras correspondientes antes de emitir datos de trama procedentes
de dicha memoria de tránsito a dicho cabezal de impresión.
6. Sistema de reproducción de imágenes
inteligente según cualquiera de las reivindicaciones precedentes,
caracterizado adicionalmente porque dichos múltiples
cabezales de impresión comprenden una pluralidad de cartuchos de
chorro de tinta dispuestos en una serie de soportes de montaje
adyacentes.
7. Sistema de reproducción de imágenes
inteligente según la reivindicación 5, caracterizado
adicionalmente porque dichos valores de desfase puede ajustarlos un
operario a través de un terminal de datos que está interconectado
con dicho módulo (2114) de personalidad.
8. Sistema de reproducción de imágenes
inteligente según cualquiera de las reivindicaciones precedentes,
caracterizado adicionalmente porque dicho primer circuito
(200) de control escribe datos de fuentes en una memoria FIFO
(primero en entrar, primero en salir) de entrada, y en el que dicho
primer circuito de control incluye una primer circuito integrado de
aplicación específica (ASIC) que transfiere los datos de fuentes
desde dicha memoria primero en entrar, primero en salir a dicha
memoria (400) de imágenes de fuentes.
9. Sistema de reproducción de imágenes
inteligente según la reivindicación 8, caracterizado
adicionalmente porque dicho primer circuito de control incluye un
segundo circuito ASIC que opera como respuesta a dicha lista (82) de
visualización para generar dicha representación de imagen digital y
almacenarla en dicha memoria (512) de imágenes de bits.
10. Sistema de reproducción de imágenes
inteligente según la reivindicación 9, caracterizado
adicionalmente porque dicha memoria (512) de imágenes de bits
incluye una primera área de memoria y una segunda área de memoria,
pudiendo dicho módulo (2114) de personalidad leer datos desde un
área de memoria mientras dicho segundo circuito ASIC almacena una
imagen en la otra área de memoria.
11. Sistema según la reivindicación 9,
caracterizado adicionalmente porque dicho segundo circuito
ASIC de dicho primer circuito de control incluye una sección de
recorte que organiza una máscara de recorte para la anchura absoluta
de un carácter almacenado en dicha memoria (512) de imágenes de
bits.
12. Sistema según la reivindicación 11,
caracterizado adicionalmente porque dicho segundo circuito
ASIC de dicho primer circuito de control incluye adicionalmente una
sección de desplazamiento que coloca datos del carácter en dicha
memoria (512) de imágenes de bits de acuerdo con la información de
coordenadas obtenida de la lista (82) de visualización.
13. Sistema según la reivindicación 12,
caracterizado adicionalmente porque dicho segundo circuito
ASIC de dicho primer circuito de control incluye una sección de
lógica de fusión que fusiona información procedente de dicha sección
de recorte y de dicha sección de desplazamiento para datos de la
lista de visualización almacenados en dicha memoria (512) de
imágenes de bits.
14. Sistema según la reivindicación 13,
caracterizado adicionalmente porque dicha sección lógica de
fusión incluye lógica combinatoria que opera como respuesta a
información en dicha lista (82) de visualización para producir un
modo de impresión seleccionado.
15. Sistema según la reivindicación 14,
caracterizado adicionalmente porque dicho modo de impresión
seleccionado es uno de entre el modo normal, el modo de
sobreimpresión, el modo de inversión y el modo de diseños.
16. Sistema según la reivindicación 9,
caracterizado adicionalmente porque dicho primer circuito
ASIC de dicho primer circuito de control decodifica señales de
dirección procedentes de dicho primer circuito de control y, como
respuesta a las señales decodificadas, proporciona señales de
habilitación para uno de entre dicho primer circuito ASIC, dicho
segundo circuito ASIC y dicho módulo (2114) de personalidad.
17. Método para proporcionar información de
impresión a una máquina (68) de impresión concreta que imprime sobre
una banda (72) en movimiento y tiene una pluralidad de mecanismos de
impresión para imprimir una pluralidad de barras de impresión
adyacentes, en el que al menos dos de dichos mecanismos de impresión
están desplazados unos respecto a otros en el sentido del movimiento
de la banda, comprendiendo las siguientes etapas:
- -
- formar una lista (82) de visualización que especifica una imagen;
- -
- almacenar información de fuentes en una memoria (400) de imágenes de fuentes;
- -
- generar una representación digital de una imagen basándose en dicha lista (82) de visualización y dichos datos de fuentes almacenados, y almacenar los datos de trama de dicha representación de imagen digital en una memoria (512) de imágenes de bits;
- -
- leer datos de trama procedentes de dicha memoria (512) de imágenes de bits y dirigir dichos datos de trama a una memoria de tránsito, teniendo los datos para cada barra de impresión en una ubicación de impresión determinada en la dirección del movimiento de la banda que tiene la misma dirección base;
- -
- para cada barra de impresión, añadir un valor de desfase a dicha dirección base para dichos datos de barras de impresión de acuerdo con el desplazamiento de los mecanismos de impresión; y
- -
- proporcionar datos de las barras de impresión de desfase a dicha máquina (68) de impresión en sincronización con el movimiento de la banda.
18. Método según la reivindicación 17,
caracterizado adicionalmente por una etapa preliminar
adicional de ajustar dichos valores de desfase con un terminal de
datos controlado por un operario.
19. Método según la reivindicación 18,
caracterizado adicionalmente porque pueden ajustarse valores
de desfase tanto aproximativo como preciso.
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