EP4091197A1 - Procédé de fabrication d'un capteur d'image - Google Patents

Procédé de fabrication d'un capteur d'image

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EP4091197A1
EP4091197A1 EP21719689.8A EP21719689A EP4091197A1 EP 4091197 A1 EP4091197 A1 EP 4091197A1 EP 21719689 A EP21719689 A EP 21719689A EP 4091197 A1 EP4091197 A1 EP 4091197A1
Authority
EP
European Patent Office
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semiconductor layer
layer
substrate
transferred
donor substrate
Prior art date
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Pending
Application number
EP21719689.8A
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German (de)
English (en)
Inventor
Walter Schwarzenbach
David HERISSON
Alain DELPY
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Soitec SA
Original Assignee
Soitec SA
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Filing date
Publication date
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    • H01L27/144—Devices controlled by radiation
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    • H01L27/14698—Post-treatment for the devices, e.g. annealing, impurity-gettering, shor-circuit elimination, recrystallisation

Definitions

  • the invention relates to a method of manufacturing an image sensor.
  • the manufacture of an image sensor by three-dimensional (3D) integration involves a successive stacking of different layers comprising in particular photodiodes each defining a pixel of the image sensor, components of the pixel reading circuit and interconnections between said components. and pixels.
  • Figure 1 is a schematic sectional view of an image sensor.
  • Said sensor comprises successively:
  • each pixel comprises a doped region 12 adapted to collect the electric charges generated in each pixel; the pixels are separated from each other by electrically insulating trenches 13,
  • dielectric or electrically insulating layers 14 for example silicon nitride or silicon oxide
  • a silicon layer 22 which comprises components 25 of the pixel reading circuit.
  • Interconnects 26 extend through layer 14 to electrically connect components 25 and pixels 11.
  • a 3D integration process has significant constraints.
  • the method bears the cost of consuming such a substrate.
  • the thermal budget of the successive steps must be controlled so as not to damage the active zones or the components previously formed.
  • too high a thermal budget is likely to generate an abnormal diffusion of the doped regions configured to collect the photo-generated electric charges in the pixel, which can affect performance. of said sensor.
  • metallic connections between elements of the sensor are liable to be damaged by too high a thermal budget.
  • An aim of the invention is to design a method of manufacturing an image sensor according to a 3D integration technology, in which the thickness control of the transferred layer is compatible with a substrate of the FDSOI type, which is rapidly industrializable and inexpensive while avoiding the diffusion of dopants present in the regions for collecting electric charges and in the doped layer of amorphous silicon.
  • An SOI substrate (acronym for the English term “Semiconductor On Insulator”) is a substrate comprising a semiconductor layer, for example made of silicon, on a substrate, an electrically insulating layer being interposed between the semiconductor layer and the substrate .
  • the semiconductor layer In an FDSOI substrate (acronym for the English term “Fully Depleted Semiconductor On Insulator”), the semiconductor layer has a sufficiently thin thickness to allow complete depletion of the conduction channel of a transistor formed in said layer. Such a layer typically has a thickness of a few tens of nanometers.
  • the invention provides a method of manufacturing an image sensor, comprising:
  • a receiver substrate comprising a base substrate and an active layer comprising pixels, each pixel comprising a doped region for collecting the electrical charges generated in the pixel, said receiver substrate being devoid of metal interconnections,
  • finishing treatment comprising (i) thinning of the transferred layer by sacrificial oxidation followed by chemical etching and (ii) smoothing of the semiconductor layer transferred by means of at least one rapid annealing.
  • rapid annealing is meant in the present text a heat treatment exhibiting a rise in temperature at a rate greater than 10 ° C per second, preferably of the order of 50 ° C per second or even more.
  • the receiving substrate only comprises doped zones but no metallic interconnection makes certain heat treatments acceptable for smoothing the transferred semiconductor layer, said heat treatments having to however present a sufficiently moderate thermal budget for not to cause diffusion of the dopants present in the receiving substrate. Rapid annealing as implemented in the present invention meets this constraint.
  • controlled chemical etching provides the uniformity of thickness required for the intended application.
  • This thickness uniformity is similar to that of FDSOI substrates, for which the uniformity criterion can be expressed, on the one hand, by the variability of the thickness of the layer transferred within the same substrate or plate. , said intra-plate variability being typically less than or equal to 10 A, and, on the other hand, by the variability of the average thickness of the layer transferred between different plates, said plate-to-plate variability typically being of the order ⁇ 2 A maximum.
  • each rapid annealing is controlled to avoid diffusion of dopants from the doped regions of the pixels.
  • each rapid annealing can be carried out at a temperature of between 1100 and 1250 ° C. for a period of between 15 and 60 s.
  • the sacrificial oxidation and chemical etching are controlled to thin the transferred single crystal semiconductor layer to a thickness between 10 and 100nm.
  • the chemical etching of thinning of the transferred monocrystalline semiconductor layer can be carried out by means of wet etching, dry plasma etching, dry etching by ion beam, or dry etching. by ion beam in aggregates.
  • the method further comprises, after finishing the transferred single crystal semiconductor layer, forming components of a pixel readout circuit in or on said transferred semiconductor layer.
  • the method further comprises, after finishing the transferred single crystal semiconductor layer, forming interconnections between the pixels and said components of the pixel read circuit.
  • the method includes forming the weakening layer by implanting atomic species into the donor substrate.
  • the finishing treatment successively comprises:
  • the donor substrate further comprises, on the monocrystalline semiconductor layer, a layer of silicon oxide, preferably deposited from tetraethyl orthosilicate (TEOS).
  • TEOS tetraethyl orthosilicate
  • the donor substrate may further include one or more electrically insulating or semiconducting layers (or a stack of these two types of layers) on the silicon oxide layer.
  • a semiconductor layer it can be crystalline or amorphous, doped (N + or P +) or undoped.
  • the silicon oxide layer is deposited on the donor substrate prior to implantation.
  • the receiver substrate further comprises one or more electrically insulating or semiconducting layers (or a stack of these two types of layers) on the active layer.
  • at least one electrically insulating layer is a silicon oxide layer and the semiconductor layer can be crystalline or amorphous, doped (N + or P +) or undoped.
  • each rapid annealing has a temperature rise rate greater than 10 ° C. per second, preferably greater than or equal to 50 ° C. per second.
  • the smoothing does not include any heat treatment having a temperature rise rate of less than 10 ° C. per second.
  • the smoothing is implemented individually for each structure comprising the semiconductor layer and the receiver substrate.
  • FIG. 1 is a schematic sectional view of an image sensor
  • FIG. 2 is a schematic sectional view of a recipient substrate and a donor substrate used in a method of manufacturing an image sensor according to one embodiment of the invention
  • FIG. 3 is a schematic sectional view of the recipient substrate and the donor substrate of Figure 2 after detachment of the donor substrate according to the weakening zone;
  • FIG. 4 is a schematic sectional view of the image sensor formed from the donor and recipient substrates of FIG. 3, after finishing the transferred semiconductor layer and forming the circuit for reading the pixels and the interconnections;
  • FIG. 5 is a SIMS profile of the phosphorus concentration within an SOI structure comprising a layer doped with phosphorus at the end of a rapid annealing as implemented in the present invention and of a heat treatment as implemented during the manufacture of an FDSOI substrate.
  • the invention proposes to manufacture an image sensor by transferring a thin layer from a donor substrate to a recipient substrate.
  • the receiver substrate includes a base substrate and an active layer comprising a plurality of pixels.
  • the base substrate is generally a semiconductor substrate, for example of silicon. Said base substrate has in particular a function of mechanical support of the image sensor.
  • the active layer is a monocrystalline semiconductor layer, for example of silicon or of silicon-germanium.
  • the pixels are separated from each other by electrically insulating trenches. These trenches are known by the acronym DTI from the Anglo-Saxon term “Deep Trench Isolation” or CDTI from the Anglo-Saxon term “Capacitor Deep Trench Isolation”.
  • Each pixel comprises a doped region adapted to collect the electrical charges generated in each pixel.
  • the receiving substrate does not include any metallic interconnection between its components.
  • the donor substrate comprises an embrittlement zone which delimits a monocrystalline semiconductor thin layer.
  • the donor substrate can be a solid substrate, made from a single monocrystalline semiconductor material.
  • the donor substrate can be a composite substrate made up of at least two layers of different materials, comprising at least one monocrystalline semiconductor layer.
  • the monocrystalline thin film can be a layer of silicon, or of another semiconductor material.
  • the weakening zone is advantageously formed by implantation of atomic species, such as hydrogen and / or helium, in the donor substrate. The determination of the dose and of the implantation energy to form the weakening zone at a given depth of the donor substrate is within the abilities of those skilled in the art.
  • the surface of the donor substrate may optionally be protected by a dielectric layer, such as a layer of silicon oxide (S1O2). Said layer can then be removed, for example by selective etching.
  • the donor substrate is then bonded to the recipient substrate.
  • the bonding can be accomplished through a dielectric layer, such as a silicon oxide layer.
  • a fracture of the donor substrate is initiated at the area of weakness, leading to detachment of the donor substrate along the area of weakness. After this detachment, the semiconductor thin film was transferred to the recipient substrate.
  • This process is well known as the Smart Cut TM process.
  • the final product comprising the receiving substrate and the thin semiconductor layer will be referred to as a wafer in the present text.
  • the transferred semiconductor thin layer exhibits a certain roughness
  • a finishing treatment is carried out on the plate in order to smooth said layer while ensuring the required uniformity of thickness.
  • the target thickness for the transferred semiconductor layer is between 10 nm and 100 nm, with a maximum variation of ⁇ 5 ⁇ from the target value, within each wafer and between the different wafers made by the process.
  • This uniformity criterion is generally required for the manufacture of FDSOI substrates, but cannot be obtained for the targeted image sensor with the usual finishing treatment for FDSOI substrates which has an excessively high thermal budget.
  • the finishing treatment of FDSOI substrates typically comprises a so-called “batch anneal” process, which is a long smoothing process, at high temperature, advantageously carried out in an oven making it possible to treat a plurality of substrates at the same time (from where the term "batch").
  • Such a “batch anneal” is typically carried out at a temperature of between 1150 and 1200 ° C., for a period of several minutes, generally greater than 15 minutes.
  • the rise in temperature in the oven is relatively slow, with a ramp of the order of a few ° C. per minute, which contributes to increasing the thermal budget suffered by the substrate.
  • This smoothing makes it possible to bring the transferred semiconductor layer to a surface roughness level compatible with the manufacture of transistors.
  • the finishing treatment implemented in the invention comprises on the one hand a thinning of the layer transferred by sacrificial oxidation followed by a chemical etching and on the other hand a smoothing by means of one or more annealing ( s) fast (s) which provide a lower thermal budget than that of a “batch anneal”, said thermal budget being adapted to preserve the integrity of the pixels.
  • the treatment first comprises oxidation of the transferred layer so as to form a thin oxide layer on the surface of said layer.
  • This oxide is preferably formed by thermal oxidation of the material of the semiconductor layer, during which the transferred semiconductor layer is subjected to a heat treatment in an oxidizing atmosphere comprising oxygen and / or vapor. water, which has the effect of consuming a surface part of said layer.
  • an oxidizing atmosphere comprising oxygen and / or vapor. water, which has the effect of consuming a surface part of said layer.
  • the duration of the oxidation is chosen according to the thickness of oxide to be formed, which depends on the initial thickness of the transferred layer and on the target thickness of said layer. Such oxidation can be carried out simultaneously on one or more batches of plates.
  • the thickness of the transferred layer covered with the oxide layer is then measured at a number of points distributed over the surface of the plate.
  • an ellipsometric or reflectometry measurement provides the thickness of the semiconductor layer.
  • a thickness map of said layer obtained by ellipsometry or reflectometry is used. From the thicknesses measured at different points on the plate, we can also determine the average thickness of the semiconductor layer.
  • This thickness map and / or this average thickness make it possible to determine one or more regions of the transferred layer having excess thicknesses. relative to a target thickness and therefore to be subject to thinning in order to improve the uniformity of the thickness of the transferred semiconductor layer.
  • the measured thickness is compared at each point with the target thickness of the desired end product, said target thickness being less than or equal to the average thickness.
  • the region or regions to be thinned are therefore the region or regions in which the thickness of the semiconductor layer is greater than the target thickness, the extra thickness (s) corresponding to the difference between the measured thickness and the thickness. target thickness. This is therefore one or more "local" thicknesses of the plate.
  • the average of the thicknesses of the semiconductor layer measured at the different measurement points is compared with a target average thickness.
  • a wafer to be thinned is a wafer for which the average thickness of the semiconductor layer is greater than the target average thickness, the extra thickness corresponding to the difference between these two average thicknesses. This is therefore an "overall" extra thickness of the plate.
  • a selective etching of the sacrificial oxide layer is first implemented.
  • An etching agent suitable for etching the sacrificial oxide without attacking the semiconductor material of the layer is used for this purpose.
  • a solution of hydrofluoric acid (HF) is used as the etchant.
  • HF hydrofluoric acid
  • the etching is wet etching, that is, in which the transferred semiconductor layer is exposed to an etching solution.
  • the exposure can be carried out by immersing the plate in said solution, or by spraying the etching solution on the surface of the plate by means of a nozzle, which can make it possible to locate the etch at regions to be thinned out. compared to other regions of the plaque.
  • This etching can be carried out at room temperature, that is to say of the order of 20 to 25 ° C, or at a higher temperature but generally less than 80 ° C.
  • the etching may be dry plasma etching, dry etching by ion beam ("Reactive Ion Etching” according to English terminology), dry etching by ion beam in aggregates (GCIB, acronym of the Anglo-Saxon term “Gas Cluster Ion Beam”). These steps do not involve a significant thermal budget.
  • each annealing is typically carried out at a temperature of between 1100 and 1250 ° C for a period of between 15 and 60 s, which allows a reorganization of the atoms on the surface of the transferred semiconductor layer and thus to smooth it.
  • RTA rapid Thermal Annealing
  • each rapid anneal is carried out with a rapid rise in temperature, of the order of a few tens of ° C per second.
  • rapid annealing is carried out individually on each plate.
  • the thermal budget implemented during this (these) annealing (s) is low enough to avoid diffusion of dopants within the plate.
  • the process comprises two rapid anneals, in order to obtain an optimum surface condition of the transferred layer.
  • the smoothing implemented in the present invention does not include any “batch anneal”. More generally, said smoothing does not include any slow heat treatment, that is to say having a temperature rise rate of less than 10 ° C per second. The integrity of the pixels is therefore preserved during smoothing.
  • the method comprises two sacrificial oxidation steps, implemented respectively between the first and the second rapid annealing and after the second rapid annealing when two rapid annealing are implemented.
  • the first sacrificial oxidation advantageously makes it possible to remove the defects linked to the implantation of embrittlement by oxidizing a surface region of the layer transferred and removing said oxidized region, while the second sacrificial oxidation, which is followed by chemical etching of the transferred layer, uniformly thin the transferred layer to the target thickness.
  • the rapid anneals are preferably carried out before the thinning of the transferred layer, in order to preserve the stability of said layer. It would be possible to do without the first rapid annealing but at the cost of degradation of the roughness.
  • Said components are moreover electrically connected to the pixels by interconnections.
  • Said interconnections may be metallic but, insofar as they are formed after the finishing treatment of the transferred semiconductor layer, they are not liable to be damaged by it.
  • the image sensor it may be useful to insert one or more additional semiconductor and / or electrically insulating layers between the active layer and the semiconductor layer comprising the components of the read circuit.
  • said additional layers can be formed on the active layer of the recipient substrate, before the bonding of the donor substrate.
  • These layers can be formed, for example, by deposition. Whatever training method is chosen, it does not involve a thermal budget likely to diffuse the dopants from the active layer.
  • At least one of said additional layers can be formed by deposition on the active layer of the recipient substrate and at least another of said additional layers is formed by deposition on the monocrystalline semiconductor layer of the donor substrate, before coating. bonding of said substrates.
  • the deposition of each additional layer on the active layer of the receiving substrate must be carried out with a sufficiently low thermal budget so as not to generate diffusion of the dopants.
  • said additional layers are formed on the donor substrate.
  • said layers are formed by deposition before implantation of the atomic species making it possible to form the weakening zone.
  • the thermal budget of these deposits does not risk causing a premature fracture of the donor substrate along the weakening zone. If said additional layers are deposited after the formation of the weakening zone, the thermal budget applied will have to be limited in order to avoid such a premature fracture.
  • FIG. 2 is a schematic sectional view of the donor substrate and of the recipient substrate before their bonding in one embodiment of the invention.
  • the receiving substrate 1 successively comprises:
  • an active layer comprising a plurality of pixels 11, each pixel comprising a doped region 12 adapted to collect the electric charges generated in each pixel; the pixels are separated from each other by electrically insulating trenches 13,
  • first additional layer 15 for example semiconductor
  • the donor substrate 2 comprises a weakening zone 200 delimiting a thin semiconductor layer 201.
  • the layer 16, and possibly the layer 15, could be formed on the donor substrate 2 instead of the recipient substrate 1.
  • each layer concerned is intended to be transferred onto the recipient substrate with the layer 201. .
  • the donor substrate is bonded to the recipient substrate, then the donor substrate is detached along the weakening zone, so as to transfer the semiconductor layer 201 onto the recipient substrate 1.
  • the surface S of the layer 201 after detachment is rough.
  • components of the read circuit are formed in or on said layer (see Figure 4).
  • Interconnections 26 are also formed between the components 25 and the pixels 11.
  • FIG. 5 is an SI MS profile (acronym of the English term “Secondary ion mass spectrometry”, that is to say secondary ion mass spectrometry) of the phosphorus concentration within an SOI structure comprising successively from its surface a layer of undoped monocrystalline silicon 42 nm thick, a silicon oxide layer 190 nm thick, a layer of phosphorus doped silicon extending to a depth of 3500 nm, and an unintentionally doped silicon base substrate, after two rapid anneals at 1200 ° C for 30 seconds, as implemented in the present invention (curve a) and a heat treatment (" batch anneal ”) at 1200 ° C for 5 minutes, as used during the manufacture of an FDSOI substrate (curve b).
  • SI MS profile as acronym of the English term “Secondary ion mass spectrometry”, that is to say secondary ion mass spectrometry
  • the x-axis indicates the depth (in nm) from the surface of the SOI structure
  • the y-axis indicates the phosphorus concentration (in at / cm 2 ).
  • the clear transition (substantially vertical slope) between the doped layer and the base substrate visible on curve a shows that there was substantially no diffusion of the dopants during the rapid annealing.
  • the more gradual transition visible on curve b reflects a phenomenon of diffusion of dopants from the doped layer towards the base substrate.
  • Mansoorian 2009 Mansoorian, B., and D. Shaver, with Suntharalingam, V. et al.,

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Abstract

L'invention concerne un procédé de fabrication d'un capteur d'image, comprenant : - la fourniture d'un substrat receveur (1) comprenant un substrat de base (10) et une couche active comprenant des pixels (11), chaque pixel comprenant une région dopée (12) de collecte des charges électriques générées dans le pixel, ledit substrat receveur (1) étant dépourvu d'interconnexions métalliques, - la fourniture d'un substrat donneur (2) comprenant une zone de fragilisation (200) délimitant une couche semi-conductrice monocristalline (201), - le collage du substrat donneur (2) sur le substrat receveur (1), - le détachement du substrat donneur (2) le long de la zone de fragilisation (200), de sorte à transférer la couche semi-conductrice (201) sur le substrat receveur (1), - la mise en œuvre d'un traitement de finition de la couche semi-conductrice (201) transférée, ledit traitement de finition comprenant (i) un amincissement de la couche transférée par oxydation sacrificielle suivie d'une gravure chimique et (ii) un lissage de la couche semi-conductrice transférée au moyen d'au moins un recuit rapide.

Description

PROCEDE DE FABRICATION D’UN CAPTEUR D’IMAGE
Domaine technique
L’invention concerne un procédé de fabrication d’un capteur d’image.
Etat de la technique
La fabrication d’un capteur d’image par intégration tridimensionnelle (3D) implique un empilement successif de différentes couches comprenant notamment des photodiodes définissant chacune un pixel du capteur d’image, des composants du circuit de lecture des pixels et des interconnexions entre lesdits composants et les pixels.
On pourra se référer par exemple à [Mansoorian 2009] pour la description d’un capteur d’image formé par intégration 3D.
La figure 1 est une vue schématique en coupe d’un capteur d’image.
Ledit capteur comprend successivement :
- un substrat de base 10,
- une couche active comprenant une pluralité de pixels 11 ; chaque pixel comprend une région dopée 12 adaptée pour collecter les charges électriques générées dans chaque pixel ; les pixels sont séparés les uns des autres par des tranchées électriquement isolantes 13,
- une ou des couches diélectriques ou électriquement isolantes 14, par exemple du nitrure de silicium ou de l’oxyde de silicium,
- une couche de silicium 22, qui comprend des composants 25 du circuit de lecture des pixels.
Des interconnexions 26 s’étendent au travers de la couche 14 pour relier électriquement les composants 25 et les pixels 11.
Toutefois, un procédé d’intégration 3D présente des contraintes importantes. Ainsi, dans une approche conventionnelle de collage et de consommation d’un substrat sacrificiel, le procédé supporte le coût de la consommation d’un tel substrat. Dans une approche comportant un transfert de couche, par exemple par le procédé SmartCut™, le budget thermique des étapes successives doit être contrôlé pour ne pas endommager les zones actives ou les composants précédemment formés. D’une façon générale, et suivant les références disponibles dans la littérature, un budget thermique trop élevé est susceptible d’engendrer une diffusion anormale des régions dopées configurées pour collecter les charges électriques photo-générées dans le pixel, ce qui peut affecter les performances dudit capteur. De même, des connexions métalliques entre des éléments du capteur sont susceptibles d’être endommagées par un budget thermique trop élevé.
Cependant, la mise en oeuvre d’étapes à faible budget thermique peut être pénalisante notamment en termes de durée et/ou de coût du procédé. Résumé de l’invention
Un but de l’invention est de concevoir un procédé de fabrication d’un capteur d’image selon une technologie d’intégration 3D, dont le contrôle d’épaisseur de la couche reportée soit compatible avec un substrat de type FDSOI, qui soit rapidement industrialisable et peu onéreux tout en évitant la diffusion des dopants présents dans les régions de collecte des charges électriques et dans la couche dopée de silicium amorphe.
Un substrat SOI (acronyme du terme anglo-saxon « Semiconductor On Insulator ») est un substrat comprenant une couche semi-conductrice, par exemple en silicium, sur un substrat, une couche électriquement isolante étant intercalée entre la couche semi-conductrice et le substrat. Dans un substrat FDSOI (acronyme du terme anglo-saxon « Fully Depleted Semiconductor On Insulator »), la couche semi- conductrice présente une épaisseur suffisamment fine pour permettre une déplétion complète du canal de conduction d’un transistor formé dans ladite couche. Une telle couche présente typiquement une épaisseur de quelques dizaines de nanomètres.
A cet effet, l’invention propose un procédé de fabrication d’un capteur d’image, comprenant :
- la fourniture d’un substrat receveur comprenant un substrat de base et une couche active comprenant des pixels, chaque pixel comprenant une région dopée de collecte des charges électriques générées dans le pixel, ledit substrat receveur étant dépourvu d’interconnexions métalliques,
- la fourniture d’un substrat donneur comprenant une zone de fragilisation délimitant une couche semi-conductrice monocristalline,
- le collage du substrat donneur sur le substrat receveur,
- le détachement du substrat donneur le long de la zone de fragilisation, de sorte à transférer la couche semi-conductrice sur le substrat receveur,
- la mise en oeuvre d’un traitement de finition de la couche semi-conductrice transférée, ledit traitement de finition comprenant (i) un amincissement de la couche transférée par oxydation sacrificielle suivie d’une gravure chimique et (ii) un lissage de la couche semi-conductrice transférée au moyen d’au moins un recuit rapide.
Par « recuit rapide », on entend dans le présent texte un traitement thermique présentant une montée en température à une vitesse supérieure à 10°C par seconde, de préférence de l’ordre de 50°C par seconde voire davantage.
Le fait que le substrat receveur comprenne uniquement des zones dopées mais aucune interconnexion métallique rend acceptable certains traitements thermiques permettant de lisser la couche semi-conductrice transférée, lesdits traitements thermiques devant toutefois présenter un budget thermique suffisamment modéré pour ne pas engendrer de diffusion des dopants présents dans le substrat receveur. Un recuit rapide tel que mis en oeuvre dans la présente invention répond à cette contrainte.
Par ailleurs, la gravure chimique contrôlée procure l’uniformité d’épaisseur requise pour l’application visée. Cette uniformité d’épaisseur est similaire à celle des substrats FDSOI, pour lesquels le critère d’uniformité peut s’exprimer, d’une part, par la variabilité de l’épaisseur de la couche transférée au sein d’un même substrat ou plaque, ladite variabilité intra-plaque étant typiquement inférieure ou égale à 10 A, et, d’autre part, par la variabilité de l’épaisseur moyenne de la couche transférée entre différentes plaques, ladite variabilité de plaque à plaque étant typiquement de l’ordre de ± 2 A au maximum.
De manière particulièrement avantageuse, chaque recuit rapide est contrôlé pour éviter une diffusion des dopants des régions dopées des pixels.
A cet effet, chaque recuit rapide peut être mis en oeuvre à une température comprise entre 1100 et 1250°C pendant une durée comprise entre 15 et 60 s.
Dans certains modes de réalisation, l’oxydation sacrificielle et la gravure chimique sont contrôlées pour amincir la couche semi-conductrice monocristalline transférée jusqu’à une épaisseur comprise entre 10 et 100 nm.
La gravure chimique d’amincissement de la couche semi-conductrice monocristalline transférée peut être mise en oeuvre au moyen d’une gravure humide, d’une gravure sèche par plasma, d’une gravure sèche par faisceau ionique, ou d’une gravure sèche par faisceau d’ions en agrégats.
Dans certains modes de réalisation, le procédé comprend en outre, après la finition de la couche semi-conductrice monocristalline transférée, la formation de composants d’un circuit de lecture des pixels dans ou sur ladite couche semi- conductrice transférée.
Dans certains modes de réalisation, le procédé comprend en outre, après la finition de la couche semi-conductrice monocristalline transférée, la formation d’interconnexions entre les pixels et lesdits composants du circuit de lecture des pixels.
Dans certains modes de réalisation, le procédé comprend la formation de la couche de fragilisation par implantation d’espèces atomiques dans le substrat donneur.
Dans certains modes de réalisation, le traitement de finition comprend successivement :
(i) un premier recuit rapide,
(ii) un retrait de défauts liés à l’implantation par oxydation sacrificielle de la couche transférée,
(iii) un second recuit rapide, et
(iv) l’amincissement de la couche transférée. Dans certains modes de réalisation, le substrat donneur comprend en outre, sur la couche semi-conductrice monocristalline, une couche d’oxyde de silicium, préférentiellement déposée à partir d’orthosilicate de tétraéthyle (TEOS).
Le substrat donneur peut en outre comprendre une ou plusieurs couches électriquement isolantes ou semi-conductrices (ou un empilement de ces deux types de couches) sur la couche d’oxyde de silicium. Dans le cas d’une couche semi-conductrice, celle-ci peut être cristalline ou amorphe, dopée (N+ ou P+) ou non dopée.
Dans certains modes de réalisation, la couche d’oxyde de silicium, respectivement la couche ou l’empilement de couches disposé sur la couche d’oxyde de silicium, est déposée sur le substrat donneur avant l’implantation.
Dans certains modes de réalisation, le substrat receveur comprend en outre une ou plusieurs couches électriquement isolantes ou semi-conductrices (ou un empilement de ces deux types de couches) sur la couche active. Préférentiellement au moins une couche électriquement isolante est une couche d’oxyde de silicium et la couche semi- conductrice peut être cristalline ou amorphe, dopée (N+ ou P+) ou non dopée.
De manière particulièrement avantageuse, chaque recuit rapide présente une vitesse de montée en température supérieure à 10°C par seconde, de préférence supérieure ou égale à 50°C par seconde.
De préférence, le lissage ne comprend aucun traitement thermique présentant une vitesse de montée en température inférieure à 10°C par seconde.
Dans certains modes de réalisation, le lissage est mis en oeuvre individuellement pour chaque structure comprenant la couche semi-conductrice et le substrat receveur.
Brève description des dessins
D’autres caractéristiques et avantages de l’invention ressortiront de la description détaillée qui va suivre, en référence aux dessins annexés, sur lesquels :
- la figure 1 est une vue schématique en coupe d’un capteur d’image ;
- la figure 2 est une vue schématique en coupe d’un substrat receveur et d’un substrat donneur utilisés dans un procédé de fabrication d’un capteur d’image selon un mode de réalisation de l’invention ;
- la figure 3 est une vue schématique en coupe du substrat receveur et du substrat donneur de la figure 2 après détachement du substrat donneur selon la zone de fragilisation ;
- la figure 4 est une vue schématique en coupe du capteur d’image formé à partir des substrats donneur et receveur de la figure 3, après finition de la couche semi- conductrice transférée et formation du circuit de lecture des pixels et des interconnexions ; - la figure 5 est un profil SIMS de la concentration en phosphore au sein d’une structure SOI comprenant une couche dopée en phosphore à l’issue d’un recuit rapide tel que mis en oeuvre dans la présente invention et d’un traitement thermique tel que mis en oeuvre lors de la fabrication d’un substrat FDSOI.
Les signes de référence identiques d’une figure à l’autre désignent des éléments identiques ou remplissant une même fonction.
Pour des raisons de lisibilité des figures, les différents éléments n’ont pas nécessairement été représentés à l’échelle.
Description détaillée de modes de réalisation
L’invention propose de fabriquer un capteur d’image par transfert d’une couche mince d’un substrat donneur sur un substrat receveur.
Le substrat receveur comprend un substrat de base et une couche active comprenant une pluralité de pixels.
Le substrat de base est généralement un substrat semi-conducteur, par exemple de silicium. Ledit substrat de base a notamment une fonction de support mécanique du capteur d’image.
La couche active est une couche semi-conductrice monocristalline, par exemple de silicium ou de silicium-germanium.
Les pixels sont séparés les uns des autres par des tranchées électriquement isolantes. Ces tranchées sont connues sous l’acronyme DTI du terme anglo-saxon « Deep Trench Isolation » ou CDTI du terme anglo-saxon « Capacitor Deep Trench Isolation ».
Chaque pixel comprend une région dopée adaptée pour collecter les charges électriques générées dans chaque pixel.
De manière particulièrement avantageuse, le substrat receveur ne comprend aucune interconnexion métallique entre ses composants.
La fabrication d’un tel substrat receveur est à la portée de l’homme du métier. Le procédé de fabrication du substrat receveur ne sera donc pas décrit en détail dans le présent texte.
Le substrat donneur comprend une zone de fragilisation qui délimite une couche mince semi-conductrice monocristalline. Dans certains modes de réalisation, le substrat donneur peut être un substrat massif, constitué d’un seul matériau semi-conducteur monocristallin. De manière alternative, le substrat donneur peut être un substrat composite constitué d’au moins deux couches de matériaux différents, comprenant au moins une couche semi-conductrice monocristalline. La couche mince monocristalline peut être une couche de silicium, ou d’un autre matériau semi-conducteur. La zone de fragilisation est avantageusement formée par implantation d’espèces atomiques, telles que de l’hydrogène et/ou de l’hélium, dans le substrat donneur. La détermination de la dose et de l’énergie d’implantation pour former la zone de fragilisation à une profondeur donnée du substrat donneur est à la portée de l’homme du métier. Pendant l’implantation, la surface du substrat donneur peut éventuellement être protégée par une couche diélectrique, telle qu’une couche d’oxyde de silicium (S1O2). Ladite couche peut ensuite être retirée, par exemple par gravure sélective.
Le substrat donneur est ensuite collé sur le substrat receveur. Dans certains modes de réalisation, le collage peut être réalisé par l’intermédiaire d’une couche diélectrique, telle qu’une couche d’oxyde de silicium.
Une fracture du substrat donneur est initiée au niveau de la zone de fragilisation, conduisant au détachement du substrat donneur le long de la zone de fragilisation. A l’issue de ce détachement, la couche mince semi-conductrice a été transférée sur le substrat receveur.
Ce procédé est bien connu sous le nom de procédé Smart Cut™.
Le produit final comprenant le substrat receveur et la couche mince semi- conductrice sera qualifié de plaque (ou « wafer » en anglais) dans le présent texte.
La couche mince semi-conductrice transférée présentant une certaine rugosité, un traitement de finition est mis en oeuvre sur la plaque afin de lisser ladite couche tout en assurant l’uniformité d’épaisseur requise.
Pour ne pas provoquer la diffusion des dopants de la couche active, l’ensemble de ce traitement de finition est mis en oeuvre avec un budget thermique modéré, inférieur à celui mis en oeuvre habituelle pour fabriquer des substrats FDSOI. Cependant, dans la mesure où le substrat receveur ne comprend pas de métal, il n’est pas nécessaire de recourir à un traitement à basse température, tel que décrit par exemple dans [Schwarzenbach 2019], qui présente l’inconvénient d’être long et complexe.
L’épaisseur cible pour la couche semi-conductrice transférée est comprise entre 10 nm et 100 nm, avec une variation maximale de ± 5 Â par rapport à la valeur cible, au sein de chaque plaque et entre les différentes plaques fabriquées par le procédé. Ce critère d’uniformité est généralement requis pour la fabrication des substrats FDSOI, mais ne peut pas être obtenu pour le capteur d’image visé avec le traitement habituel de finition des substrats FDSOI qui présente un budget thermique trop élevé. En effet, le traitement de finition des substrats FDSOI comprend typiquement un procédé dit « batch anneal », qui est un procédé de lissage long, à haute température, avantageusement réalisé dans un four permettant de traiter une pluralité de substrats en même temps (d’où le terme de « batch »). Un tel « batch anneal » est typiquement mis en oeuvre à une température comprise entre 1150 et 1200°C, pendant une durée de plusieurs minutes, généralement supérieure à 15 minutes. De plus, la montée en température dans le four est relativement lente, avec une rampe de l’ordre de quelques °C par minute, ce qui contribue à augmenter le budget thermique subi par le substrat. Ce lissage permet d’amener la couche semi-conductrice transférée à un niveau de rugosité de surface compatible avec la fabrication des transistors. Cependant, il a été démontré qu’un tel « batch anneal » avait pour effet de dégrader l’uniformité de l’épaisseur de la couche semi-conductrice transférée au sein d’une même plaque.
Concrètement, le traitement de finition mis en oeuvre dans l’invention comprend d’une part un amincissement de la couche transférée par oxydation sacrificielle suivie d’une gravure chimique et d’autre part un lissage au moyen d’un ou de plusieurs recuit(s) rapide(s) qui procurent un budget thermique plus faible que celui d’un « batch anneal », ledit budget thermique étant adapté pour préserver l’intégrité des pixels.
En ce qui concerne l’amincissement, le traitement comprend tout d’abord une oxydation de la couche transférée de sorte à former une fine couche d’oxyde à la surface de ladite couche. Cet oxyde est de préférence formé par oxydation thermique du matériau de la couche semi-conductrice, lors de laquelle la couche semi-conductrice transférée est soumise à un traitement thermique dans une atmosphère oxydante comprenant de l’oxygène et/ou de la vapeur d’eau, qui a pour effet de consommer une partie superficielle de ladite couche. En ajustant les conditions de cette oxydation thermique (notamment sa durée, son atmosphère (sèche ou humide), sa pression et sa température), on peut ajuster l’épaisseur de la couche transférée consommée, et par conséquent la mesure dans laquelle ladite couche est amincie. Ladite oxydation est mise en oeuvre à une température inférieure à 1000°C et préférentiellement inférieure ou égale à 950°C pour ne pas engendrer de diffusion des dopants au sein de la plaque. La durée de l’oxydation est choisie en fonction de l’épaisseur d’oxyde à former, qui dépend de l’épaisseur initiale de la couche transférée et de l’épaisseur cible de ladite couche. Une telle oxydation peut être mise en oeuvre simultanément sur un ou plusieurs lots de plaques.
On effectue ensuite une mesure de l’épaisseur de la couche transférée recouverte de la couche d’oxyde en un certain nombre de points répartis sur la surface de la plaque. Ainsi, une mesure par ellipsométrie ou par réflectométrie fournit l’épaisseur de la couche semi-conductrice.
Pour définir le traitement à appliquer à la couche semi-conductrice transférée pour uniformiser son épaisseur, on utilise une cartographie d’épaisseur de ladite couche obtenue par ellipsométrie ou par réflectométrie. A partir des épaisseurs mesurées en différents points de la plaque, on peut également déterminer l’épaisseur moyenne de la couche semi-conductrice.
Cette cartographie d’épaisseur et/ou cette épaisseur moyenne permettent de déterminer une ou des régions de la couche transférée présentant des surépaisseurs par rapport à une épaisseur cible et devant par conséquent faire l’objet d’un amincissement afin d’améliorer l’uniformité de l’épaisseur de la couche semi-conductrice transférée.
Selon les cas, on s’intéresse à l’uniformité dite « intra-plaque » (c’est-à-dire sur la surface d’une même structure, ladite structure se présentant généralement sous la forme d’une plaque circulaire) et/ou à l’uniformité dite « de plaque à plaque » (c’est-à- dire entre l’ensemble des structures appartenant à l’ensemble des lots de production).
Dans le cas de l’uniformité intra-plaque, on compare en chaque point l’épaisseur mesurée avec l’épaisseur cible du produit final souhaité, ladite épaisseur cible étant inférieure ou égale à l’épaisseur moyenne. Dans ce cas, la ou les régions à amincir sont donc la ou les régions dans lesquelles l’épaisseur de la couche semi-conductrice est supérieure à l’épaisseur cible, la ou les surépaisseurs correspondant à la différence entre l’épaisseur mesurée et l’épaisseur cible. Il s’agit donc là d’une ou de surépaisseurs « locales » de la plaque.
Dans le cas de l’uniformité de plaque à plaque, on compare la moyenne des épaisseurs de la couche semi-conductrice mesurées aux différents points de mesure avec une épaisseur moyenne cible. Dans ce cas, une plaque à amincir est une plaque pour laquelle l’épaisseur moyenne de la couche semi-conductrice est supérieure à l’épaisseur moyenne cible, la surépaisseur correspondant à la différence entre ces deux épaisseurs moyennes. Il s’agit donc là d’une surépaisseur « globale » de la plaque.
Naturellement, on peut combiner ces impératifs d’uniformité.
Pour amincir ces régions de manière localisée au sein d’une plaque et/ou amincir la plaque de manière globale, on met tout d’abord en oeuvre une gravure sélective de la couche d’oxyde sacrificiel. On utilise à cet effet un agent de gravure adapté pour graver l’oxyde sacrificiel sans attaquer le matériau semi-conducteur de la couche. Typiquement, si la couche d’oxyde sacrificiel est en oxyde de silicium et la couche transférée en silicium, on utilise comme agent de gravure une solution d’acide fluorhydrique (HF). Naturellement, l’homme du métier pourra sélectionner tout autre agent de gravure approprié en fonction des matériaux respectifs de la couche d’oxyde sacrificiel et de la couche semi-conductrice.
Une fois la couche d’oxyde sacrificiel retirée, on met en oeuvre une gravure chimique de la couche semi-conductrice elle-même.
Dans certains modes de réalisation, la gravure est une gravure humide, c’est-à- dire dans laquelle on expose la couche semi-conductrice transférée à une solution de gravure. L’exposition peut être réalisée par immersion de la plaque dans ladite solution, ou bien en projetant la solution de gravure sur la surface de la plaque au moyen d’une buse, ce peut qui permettre de localiser la gravure à des régions devant être amincies par rapport à d’autres régions de la plaque. Cette gravure peut être mise en œuvre à température ambiante, c’est-à-dire de l’ordre de 20 à 25°C, ou à une température plus élevée mais généralement inférieure à 80°C.
Dans d’autres modes de réalisation, la gravure peut être une gravure sèche par plasma, une gravure sèche par faisceau ionique (« Reactive Ion Etching » selon la terminologie anglo-saxonne), gravure sèche par faisceau d’ions en agrégats (GCIB, acronyme du terme anglo-saxon « Gas Cluster Ion Beam »). Ces étapes n’impliquent pas un budget thermique significatif.
Les paramètres de mise en œuvre de ces différents types de gravures permettent d’amincir la couche semi-conductrice transférée de manière globale et/ou localisée.
Un tel procédé d’amincissement / uniformisation d’un substrat FDSOI, qui permet de remédier à la dégradation de l’uniformité d’épaisseur de la couche semi-conductrice transférée engendrée par le lissage par « batch anneal », est décrit dans le brevet FR 2 991 099 au nom de la demanderesse.
En ce qui concerne le lissage, il est réalisé, dans la présente invention, au moyen d’un ou deux recuit(s) rapide(s) à haute température (RTA, acronyme du terme anglo- saxon Rapid Thermal Annealing). Chaque recuit est typiquement mis en œuvre à une température comprise entre 1100 et 1250°C pendant une durée comprise entre 15 et 60 s, qui permet une réorganisation des atomes à la surface de la couche semi-conductrice transférée et ainsi de la lisser. Par opposition au « batch anneal », chaque recuit rapide est mis en œuvre avec une montée en température rapide, de l’ordre de quelques dizaines de °C par seconde. Par ailleurs, alors qu’un « batch anneal » est mis en œuvre simultanément sur une pluralité de plaques, un recuit rapide est mis en œuvre individuellement sur chaque plaque.
Le budget thermique mis en œuvre lors de ce(s) recuit(s) est suffisamment faible pour éviter une diffusion des dopants au sein de la plaque.
De préférence, le procédé comprend deux recuits rapides, afin d’obtenir un état de surface optimal de la couche transférée.
Ainsi, contrairement au procédé connu de fabrication des substrats FDSOI, le lissage mis en œuvre dans la présente invention ne comprend aucun « batch anneal ». De manière plus générale, ledit lissage ne comprend aucun traitement thermique lent, c’est-à-dire présentant une vitesse de montée en température inférieure à 10°C par seconde. L’intégrité des pixels est donc préservée pendant le lissage.
Selon un mode de réalisation préféré, le procédé comprend deux étapes d’oxydation sacrificielle, mises en œuvre respectivement entre le premier et le second recuit rapide et après le second recuit rapide lorsque deux recuits rapides sont mis en œuvre. La première oxydation sacrificielle permet avantageusement de retirer les défauts liés à l’implantation de fragilisation en oxydant une région superficielle de la couche transférée et en retirant ladite région oxydée, tandis que la seconde oxydation sacrificielle, qui est suivie d’une gravure chimique de la couche transférée, permet d’amincir uniformément la couche transférée à l’épaisseur cible. Les recuits rapides sont de préférence mis en oeuvre avant l’amincissement de la couche transférée, afin de préserver la stabilité de ladite couche. Il serait envisageable de s’affranchir du premier recuit rapide mais au prix d’une dégradation de la rugosité.
Après la finition de la couche semi-conductrice transférée, il est possible de fabriquer dans ou sur cette couche des composants du circuit de lecture des pixels.
Lesdits composants sont par ailleurs connectés électriquement aux pixels par des interconnexions. Lesdites interconnexions peuvent être métalliques mais, dans la mesure où elles sont formées après le traitement de finition de la couche semi- conductrice transférée, elles ne risquent pas d’être endommagées par celui-ci.
Pour la réalisation du capteur d’image, il peut être utile d’intercaler une ou plusieurs couches additionnelles semi-conductrices et/ou électriquement isolantes entre la couche active et la couche semi-conductrice comprenant les composants du circuit de lecture.
L’intégration de ces couches additionnelles dans le capteur d’image peut être réalisée de différentes manières.
Selon un mode de réalisation, lesdites couches additionnelles peuvent être formées sur la couche active du substrat receveur, avant le collage du substrat donneur. Ces couches peuvent être formées par exemple par dépôt. Quel que soit le procédé de formation choisi, il n’implique pas un budget thermique susceptible de faire diffuser les dopants de la couche active.
Selon un autre mode de réalisation, au moins une desdites couches additionnelles peut être formée par dépôt sur la couche active du substrat receveur et au moins une autre desdites couches additionnelles est formée par dépôt sur la couche semi- conductrice monocristalline du substrat donneur, avant le collage desdits substrats. Comme indiqué précédemment, le dépôt de chaque couche additionnelle sur la couche active du substrat receveur doit être réalisé avec un budget thermique suffisamment faible pour ne pas générer de diffusion des dopants.
Selon encore un autre mode de réalisation, lesdites couches additionnelles sont formées sur le substrat donneur. De préférence, lesdites couches sont formées par dépôt avant l’implantation des espèces atomiques permettant de former la zone de fragilisation. Ainsi, le budget thermique de ces dépôts ne risque pas de provoquer une fracture prématurée du substrat donneur le long de la zone de fragilisation. Si lesdites couches additionnelles sont déposées après la formation de la zone de fragilisation, le budget thermique appliqué devra être limité afin d’éviter une telle fracture prématurée. La figure 2 est une vue en coupe schématique du substrat donneur et du substrat receveur avant leur collage dans une forme d’exécution de l’invention.
Le substrat receveur 1 comprend successivement :
- un substrat de base 10,
- une couche active comprenant une pluralité de pixels 11, chaque pixel comprenant une région dopée 12 adaptée pour collecter les charges électriques générées dans chaque pixel ; les pixels sont séparés les uns des autres par des tranchées électriquement isolantes 13,
- une première couche additionnelle 15, par exemple semi-conductrice, et
- une seconde couche additionnelle 16, par exemple électriquement isolante
Le substrat donneur 2 comprend une zone de fragilisation 200 délimitant une couche mince semi-conductrice 201.
Comme indiqué plus haut, la couche 16, et éventuellement la couche 15, pourraient être formées sur le substrat donneur 2 au lieu du substrat receveur 1. Dans ce cas, chaque couche concernée est destinée à être transférée sur le substrat receveur avec la couche 201.
En référence à la figure 3, on colle le substrat donneur sur le substrat receveur, puis on détache le substrat donneur le long de la zone de fragilisation, de sorte à transférer la couche semi-conductrice 201 sur le substrat receveur 1.
Comme représenté schématiquement, la surface S de la couche 201 à l’issue du détachement est rugueuse.
On met donc en oeuvre le traitement de finition décrit plus haut.
Une fois que la couche semi-conductrice monocristalline transférée a été amincie de manière uniforme à l’épaisseur cible, on forme dans ou sur ladite couche des composants 25 du circuit de lecture (cf. figure 4). On forme également des interconnexions 26 entre les composants 25 et les pixels 11.
La figure 5 est un profil SI MS (acronyme du terme anglo-saxon « Secondary ion mass spectrometry », c’est-à-dire spectrométrie de masse aux ions secondaires) de la concentration en phosphore au sein d’une structure SOI comprenant successivement à partir de sa surface une couche de silicium monocristallin non dopé de 42 nm d’épaisseur, une couche d’oxyde de silicium de 190 nm d’épaisseur, une couche de silicium dopée en phosphore s’étendant jusqu’à une profondeur de 3500 nm, et un substrat de base en silicium non intentionnellement dopé, à l’issue de deux recuits rapides à 1200°C pendant 30 secondes, tels que mis en oeuvre dans la présente invention (courbe a) et d’un traitement thermique (« batch anneal ») à 1200°C pendant 5 minutes, tel que mis en oeuvre lors de la fabrication d’un substrat FDSOI (courbe b). L’axe des abscisses indique la profondeur (en nm) à partir de la surface de la structure SOI, l’axe des ordonnées indique la concentration en phosphore (en at/cm2). La transition nette (pente sensiblement verticale) entre la couche dopée et le substrat de base visible sur la courbe a montre qu’il n’y a sensiblement pas eu de diffusion des dopants lors des recuits rapides. En revanche, la transition plus progressive visible sur la courbe b traduit un phénomène de diffusion des dopants de la couche dopée vers le substrat de base.
Ces courbes montrent donc l’effet protecteur du(des) recuit(s) rapide(s) par rapport au traitement thermique classique vis-à-vis des régions dopées.
Références [Mansoorian 2009] : Mansoorian, B., and D. Shaver, with Suntharalingam, V. et al.,
Lin Ping Ang. “A 4-side Tileable Back llluminated 3D-integrated Mpixel CMOS Image Sensor.” Solid-State Circuits Conférence - Digest of Technical Papers, 2009. ISSCC 2009. IEEE International. 2009. 38-39, 39a.
[Schwarzenbach 2019] : W. Schwarzenbach et al, “Low Température SmartCut™ enables High Density 3D SoC Applications”, Proc. ICICDT Conf., 17-19 June 2019
FR 2 991 099

Claims

Revendications
1. Procédé de fabrication d’un capteur d’image, comprenant :
- la fourniture d’un substrat receveur (1) comprenant un substrat de base (10) et une couche active comprenant des pixels (11), chaque pixel comprenant une région dopée (12) de collecte des charges électriques générées dans le pixel, ledit substrat receveur (1) étant dépourvu d’interconnexions métalliques,
- la fourniture d’un substrat donneur (2) comprenant une zone de fragilisation (200) délimitant une couche semi-conductrice monocristalline (201),
- le collage du substrat donneur (2) sur le substrat receveur (1 ),
- le détachement du substrat donneur (2) le long de la zone de fragilisation (200), de sorte à transférer la couche semi-conductrice (201) sur le substrat receveur (1),
- la mise en oeuvre d’un traitement de finition de la couche semi-conductrice (201) transférée, ledit traitement de finition comprenant (i) un amincissement de la couche transférée par oxydation sacrificielle suivie d’une gravure chimique et (ii) un lissage de la couche semi-conductrice transférée au moyen d’au moins un recuit rapide.
2. Procédé selon la revendication 1, dans lequel chaque recuit rapide est contrôlé pour éviter une diffusion des dopants des régions dopées (12) des pixels (11 ).
3. Procédé selon l’une des revendications 1 ou 2, dans lequel chaque recuit rapide est mis en oeuvre à une température comprise entre 1100 et 1250°C pendant une durée comprise entre 15 et 60 s.
4. Procédé selon l’une des revendications 1 à 3, dans lequel l’oxydation sacrificielle et la gravure chimique sont contrôlées pour amincir la couche semi- conductrice monocristalline transférée (201) jusqu’à une épaisseur comprise entre 10 et 100 nm.
5. Procédé selon l’une des revendications 1 à 4, dans lequel la gravure chimique d’amincissement de la couche semi-conductrice monocristalline transférée (201) est mise en oeuvre au moyen d’une gravure humide, d’une gravure sèche par plasma, d’une gravure sèche par faisceau ionique, ou d’une gravure sèche par faisceau d’ions en agrégats.
6. Procédé selon l’une des revendications 1 à 5, comprenant en outre, après la finition de la couche semi-conductrice monocristalline transférée (201), la formation de composants (25) d’un circuit de lecture des pixels dans ou sur ladite couche semi- conductrice transférée (201).
7. Procédé selon la revendication 6, comprenant en outre, après la finition de la couche semi-conductrice monocristalline transférée (201), la formation d’interconnexions (26) entre les pixels (11 ) et lesdits composants (25) du circuit de lecture des pixels.
8. Procédé selon l’une des revendications 1 à 7, comprenant la formation de la zone de fragilisation (200) par implantation d’espèces atomiques dans le substrat donneur (2).
9. Procédé selon la revendication 8, dans lequel le traitement de finition comprend successivement :
(i) un premier recuit rapide,
(ii) un retrait de défauts liés à l’implantation par oxydation sacrificielle de la couche transférée,
(iii) un second recuit rapide, et
(iv) l’amincissement de la couche transférée.
10. Procédé selon l’une des revendications 1 à 9, dans lequel le substrat donneur (2) comprend en outre au moins une couche (23) électriquement isolante sur la couche semi-conductrice monocristalline (201).
11. Procédé selon l’une des revendications 1 à 10, dans lequel le substrat donneur (2) comprend en outre au moins une couche (24) semi-conductrice sur la couche semi-conductrice monocristalline (201).
12. Procédé selon l’une des revendications 10 à 11 en combinaison avec la revendication 8, dans lequel la couche (23) électriquement isolante, respectivement la couche (24) semi-conductrice, est déposée sur le substrat donneur avant l’implantation.
13. Procédé selon l’une des revendications 1 à 9, dans lequel le substrat receveur (1) comprend en outre une couche (15) semi-conductrice sur la couche active.
14. Procédé selon l’une des revendications 1 à 9 et 13, dans lequel le substrat receveur (1) comprend en outre une couche (16) électriquement isolante sur la couche active.
15. Procédé selon l’une des revendications 1 à 14, dans lequel chaque recuit rapide présente une vitesse de montée en température supérieure à 10°C par seconde, de préférence supérieure ou égale à 50°C par seconde.
16. Procédé selon l’une des revendications 1 à 15, dans laquelle le lissage ne comprend aucun traitement thermique présentant une vitesse de montée en température inférieure à 10°C par seconde.
17. Procédé selon l’une des revendications 1 à 16, dans lequel le lissage est mis en oeuvre individuellement pour chaque structure comprenant la couche semi- conductrice (201) et le substrat receveur (1).
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