KR20220127279A - 이미지 센서를 제조하기 위한 방법 - Google Patents
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Abstract
본 발명은 이미지 센서를 제조하기 위한 방법에 관한 것으로, 방법은:
- 베이스 기판(10) 및 픽셀(11)을 포함하는 활성 층을 포함하는 리시버 기판(1)을 제공하는 단계로서, 각각의 픽셀은 상기 픽셀에서 생성된 전하들을 수집하기 위한 도핑된 영역(12)을 포함하고, 상기 리시버 기판(1)에는 금속 상호 접속부들이 없는, 리시버 기판(1)을 제공하는 단계,
- 단결정 반도체 층(201)을 경계짓는 약화된 구역(200)을 포함하는 도너 기판(2)을 제공하는 단계,
- 상기 도너 기판(2)을 상기 리시버 기판(1)에 접합하는 단계,
- 상기 반도체 층(201)을 상기 리시버 기판(1)에 전달하기 위해 상기 약화된 구역(200)을 따라 상기 도너 기판(2)을 분리하는 단계,
- 상기 전달된 반도체 층(201)에 대한 마무리 처리를 구현하는 단계로서, 상기 마무리 처리는 (i) 희생 산화에 후속하여 화학적 에칭에 의해 상기 전달된 층을 박형화하는 단계 및 (ii) 적어도 하나의 급속 어닐링에 의해 상기 전달된 반도체 층을 평활화하는 단계를 포함하는, 마무리 처리를 구현하는 단계를 포함한다.
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Description
본 발명은 이미지 센서를 제조하기 위한 방법에 관한 것이다.
3차원(3D) 집적에 의한 이미지 센서의 제조는 특히 포토다이오드를 포함하는 다양한 층을 연속적으로 적층하는 것을 포함하며, 이미지 센서의 각각은 이미지 센서의 픽셀, 픽셀을 판독하기 위한 판독 회로의 구성 요소 및 상기 구성 요소와 픽셀 사이의 상호 접속부를 규정한다.
3D 집적에 의해 형성된 이미지 센서에 대한 설명은 예를 들어, [Mansoorian 2009]를 참조할 수 있다.
도 1은 이미지 센서의 단면을 개략적으로 도시한다.
상기 센서는 연속적으로:
- 베이스 기판(10),
- 복수의 픽셀(11)을 포함하는 활성 층으로서; 각각의 픽셀은 각각의 픽셀에서 생성된 전하를 수집하기에 적합한 도핑된 영역(12)을 포함하고; 픽셀은 전기적 절연 트렌치(13)에 의해 서로로부터 분리되는, 활성 층,
- 예를 들어 실리콘 질화물 또는 실리콘 산화물인 하나 이상의 유전체 또는 전기 절연 층(14),
- 픽셀 판독 회로의 구성 요소(25)를 포함하는 실리콘 층(22)을 포함한다.
구성 요소(25)와 픽셀(11)을 전기적으로 연결하기 위해 층(14)을 통해 상호 접속부(26)가 이어진다.
그러나, 3D 집적 방법은 상당한 한계를 갖는다. 따라서, 희생 기판을 접합하고 소모하는 종래의 접근법에서, 방법은 이러한 기판을 소모하는 비용을 부담한다. 예를 들어, SmartCut™ 방법을 사용하는 층 전달(layer transfer)을 포함하는 접근법에서, 연속 단계의 열 버짓은 활성 구역이나 이전에 형성된 구성 요소를 손상시키지 않도록 제어되어야 한다. 일반적으로, 그리고 문헌에서 이용 가능한 참조에 따르면, 지나치게 높은 열 버짓은 픽셀에서 광 생성된 전하를 수집하도록 구성된 도핑된 영역으로부터 비정상적인 확산을 일으키기 쉬우며, 이는 상기 센서의 성능에 영향을 미칠 수 있다. 유사하게, 센서의 요소 사이의 금속 상호 접속부는 지나치게 높은 열 버짓으로 인해 손상되기 쉽다.
그러나, 낮은 열 버짓으로 단계를 구현하는 것은 특히 방법의 지속 시간 및/또는 비용 측면에서 불리할 수 있다.
본 발명의 목적은 3차원 집적 기술을 사용하여 이미지 센서를 제조하기 위한 방법을 설계하는 것으로, 여기서 추가된 층의 두께 제어는 FDSOI-유형 기판과 호환 가능하며, 이는 급속하게 산업화될 수 있고 전하 수집 영역 및 비정질 실리콘의 도핑된 층에 존재하는 도펀트의 확산을 방지하면서 비용이 적게 든다.
SOI("절연체 상의 반도체(semiconductor-on-insulator)") 기판은 기판 상에 예를 들어 실리콘으로 이루어진 반도체 층을 포함하는 기판이며, 반도체 층과 기판 사이에 전기 절연 층이 삽입된다. FDSOI("완전 공핍된 절연체 상의 반도체(fully depleted semiconductor-on-insulator)") 기판에서, 반도체 층의 두께는 상기 층에 형성된 트랜지스터의 전도 채널의 완전한 공핍을 허용하기에 충분히 얇다. 이러한 층은 통상적으로 수십 나노미터의 두께를 갖는다.
이를 위해, 본 발명은 이미지 센서를 제조하기 위한 방법을 제안하며, 방법은:
- 베이스 기판 및 픽셀을 포함하는 활성 층을 포함하는 리시버 기판(receiver substrate)(1)을 제공하는 단계로서, 각각의 픽셀은 픽셀에서 생성된 전하를 수집하기 위한 도핑된 영역을 포함하고, 상기 리시버 기판에는 금속 상호 접속부가 없는, 리시버 기판을 제공하는 단계,
- 단결정 반도체 층을 경계짓는 약화된 구역을 포함하는 도너 기판을 제공하는 단계,
- 도너 기판을 리시버 기판에 접합하는 단계,
- 반도체 층을 리시버 기판에 전달하기 위해 약화된 구역을 따라 도너 기판을 분리하는 단계,
- 전달된 반도체 층에 대한 마무리 처리를 구현하는 단계로서, 상기 마무리 처리는 (i) 희생 산화에 후속하여 화학적 에칭에 의해 전달된 층을 박형화하는 단계 및 (ii) 적어도 하나의 급속 어닐링에 의해 전달된 반도체 층을 평활화하는 단계를 포함하는, 마무리 처리를 구현하는 단계를 포함한다.
본 텍스트에서 "급속 어닐링"은 초 당 10 ℃ 초과, 바람직하게는 초 당 50 ℃ 정도 또는 그 이상의 속도로 온도 상승(temperature ramp-up)을 나타내는 열처리를 의미한다.
리시버 기판이 도핑된 구역만 포함하고 금속 상호 접속부를 포함하지 않는다는 사실은 특정 열처리를 허용할 수 있게 하여 전달된 반도체 층을 평활화하는 것을 가능하게 하지만, 상기 열처리는 리시버 기판에 존재하는 도펀트의 확산을 일으키지 않도록 충분히 적당한 열 버짓(thermal budget)을 가져야 한다. 본 발명에서 구현된 바와 같은 급속 어닐링은 이러한 제약을 충족시킨다.
또한, 제어된 화학적 에칭은 의도한 어플리케이션에 필요한 두께의 균일성을 제공한다. 이러한 두께의 균일성은 FDSOI 기판의 두께의 균일성과 유사하며, 균일성의 기준은 한편으로 하나의 그리고 동일한 기판 또는 웨이퍼-내에서 전달되는 층의 두께의 가변성으로 표현될 수 있으며, 상기 웨이퍼 내 가변성은 통상적으로 10 Å 이하이고, 다른 한편으로는 상이한 웨이퍼들 사이에서 전달되는 층의 평균(mean) 두께의 가변성에 의해 표현될 수 있으며, 상기 웨이퍼 간 가변성은 통상적으로 최대 ±2 Å 정도이다.
특히 유리하게는, 픽셀의 도핑된 영역으로부터 도펀트의 확산을 방지하기 위해 각각의 급속 어닐링은 제어된다.
이를 위해, 각각의 급속 어닐링은 15 내지 60 초의 지속 시간에 1100 내지 1250 ℃의 온도에서 구현될 수 있다.
일부 실시예에서, 전달된 단결정 반도체 층을 10 내지 100 nm의 두께로 박형화하기 위해 희생 산화 및 화학적 에칭은 제어된다.
전달된 단결정 반도체 층을 박형화하기 위한 화학적 에칭은 습식 에칭, 플라즈마 건식 에칭, 이온-빔 건식 에칭 또는 클러스터-이온-빔 건식 에칭에 의해 구현될 수 있다.
일부 실시예에서, 방법은 전달된 단결정 반도체 층의 마무리 후에, 상기 전달된 반도체 층의 내부 또는 위의 픽셀을 판독하기 위한 판독 회로의 구성 요소를 형성하는 단계를 추가로 포함한다.
일부 실시예에서, 방법은 전달된 단결정 반도체 층의 마무리 후에, 픽셀 판독 회로의 상기 구성 요소와 픽셀 사이의 상호 접속부를 형성하는 단계를 추가로 포함한다.
일부 실시예에서, 방법은 도너 기판으로 원자 종들(atomic species)을 주입함으로써 약화된 층을 형성하는 단계를 포함한다.
일부 실시예에서, 마무리 처리는 연속적으로:
(i) 제1 급속 어닐링,
(ii) 전달된 층의 희생 산화에 의한 주입과 관련된 결함의 제거,
(iii) 제2 급속 어닐링, 및
(iv) 전달된 층의 박형화를 포함한다.
일부 실시예에서, 도너 기판은 단결정 반도체 층 상에 바람직하게는 테트라에틸 오르토실리케이트(TEOS: tetraethyl orthosilicate)를 통해 증착된(deposited) 실리콘 산화물 층을 추가로 포함한다.
도너 기판은 실리콘 산화물 층 상에 하나 이상의 전기 절연 또는 반도체 층(또는 이러한 유형의 층 모두의 스택)을 추가로 포함할 수 있다. 반도체 층의 경우, 이는 결정질 또는 비정질, 도핑(n+ 또는 p+) 또는 도핑되지 않을 수 있다.
일부 실시예에서, 실리콘 산화물의 층, 또는 실리콘 산화물의 층 상에 배열된 층의 층 또는 스택은 주입 전에 도너 기판 상에 증착된다.
일부 실시예에서, 리시버 기판은 활성 층 상에 하나 이상의 전기 절연 또는 반도체 층(또는 이러한 유형의 층 모두의 스택)을 추가로 포함한다. 바람직하게는, 적어도 하나의 전기 절연 층은 실리콘 산화물의 층이고 반도체 층은 결정질 또는 비정질, 도핑(n+ 또는 p+)되거나 도핑되지 않을 수 있다.
특히 유리하게는, 각각의 급속 어닐링은 초 당 10℃ 초과, 바람직하게는 초 당 50 ℃ 이상의 온도 상승 속도를 갖는다.
바람직하게는, 평활화하는 단계는 초 당 10℃ 미만의 온도 상승 속도를 갖는 어떠한 열처리도 포함하지 않는다.
일부 실시예에서, 평활화하는 단계는 반도체 층 및 리시버 기판을 포함하는 각각의 구조체에 대해 개별적으로 구현된다.
본 발명의 추가 특징 및 이점은 첨부 도면을 참조하여 다음의 상세한 설명으로부터 명백해질 것이며, 여기서:
- 도 1은 이미지 센서를 단면으로 개략적으로 도시한다.
- 도 2는 본 발명의 일 실시예에 따른 이미지 센서를 제조하기 위한 방법에서 사용되는 리시버 기판 및 도너 기판을 단면으로 개략적으로 도시한다.
- 도 3은 약화된 구역을 따라 도너 기판을 분리된 후의 도 2의 리시버 기판 및 도너 기판을 단면으로 개략적으로 도시한다.
- 도 4는 전달된 반도체 층의 마무리 및 픽셀과 상호 접속부를 판독하기 위한 판독 회로의 형성 후, 도 3의 도너 및 리시버 기판으로부터 형성된 이미지 센서를 단면으로 개략적으로 도시한다.
- 도 5는 본 발명에서 구현된 것과 같은 급속 어닐링 및 FDSOI 기판의 제조 동안 구현된 것과 같은 열처리 후에 인(phosphorus)-도핑된 층을 포함하는 SOI 구조체 내의 인 농도의 SIMS 프로파일이다.
하나의 도면으로부터 다음 도면까지 동일한 참조 부호는 동일하거나 동일한 기능을 수행하는 요소를 나타낸다.
도면을 더 명확하게 하기 위해, 다양한 요소가 반드시 축척으로 도시되는 것은 아니다.
- 도 1은 이미지 센서를 단면으로 개략적으로 도시한다.
- 도 2는 본 발명의 일 실시예에 따른 이미지 센서를 제조하기 위한 방법에서 사용되는 리시버 기판 및 도너 기판을 단면으로 개략적으로 도시한다.
- 도 3은 약화된 구역을 따라 도너 기판을 분리된 후의 도 2의 리시버 기판 및 도너 기판을 단면으로 개략적으로 도시한다.
- 도 4는 전달된 반도체 층의 마무리 및 픽셀과 상호 접속부를 판독하기 위한 판독 회로의 형성 후, 도 3의 도너 및 리시버 기판으로부터 형성된 이미지 센서를 단면으로 개략적으로 도시한다.
- 도 5는 본 발명에서 구현된 것과 같은 급속 어닐링 및 FDSOI 기판의 제조 동안 구현된 것과 같은 열처리 후에 인(phosphorus)-도핑된 층을 포함하는 SOI 구조체 내의 인 농도의 SIMS 프로파일이다.
하나의 도면으로부터 다음 도면까지 동일한 참조 부호는 동일하거나 동일한 기능을 수행하는 요소를 나타낸다.
도면을 더 명확하게 하기 위해, 다양한 요소가 반드시 축척으로 도시되는 것은 아니다.
본 발명은 도너 기판으로부터 리시버 기판으로 얇은 층을 전달함으로써 이미지 센서를 제조하는 것을 제안한다.
리시버 기판은 베이스 기판 및 복수의 픽셀을 포함하는 활성 층을 포함한다.
베이스 기판은 일반적으로 예를 들어, 실리콘의 반도체 기판이다. 상기 베이스 기판은 특히 이미지 센서를 위한 기계적 캐리어로서 작용한다.
활성 층은 예를 들어, 실리콘 또는 실리콘-게르마늄의 단결정 반도체 층이다.
픽셀은 전기적 절연 트렌치에 의해 서로로부터 분리된다. 이러한 트렌치는 "깊은 트렌치 절연(deep trench isolation)"의 약어 DTI 또는 "커패시터 깊은 트렌치 절연(capacitor deep trench isolation)"의 약어 CDTI로 알려져 있다.
각각의 픽셀은 각각의 픽셀에서 생성된 전하를 수집하기에 적합한 도핑된 영역을 포함한다.
특히 유리하게는, 리시버 기판은 해당 구성 요소 사이에 금속 상호 접속부를 포함하지 않는다.
이러한 리시버 기판의 제조는 본 기술 분야의 통상의 기술자의 능력 내에 있다. 따라서, 리시버 기판을 제조하기 위한 방법은 본 텍스트에서 상세하게 설명되지 않을 것이다.
도너 기판은 단결정 반도체 박층을 경계짓는 약화된 구역을 포함한다. 일부 실시예에서, 도너 기판은 단일 단결정 반도체 재료로 구성된 벌크 기판일 수 있다. 대안적으로, 도너 기판은 적어도 하나의 단결정 반도체 층을 포함하는, 상이한 재료의 적어도 2개의 층으로 구성된 복합 기판일 수 있다. 단결정 박층은 실리콘 또는 다른 반도체 재료의 층일 수 있다.
약화된 구역은 수소 및/또는 헬륨 원자와 같은 원자 종을 도너 기판에 주입함으로써 유리하게 형성된다. 도너 기판의 주어진 깊이에서 약화된 구역을 형성하기 위해 주입을 위한 투여량(dose) 및 에너지를 결정하는 것은 본 기술 분야의 통상의 기술자의 능력 내에 있다. 주입 동안, 도너 기판의 표면은 실리콘 산화물(SiO2) 층과 같은 유전체 층에 의해 잠재적으로 보호될 수 있다. 그 후, 상기 층은 예를 들어, 선택적 에칭에 의해 제거될 수 있다.
그 후, 도너 기판은 리시버 기판에 접합된다. 일부 실시예에서, 접합은 실리콘 산화물 층과 같은 유전체 층을 통해 수행될 수 있다.
도너 기판의 균열은 약화된 구역의 사이트에서 시작되어 약화된 구역을 따른 도너 기판의 분리로 이어진다. 이러한 분리의 완료 시에, 반도체 박층이 리시버 기판으로 전달되었다.
이러한 방법은 SmartCut™ 방법으로 공지되어 있다.
리시버 기판과 반도체 박층을 포함하는 최종 제품은 본 텍스트에서 웨이퍼라고 칭할 것이다.
전달된 반도체 박층은 특정 정도의 거칠기를 나타내기 때문에, 필요한 두께의 균일성을 제공하면서 상기 층을 평활화하기 위해 웨이퍼 상에 마무리 처리가 구현된다.
활성 층으로부터 도펀트의 확산을 피하기 위해, 이러한 전체 마무리 처리는 FDSOI 기판을 제조하기 위해 일반적으로 구현되는 것보다 낮은 적당한 열 버짓으로 구현된다. 그러나, 리시버 기판이 금속을 포함하지 않는다는 점을 감안할 때, 예를 들어, [Schwarzenbach 2019]에서 설명된 바와 같이 길고 복잡한 단점이 갖는 저온 처리를 사용할 필요가 없다.
전달된 반도체 층의 타깃 두께는 해당 방법을 사용하여 제조된 각각의 웨이퍼 내에서 그리고 상이한 웨이퍼들 사이에서 타깃 값에 대해 ±5 Å의 최대 편차로 10 nm 내지 100 nm이다. 이러한 균일성의 기준은 일반적으로 FDSOI 기판의 제조에 필요하지만, 지나치게 높은 열 버짓을 갖는 FDSOI 기판에 대한 일반적인 마무리 처리를 사용하는 타깃 이미지 센서에 대해서는 획득될 수 없다. 구체적으로, FDSOI 기판에 대한 마무리 처리는 통상적으로 "배치 어닐링" 방법을 포함하며, 이는 긴 고온 평활 방법이며 유리하게는 복수의 기판이 동시에 처리될 수 있도록 하는(따라서 용어 "배치(batch)") 노(furnace)에서 수행된다. 이러한 "배치 어닐링"은 일반적으로 15 분보다 긴, 몇 분의 지속 시간 동안 1150 내지 1200 ℃의 온도에서 통상적으로 구현된다. 또한, 노의 온도 램프-업은 분 당 수 ℃ 정도의 램프-업으로 상대적으로 느리며, 이는 기판이 받는 열 버짓을 증가시키는 데 기여한다. 이러한 평활화는 전달된 반도체 층이 트랜지스터의 제조와 호환되는 표면 거칠기 레벨이 될 수 있게 한다. 그러나, 이러한 "배치 어닐링"은 하나의 그리고 동일한 웨이퍼 내에서 전달된 반도체 층의 두께의 균일성을 저하시키는 효과를 갖는다는 것이 입증되었다.
구체적으로, 본 발명에서 구현된 마무리 처리는 한편으로는 희생 산화와 후속하는 화학적 에칭에 의해 전달된 층의 박형화를 포함하고, 다른 한편으로는 "배치 어닐링"의 열 버짓보다 더 낮은 열 버짓을 제공하는 하나 이상의 급속 어닐링에 의한 평활화를 포함하며, 상기 열 버짓은 픽셀의 무결성을 유지하는 데 적합하다.
박형화와 관련하여, 처리는 우선 상기 층의 표면 상에 얇은 산화물 층을 형성하기 위해 전달된 층의 산화를 포함한다. 이러한 산화물은 바람직하게는 반도체 층의 재료의 열 산화에 의해 형성되며, 여기서 전달된 반도체 층은 산소 및/또는 수증기를 포함하는 산화 분위기에서 열처리를 거쳐 상기 층의 표면 부분이 소모되게 한다. 이러한 열 산화의 조건(특히 그 지속 시간, 그 분위기(건조 또는 습윤), 그 압력 및 그 온도)을 조정함으로써, 소모되는 전달된 층의 두께, 따라서 상기 층이 박형화되는 정도를 조정할 수 있다. 상기 산화는 웨이퍼 내에서 도펀트의 확산을 야기하지 않도록 1000 ℃ 미만, 바람직하게는 950 ℃ 이하의 온도에서 구현된다. 산화의 지속 시간은 형성될 산화물의 두께에 따라 선택되며, 이는 전달된 층의 초기 두께와 상기 층의 타깃 두께에 따른다. 이러한 산화는 웨이퍼의 하나 이상의 배치에 대해 동시에 구현될 수 있다.
다음으로, 산화물 층으로 덮인 전달된 층의 두께는 웨이퍼 표면 위에 분포된 특정 개수의 지점에서 측정된다. 따라서, 타원 측정법 또는 반사 측정법에 의한 측정이 반도체 층의 두께를 제공한다.
그 두께를 균일하게 하기 위해 전달된 반도체 층에 적용될 처리를 정의하기 위해, 타원 측정법 또는 반사 측정법에 의해 획득된 상기 층의 두께의 맵이 사용된다. 웨이퍼 상의 다양한 지점에서 측정된 두께로부터, 반도체 층의 평균(mean) 두께를 결정할 수도 있다.
이 두께 맵 및/또는 이러한 평균 두께는 타깃 두께에 대해 초과 두께를 나타내고 결과적으로 전달된 반도체 층의 두께의 균일성을 개선하기 위해 박형화를 경험해야 하는 전달된 층의 하나 이상의 영역을 결정할 수 있게 한다.
상황에 따라, 관심 있는 균일성은 "웨이퍼-내(intra-wafer)" 균일성(즉, 하나의 그리고 동일한 구조체의 표면에 걸쳐, 상기 구조는 일반적으로 원형 웨이퍼의 형상을 취함) 및/또는 "웨이퍼-간(inter-wafer)" 균일성(즉, 모든 생산 배치에 속하는 모든 구조체 간의 균일성)일 수 있다.
웨이퍼-내 균일성의 경우, 측정된 두께는 각 지점에서 원하는 최종 제품의 타깃 두께와 비교되며, 상기 타깃 두께는 평균 두께 이하이다. 이 경우에, 박형화될 하나 이상의 영역은 그에 따라 반도체 층의 두께가 타깃 두께보다 큰 하나 이상의 영역이고, 하나 이상의 초과 두께는 측정된 두께와 타깃 두께 사이의 차이에 대응한다. 따라서, 이는 여기서 웨이퍼의 하나 이상의 "국부적" 초과 두께의 문제이다.
웨이퍼-간 균일성의 경우, 다양한 측정 지점에서 측정된 반도체 층의 두께의 평균은 타깃 평균 두께와 비교된다. 이 경우, 박형화될 웨이퍼는 반도체 층의 평균 두께가 타깃 평균 두께보다 큰 웨이퍼이며, 초과 두께는 이러한 2개의 평균 두께 사이의 차이에 대응한다. 따라서, 이는 여기서 웨이퍼의 "전체적인" 초과 두께의 문제이다.
물론, 이러한 균일성 규칙은 결합될 수 있다.
하나의 웨이퍼 내에서 국부적인 방식으로 이들 영역을 박형화하기 위해 및/또는 웨이퍼 전체를 박형화하기 위해, 희생 산화물의 층의 선택적 에칭이 우선 구현된다. 이를 위해, 층의 반도체 재료를 공격하지 않고 희생 산화물을 에칭하기에 적합한 에천트(etchant)가 사용한다. 통상적으로, 희생 산화물의 층이 실리콘 산화물로 만들어지고 전달된 층이 실리콘으로 만들어지면, 불화수소(HF) 산의 용액이 에천트로서 사용된다. 물론, 본 기술 분야의 통상의 기술자는 희생 산화물의 층 및 반도체 층의 각각의 재료에 따라 임의의 다른 적절한 에천트를 선택할 수 있을 것이다.
희생 산화물의 층이 제거되면, 반도체 층 자체의 화학적 에칭이 구현된다.
일부 실시예에서, 에칭은 습식 에칭이며, 즉, 전달된 반도체 층이 에칭 용액에 노출되는 에칭이다. 노출은 웨이퍼를 상기 용액에 담그거나 노즐에 의해 웨이퍼 표면 상으로 에칭 용액을 분사함으로써 달성될 수 있으며, 이는 에칭이 웨이퍼의 다른 영역에 대해 박형화되어야 하는 영역에 국한되도록 할 수 있다.
이러한 에칭은 주위 온도, 즉, 20 내지 25 ℃ 정도, 또는 더 높은 온도이지만 일반적으로 80 ℃ 미만의 온도에서 구현될 수 있다.
다른 실시예에서, 에칭은 플라즈마 건식 에칭, 이온-빔 건식 에칭(또는 RIE, RIE는 "반응성-이온 에칭(reactive-ion etching)"에 대한 것임) 또는 클러스터-이온-빔 건식 에칭(또는 GCIB 에칭, GCIB는 "가스 클러스터 이온 빔(gas cluster ion beam)"에 대한 것임)일 수 있다. 이러한 단계는 상당한 열 버짓을 수반하지 않는다.
이러한 다양한 유형의 에칭의 구현 파라미터는 전달된 반도체 층이 전체적으로 및/또는 국부적인 방식으로 박형화될 수 있게 한다.
"배치 어닐링"에 의한 평활화로 인한 전달된 반도체 층의 두께 균일성의 저하를 해결하는, FDSOI 기판을 박형화하고 이를 균일하게 만드는 방법이 출원인이 출원한 특허 FR 2 991 099호에 설명되어 있다.
평활화와 관련하여, 본 발명에서, 이는 하나 또는 2개의 고온 RTA(RTA는 "급속 열 어닐링(rapid thermal annealing)"에 대한 것임)에 의해 수행된다. 각각의 어닐링은 통상적으로 15 내지 60 초의 지속 시간 동안 1100 내지 1250 ℃의 온도에서 구현되며, 이는 전달된 반도체 층의 표면에서 원자의 재구성을 허용하여 이를 평활화한다. "배치 어닐링"과 대조적으로, 각각의 급속 어닐링은 초 당 수십 ℃ 정도의 급속 온도 램프-업으로 구현된다. 또한, "배치 어닐링"이 복수의 웨이퍼에 대해 동시에 구현되는 반면, 급속 어닐링은 각각의 웨이퍼에 대해 개별적으로 구현된다.
이러한 하나 이상의 어닐링 단계에서 구현되는 열 버짓은 웨이퍼 내 도펀트의 확산을 피하기에 충분히 낮다.
바람직하게는, 방법은 전달된 층의 최적 표면 상태를 획득하기 위해 2개의 급속 어닐링 단계를 포함한다.
따라서, FDSOI 기판을 제조하기 위한 알려진 방법과 달리, 본 발명에서 구현된 평활화는 "배치 어닐링"을 포함하지 않는다. 보다 일반적으로, 상기 평활화는 느린 열처리, 즉, 초 당 10 ℃ 미만의 온도 상승 속도를 갖는 열처리를 포함하지 않는다. 따라서, 픽셀의 무결성은 평활화 동안 유지된다.
하나의 바람직한 실시예에 따르면, 방법은 제1 급속 어닐링과 제2 급속 어닐링 사이 그리고 2개의 급속 어닐링 단계가 구현될 때 제2 급속 어닐링 후에 각각 구현되는 희생 산화의 2 단계를 포함한다. 제1 희생 산화는 유리하게는 전달된 층의 표면 영역을 산화시킨 다음 상기 산화된 영역을 제거함으로써 약화 주입과 링크된 결함을 제거하는 것을 가능하게 하며, 전달된 층의 화학적 에칭이 후속하는 제2 희생 산화는 전달된 층을 타깃 두께로 균일하게 박형화하는 것을 가능하게 한다. 급속 어닐링 단계는 상기 층의 안정성을 유지하기 위해 바람직하게는 전달된 층의 박형화 전에 구현된다. 제1 급속 어닐링을 생략하는 것을 고안할 수 있지만, 이는 거칠기가 저하되는 비용을 치르게 될 것이다.
전달된 반도체 층의 마무리 후에, 이러한 층 내에 또는 이러한 층 상에 픽셀 판독 회로의 구성 요소를 제조할 수 있다.
상기 구성 요소는 또한 상호 접속부에 의해 픽셀에 전기적으로 연결된다. 상기 상호 접속부는 금속으로 만들어질 수 있지만, 전달된 반도체 층에 대한 마무리 처리 후에 형성된다는 점을 감안하면 이에 의해 손상될 위험이 없다.
이미지 센서를 생성하기 위해, 판독 회로의 구성 요소를 포함하는 반도체 층과 활성 층 사이에 하나 이상의 추가 반도체 및/또는 전기 절연 층을 삽입하는 것이 유용할 수 있다.
이러한 추가 층은 다양한 방식으로 이미지 센서에 집적될 수 있다.
일 실시예에 따르면, 상기 추가 층은 도너 기판의 접합 전에 리시버 기판의 활성 층 상에 형성될 수 있다. 이러한 층은 예를 들어, 증착에 의해 형성될 수 있다. 어떤 형성 방법이 선택되든, 도펀트가 활성 층에서 확산되기 쉽게 하는 열 버짓을 수반하지 않는다.
다른 실시예에 따르면, 상기 추가 층 중 적어도 하나는 리시버 기판의 활성 층 상에 증착에 의해 형성될 수 있고, 상기 추가 층 중 적어도 하나는 상기 기판의 접합 전에 도너 기판의 단결정 반도체 층 상에 증착에 의해 형성된다. 위에서 언급한 바와 같이, 리시버 기판의 활성 층 상의 각각의 추가 층의 증착은 도펀트의 확산을 야기하지 않을 만큼 충분히 낮은 열 버짓으로 수행되어야 한다.
또 다른 실시예에 따르면, 상기 추가 층은 도너 기판 상에 형성된다. 바람직하게는, 상기 층은 약화된 구역을 형성하기 위한 원자 종의 주입 전에 증착에 의해 형성된다. 따라서, 이러한 증착의 열 버짓은 약화된 구역을 따라 도너 기판의 조기 균열을 유발할 위험이 없다. 상기 추가 층이 약화된 구역의 형성 후에 증착되면, 적용되는 열 버짓은 이러한 조기 균열을 피하기 위해 제한되어야 할 것이다.
도 2는 본 발명의 일 실시예에서 그 접합 전의 도너 기판과 리시버 기판의 단면의 개략도이다.
리시버 기판(1)은 연속적으로 이하를 포함한다:
- 베이스 기판(10),
- 복수의 픽셀(11)을 포함하는 활성 층으로서, 각각의 픽셀은 각각의 픽셀에서 생성된 전하를 수집하기에 적합한 도핑된 영역(12)을 포함하고; 픽셀은 전기적 절연 트렌치(13)에 의해 서로로부터 분리됨,
- 제1 추가 층(15), 예를 들어, 반도체 층, 및
- 제2 추가 층(16), 예를 들어 전기 절연 층.
도너 기판(2)은 반도체 박층(201)을 경계짓는 약화된 구역(200)을 포함한다.
위에서 언급한 바와 같이, 층(16) 및 잠재적으로 층(15)은 리시버 기판(1) 대신에 도너 기판(2) 상에 형성될 수 있다. 이 경우, 관련된 각각의 층은 층(201)을 갖는 리시버 기판으로 전달되도록 의도된다.
도 3을 참조하면, 도너 기판이 리시버 기판에 접합된 후, 반도체 층(201)을 리시버 기판(1)에 전달하기 위해 약화된 영역을 따라 도너 기판이 분리된다.
개략적으로 도시된 바와 같이, 분리 후의 층(201)의 표면(S)은 거칠다.
따라서, 위에서 설명한 마무리 처리가 구현된다.
일단 전달된 단결정 반도체 층이 타깃 두께로 균일하게 박형화면, 판독 회로의 구성 요소(25)가 상기 층 내에 또는 층 상에 형성된다(도 4 참조). 구성 요소(25)와 픽셀(11) 사이의 상호 접속부(26)도 형성된다.
도 5는 SOI 구조 내의 인(phosphorus) 농도의 SIMS(2차 이온 질량 분광계(secondary ion mass spectrometry)) 프로파일이며, 그 표면으로부터, 42 nm의 두께를 갖는 도핑되지 않은 단결정 실리콘의 층, 190 nm의 두께를 갖는 실리콘 산화물의 층, 3500 nm의 깊이로 연장되는 인-도핑된 실리콘 층, 및 의도적으로 도핑되지 않고, 본 발명에서 구현되는 것과 같이 30 초 동안 1200 ℃에서 2회의 급속 어닐링(곡선 a) 및 FDSOI 기판의 제조에서 구현되는 것과 같이 5분 동안 1200 ℃에서 열처리("배치 어닐링")(곡선 b)에 후속하는 실리콘으로 만들어진 베이스 기판을 연속적으로 포함한다. 가로 축은 SOI 구조체의 표면으로부터의 깊이(nm)를 제공하고 세로 축은 인 농도(at/cm2)를 제공한다.
곡선에서 볼 수 있는 도핑된 층과 베이스 기판 사이의 날카로운 천이(실질적으로 수직 기울기)는 급속 어닐링 동안 도펀트의 확산이 실질적으로 없었다는 것을 보여준다. 반대로, 곡선 b에서 볼 수 있는 더 점진적인 천이는 도핑된 층으로부터 베이스 기판으로의 도펀트의 확산을 나타낸다.
따라서, 이러한 곡선은 도핑된 영역에 대한 통상의 열처리와 비교하여 하나 이상의 급속 어닐링의 보호 효과를 보여준다.
참고 문헌
[Mansoorian 2009]: Mansoorian, B., 및 D. Shaver, Suntharalingam, V. 등, Lin Ping Ang. "4-면 타일러블 후면 조명된 3D-집적된 M픽셀 CMOS 이미지 센서(A 4-side Tileable Back Illuminated 3D-integrated Mpixel CMOS Image Sensor)". Solid-State Circuits Conference - Digest of Technical Papers, 2009. ISSCC 2009. IEEE International. 2009. 38-39, 39a.
[Schwarzenbach 2019]: W. Schwarzenbach 등, "저온 SmartCut™이 고밀도 3D SoC 어플리케이션을 가능하게 함(Low Temperature SmartCut™ enables High Density 3D SoC Applications)", Proc. ICICDT Conf., 2019년 6월 17-19일
FR 2 991 099호
Claims (17)
- 이미지 센서를 제조하기 위한 방법으로서,
베이스 기판(10) 및 픽셀들(11)을 포함하는 활성 층을 포함하는 리시버(receiver) 기판(1)을 제공하는 단계로서, 각각의 픽셀은 상기 픽셀에서 생성된 전하들을 수집하기 위한 도핑된 영역(12)을 포함하고, 상기 리시버 기판(1)에는 금속 상호 접속부들이 없는, 리시버 기판(1)을 제공하는 단계,
단결정 반도체 층(201)을 경계짓는 약화된 구역(200)을 포함하는 도너 기판(2)을 제공하는 단계,
상기 도너 기판(2)을 상기 리시버 기판(1)에 접합하는 단계,
상기 반도체 층(201)을 상기 리시버 기판(1)에 전달하기 위해 상기 약화된 구역(200)을 따라 상기 도너 기판(2)을 분리하는 단계,
상기 전달된 반도체 층(201)에 대한 마무리 처리를 구현하는 단계를 포함하고,
상기 마무리 처리는 (i) 희생 산화에 후속하여 화학적 에칭에 의해 상기 전달된 층을 박형화하는 단계 및 (ii) 적어도 하나의 급속 어닐링에 의해 상기 전달된 반도체 층을 평활화하는 단계를 포함하는, 방법. - 제1항에 있어서,
상기 픽셀들(11)의 상기 도핑된 영역들(12)로부터 도펀트들의 확산을 방지하기 위해 각각의 급속 어닐링이 제어되는, 방법. - 제1항 또는 제2항에 있어서,
각각의 급속 어닐링은 15 내지 60 초의 지속 시간 동안 1100 내지 1250 ℃의 온도에서 구현되는, 방법. - 제1항 내지 제3항 중 어느 한 항에 있어서,
상기 전달된 단결정 반도체 층(201)을 10 내지 100 nm의 두께로 박형화하기 위해 상기 희생 산화 및 상기 화학적 에칭은 제어되는, 방법. - 제1항 내지 제4항 중 어느 한 항에 있어서,
상기 전달된 단결정 반도체 층(201)을 박형화하기 위한 상기 화학적 에칭은 습식 에칭, 플라즈마 건식 에칭, 이온-빔 건식 에칭 또는 클러스터-이온-빔 건식 에칭에 의해 구현되는, 방법. - 제1항 내지 제5항 중 어느 한 항에 있어서,
상기 전달된 단결정 반도체 층(201)의 상기 마무리 후에, 상기 전달된 반도체 층(201)의 내부 또는 위의 상기 픽셀들을 판독하기 위한 판독 회로의 구성 요소들(25)을 형성하는 단계를 더 포함하는, 방법. - 제6항에 있어서,
상기 전달된 단결정 반도체 층(201)의 상기 마무리 후에, 상기 픽셀 판독 회로의 상기 구성 요소들(25)과 상기 픽셀들(11) 사이의 상호 접속부들(26)을 형성하는 단계를 더 포함하는, 방법. - 제1항 내지 제7항 중 어느 한 항에 있어서,
상기 도너 기판(2)으로 원자 종들을 주입함으로써 상기 약화된 구역(200)을 형성하는 단계를 포함하는, 방법. - 제8항에 있어서,
상기 마무리 처리는 연속적으로:
(i) 제1 급속 어닐링,
(ii) 상기 전달된 층의 희생 산화에 의한 상기 주입과 관련된 결함들의 제거,
(iii) 제2 급속 어닐링, 및
(iv) 상기 전달된 층의 박형화를 포함하는, 방법. - 제1항 내지 제9항 중 어느 한 항에 있어서,
상기 도너 기판(2)은 상기 단결정 반도체 층(201) 상에 적어도 하나의 전기 절연 층(23)을 더 포함하는, 방법. - 제1항 내지 제10항 중 어느 한 항에 있어서,
상기 도너 기판(2)은 상기 단결정 반도체 층(201) 상에 적어도 하나의 반도체 층(24)을 더 포함하는, 방법. - 제8항과 조합하여 제10항 및 제11항 중 어느 한 항에 있어서,
상기 전기 절연 층(23) 또는 상기 반도체 층(24)은 상기 주입 전에 상기 도너 기판 상에 각각 증착되는, 방법. - 제1항 내지 제9항 중 어느 한 항에 있어서,
상기 리시버 기판(1)은 상기 활성 층 상에 반도체 층(15)을 더 포함하는, 방법. - 제1항 내지 제9항 및 제13항 중 어느 한 항에 있어서,
상기 리시버 기판(1)은 상기 활성 층 상에 전기 절연 층(16)을 더 포함하는, 방법. - 제1항 내지 제14항 중 어느 한 항에 있어서,
각각의 급속 어닐링은 초 당 10 ℃ 초과, 바람직하게는 초 당 50 ℃ 이상의 온도 상승 속도를 갖는, 방법. - 제1항 내지 제15항 중 어느 한 항에 있어서,
상기 평활화하는 단계는 초 당 10℃ 미만의 온도 상승 속도를 갖는 열처리를 포함하지 않는, 방법. - 제1항 내지 제16항 중 어느 한 항에 있어서,
상기 평활화하는 단계는 상기 반도체 층(201) 및 상기 리시버 기판(1)을 포함하는 각각의 구조체에 대해 개별적으로 구현되는, 방법.
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