EP2715789A1 - Circuit integre realise en soi comprenant des cellules adjacentes de differents types - Google Patents

Circuit integre realise en soi comprenant des cellules adjacentes de differents types

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EP2715789A1
EP2715789A1 EP12721876.6A EP12721876A EP2715789A1 EP 2715789 A1 EP2715789 A1 EP 2715789A1 EP 12721876 A EP12721876 A EP 12721876A EP 2715789 A1 EP2715789 A1 EP 2715789A1
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EP
European Patent Office
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type
integrated circuit
doping
transistors
buried
Prior art date
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Withdrawn
Application number
EP12721876.6A
Other languages
German (de)
English (en)
Inventor
Jean-Philippe Noel
Bastien Giraud
Olivier Thomas
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Commissariat a lEnergie Atomique et aux Energies Alternatives CEA
Original Assignee
Commissariat a lEnergie Atomique CEA
Commissariat a lEnergie Atomique et aux Energies Alternatives CEA
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Publication date
Application filed by Commissariat a lEnergie Atomique CEA, Commissariat a lEnergie Atomique et aux Energies Alternatives CEA filed Critical Commissariat a lEnergie Atomique CEA
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
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    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
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    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78645—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate

Definitions

  • the invention relates to integrated circuits, and in particular integrated circuits made on a silicon-on-insulator (SOI) type substrate.
  • SOI technology consists of separating a thin layer of silicon (a few nanometers) on a silicon substrate by a relatively thick insulating layer (a few tens of nanometers as a rule).
  • Integrated circuits made in SOI technology have a number of advantages. Such circuits generally have lower power consumption for equivalent performance. Such circuits also induce lower parasitic capacitances, which make it possible to improve the switching speed. Moreover, the latchup phenomenon encountered by MOS transistors in Bulk technology can be avoided. Such circuits are therefore particularly suitable for SoC or MEMS type applications. It can also be seen that the SOI integrated circuits are less sensitive to the effects of ionizing radiation and thus prove more reliable in applications where such radiations can induce operating problems, especially in space applications.
  • the SOI integrated circuits can notably comprise SRAM-type random access devices or logic gates.
  • LVTs low threshold voltage transistors
  • HVT high-voltage threshold transistors HVT high-voltage threshold transistors
  • SVT average threshold voltage transistors SVT average threshold voltage transistors
  • FIGS. 1a to 1c provide an example of couples of transistors of different types, respectively HVT, SVT and LVT.
  • FIG. 1a shows an example of a pair of nMOS transistors 1 nH and pMOS 1 pH of the HVT type.
  • the 1 nH and 1 pH transistors are made using SOI technology.
  • the transistors 1 nH and 1 pH are formed on a silicon substrate layer 110 H.
  • the transistors 1 nH and 1 pH comprise respective buried insulating layers 10nH and 10pH, separated from the substrate layer 110 H by intermediate of respective ground planes 102nH and 1 02pH and caissons 1 1 2nH and 1 1 2pH.
  • the insulating layers 103nH and 105pH are surmounted by an active layer of silicon.
  • the active silicon layer of transistor 1 nH comprises a source, a channel 104nH and a drain.
  • the active silicon layer of transistor 1 pH comprises a source, a channel 1 04pH and a drain.
  • the ground planes 1 02nH and 1 02pH make it possible to improve the electrostatic control of the transistor by limiting the penetration of the electric fields generated by the drain and the source under channel 1 04nH or 1 04pH. Reduction of the lateral electrostatic coupling reduces the short channel effects and limits the depletion effect by the DIBL drain.
  • the channels 1 04nH and 1 04pH are covered respectively with gate oxide layers 1 05nH and 1 05pH.
  • the gate oxides 105nH and 105pH are surmounted by respective gate stacks comprising metal layers 108nH and 108pH and polysilicon layers 11 1 1 nH and 1 1 pH. The stacks are delimited laterally by spacers 1 1 0nH and 1 1 0pH. Isolation trenches 106H, 107H and 109H are placed around the transistors 1 nH and 1 pH.
  • the ground planes In order to obtain HVT type transistors, the ground planes have a so-called ultra-thin thickness, typically between 10 and 100 nm.
  • the ground plane 1 02nH exhibits a P-type doping and a polarization at ground, and the 102pH ground plane has N-type doping and Vdd bias.
  • the boxes 112nH and 112pH have respective P-type and N-type dopings.
  • the polarization of the 102nH and 102pH mass planes is via the wells 112nH and 112pH respectively.
  • FIG. 1b shows an example of a couple of nMOS transistors 1 nS and pMOS 1pS of SVT type.
  • the transistors 1nS and 1pS have substantially the same structure as the transistors 1nH and 1pH: they are made on a silicon substrate layer 101 S, comprise respective buried insulating layers 103nS and 103pS, separated from the substrate layer 101H by the intermediate of respective ground planes 102nS and 102pS and caissons 112nS and 112pS.
  • the insulating layers 103nS and 103pS are surmounted by an active layer of silicon.
  • the active silicon layer of the transistor 1nS comprises a source, a channel 104nS and a drain.
  • the active silicon layer of transistor 1pS comprises a source, a channel 104pS and a drain.
  • the channels 104nS and 104pS are respectively covered by gate oxide layers 105nS and 105pS.
  • the gate oxides 105nS and 105pS are surmounted by respective gate stacks comprising 108nS and 108pS metal layers and 111 nS and 111 pS polysilicon layers.
  • the stacks are delimited laterally by spacers 110nS and 110pS. Insulation trenches 106S, 107S and 109S are placed around transistors 1nS and 1pS.
  • the ground planes have an ultra-thin thickness.
  • the ground plane 102nS has N-type doping and a ground bias, and the 102pS ground plane has P-type doping and Vdd bias.
  • the boxes 112nS and 112pS have respective P-type and N-type dopings.
  • the polarization of the 102nS and 102pS mass planes is via the boxes 112nS and 112pS respectively.
  • FIG. 1c shows an example of a couple of nMOS transistors 1nL and pMOS 1 pL of type LVT.
  • the transistors 1nL and 1pL have substantially the same structure as the transistors 1nH and 1pH: they are made on a silicon substrate layer 101L, comprise respective buried insulating layers 103nL and 103pL, separated from the substrate layer 101H by via respective ground planes 102nL and 102pL and caissons 112nL and 112pL.
  • the insulating layers 103nL and 103pL are surmounted by an active layer of silicon.
  • the active silicon layer of transistor 1nL comprises a source, a channel 104nL and a drain.
  • the active silicon layer of transistor 1 pL comprises a source, a channel 104pL and a drain.
  • the channels 104nL and 104pL are respectively covered by gate oxide layers 105nL and 105pL.
  • the 105nL and 105pL gate oxides are surmounted by respective gate stacks comprising metal layers 108 ⁇ l and 108 ⁇ L and polysilicon layers 11 ⁇ L and 11 ⁇ L.
  • the stacks are delimited laterally by spacers 1 1 0nL and 1 1 0pL. Insulation trenches 106L, 107L and 109L are placed around transistors 1nL and 1 ⁇ L.
  • the ground planes have an ultra-thin thickness.
  • the ground plane 1 02nL has an N-type doping and a Vdd polarization
  • the 1 02pL ground plane has a P-type doping and a ground bias.
  • the casings 1 1 2nL and 1 1 2pL have respective dopings of N type and P type.
  • the polarization of the 1 02nL and 1 02pL mass planes is through the caissons 1 1 2nL and 1 1 2pL respectively.
  • pairs of HVT and SVT transistors can be contiguous on the same row or on adjacent rows, a pair of LVT transistors can not be adjacent to a pair of HVT or SVT transistors. Indeed, it may be necessary to modify the polarizations of the ground planes with respect to ground or Vdd. Due to these polarizations and the doping of the ground planes, short circuits between boxes or live-polarized P-N junctions can be generated.
  • the invention aims to promote the design of integrated circuits having distinct threshold voltages.
  • CAD uses a functional specification as input. This functional specification describes the intended functioning of the circuit, as well as non-functional constraints (surface, cost, consumption, etc.). CAD provides a representation in the form of an output computer file (usually in GDSI I format or, more recently, OASIS). This computer file defines the drawings of the masks of the integrated circuit to be produced, so that these masks can be manufactured. The masks made serve then to the fabrication of the circuit in the semiconductor manufacturing units during photolithography steps. CAD is divided into several stages.
  • the concept and the overall architecture of the integrated circuit are defined in a first step.
  • the architecture of the integrated circuit is generally designed in Verilog, VHDL, SPICE or other languages.
  • An optimization step is then performed (called floorplanning in English). During this step, a map is created of the locations of the logic gates on the chip, the sources and the earths, the inputs / outputs, and the macros (complex components such as processors, DSPs, memories, etc.).
  • RTL Register Transfer Level
  • This modeling amounts to describing the implementation of the integrated circuit in the form of sequential elements and logical combinations between the different inputs / outputs of the sequential elements and primary inputs / outputs of the integrated circuit.
  • Modeling provides a network of logical gates and rudimentary elements. This modeling is usually coded with a dedicated language such as Verilog or VHDL.
  • RTL modeling is automatically synthesizable into combinational logic gates (AND, OR, multiplexer, etc.) and sequential logic gates (synchronous D flip-flops, etc.) from a standard cell library (standard cell library). The location of the elements is not yet specified at this stage and is in the form of a list of elements necessary to perform the desired functions.
  • a circuit behavior synthesis is then realized, also called high level synthesis or algorithmic synthesis.
  • the temporal behavior of the generated RTL model is simulated.
  • Each interconnect signal is determined based on input stimuli described (generally in the same language as the RTL model).
  • a corresponding executable program is defined in the form of a binary memory content.
  • the memory containing the program code and the data can also be modeled with the same language, but at a level of abstraction higher than the RTL.
  • the generation of the stimuli is made by the designer and does not make it possible to carry out exhaustive functional tests for questions of time; the logic simulators are relatively slow. For a complex circuit, several days of simulation may be necessary, which limits the number of feasible simulations.
  • the RTL model of the circuit is transformed into a description at the level of the logic gates (generation of the netlist package in English language).
  • a library of available logic gates is available. This library usually brings together several hundred logical elements (like AND gates, OR, flip-flops, etc.). This library depends on the engraving fineness of the circuit (for example 32 nm or 22 nm) and the rules for drawing the cells according to the manufacturing process of the manufacturer.
  • the user must also provide logical synthesis constraints, such as the operating frequency of the circuit, its conditions (range of supply voltage, temperature range, dispersion of the gate crossing times related to the manufacturing process), departure and arrival time constraints on the primary and secondary circuit inputs, the load pattern related to the interconnect wires that will connect the gates or the maximum circuit size on the silicon substrate.
  • logical synthesis constraints such as the operating frequency of the circuit, its conditions (range of supply voltage, temperature range, dispersion of the gate crossing times related to the manufacturing process), departure and arrival time constraints on the primary and secondary circuit inputs, the load pattern related to the interconnect wires that will connect the gates or the maximum circuit size on the silicon substrate.
  • the synthesis tools generally work on synchronous digital integrated circuits whose sequential elements are clocked by a single clock. Eventually, there may be several clock domains, grouping together a set of sequential and combinatorial elements.
  • the logical synthesis tool of a synchronous circuit generally proceeds in several steps:
  • the summary tool when the time constraints are fulfilled, the summary tool has certain time margins on certain paths. He can then optimize the design of the circuit by replacing some doors with others. less consuming in consumption and silicon size while continuing to respect the time constraints.
  • the logical synthesis provides a computer file representing the instantiation of the doors of the target library and their interconnection and representing the integrated circuit (netlist).
  • the logical synthesis provides a computer file representing the instantiation of the doors of the target library and their interconnection and representing the integrated circuit (netlist).
  • formats for this type of representation such as the Verilog format, the VHDL format or the EDIF format.
  • placement / routing step place and route in English.
  • placement / routing is a difficult optimization problem that requires metaheuristic techniques.
  • Logical synthesis may require a long and tedious redefinition of new components. Placement / routing can be particularly sensitive to redefining new components.
  • the invention aims to solve one or more of these disadvantages.
  • the invention thus relates to an integrated circuit comprising a stack of a semiconductor substrate of a first type of doping, a buried insulating layer of UTBOX type and a semiconductor layer, and comprising:
  • first and second electronic components formed in and / or on said semiconductor layer:
  • first and second ground planes disposed under the insulating layer buried vertically above the first and second electronic components respectively;
  • first and second caissons of the first type of doping disposed respectively under the first and second ground planes.
  • the first and second boxes are separated from the semiconductor substrate by a deep box of a second type of doping
  • the first and second boxes are separated from each other by a lateral box having the second type of doping and / or by a block made of an insulating material;
  • the integrated circuit includes a bias circuit for applying separate voltages to the first and second boxes through said first and second boxes.
  • the first and second boxes are separated from each other by a block made of an insulating material.
  • said block extends to the deep buried caisson.
  • said block extends to the first and second caissons but not to the deeply buried caisson, and said block Overlooks the lateral box having the second type of doping and separating the first and second boxes.
  • the first and second boxes are separated from each other by a lateral box having the second type of doping.
  • a block of insulating material separates the first and second electronic components at the level of the semiconductor layer, said block of insulating material being formed in line with said lateral box, the lateral box extending from the insulating layer buried deep underground.
  • said first electronic component is a first FDSOI transistor and said second electronic component is a second FDSOI transistor, one of the first or the second transistor being of the nMOS type, the other of the first or the second second transistor being pMOS type.
  • the integrated circuit comprises:
  • a third transistor formed in and / or on said semiconductor layer and of the same type as the second transistor;
  • a third box of the first type of doping disposed under the third ground plane in the continuity of the second box.
  • the third ground plane is of a type opposite to the second ground plane.
  • the third ground plane is of the same type as the second ground plane.
  • a block of insulating material separates the second and third transistors at the level of the semiconductor layer.
  • said block of insulating material does not reach the second and third boxes.
  • the first ground plane has the second type of doping and is separated from the sideband by an additional sideband having the first type of doping.
  • said block of insulating material reaches the second and third caissons but does not reach the deeply buried caisson.
  • the first and second electronic components are first and second transistors belonging to an SRAM memory cell.
  • the buried insulating layer has a thickness of less than 50 nm and in which the width of the gate of said transistors is less than 50 nm.
  • FIGS. 1a to 1c are cross section views of transistor pairs
  • FIG 2 is a sectional view of an integrated circuit according to a first embodiment of the invention.
  • FIG. 3 is a sectional view of an integrated circuit according to a second embodiment of the invention.
  • FIGS. 4a, 4b, 5a, 5b, 6a, 6b, 7a and 7b are schematic representations of standard cells according to the first embodiment for a library of placement / routing software for a design of the integrated circuit assisted by computer;
  • FIG. 8 is an example of a portion of a circuit according to the invention designed with the standard cells
  • FIG. 9 is another example of a portion of a circuit according to the invention designed with other types of standard cells.
  • FIG. 10 is another example of a portion of a circuit designed according to the invention with standard cells
  • FIG. 11 is a diagram illustrating the depletion width in a box as a function of its depth and of its polarization voltage
  • FIGS. 12 to 15 are different sectional views of integrated circuit variants according to the invention.
  • FIG. 16 schematically illustrates a view in section from above of an integrated circuit 4 at the level of the boxes
  • FIG 17 is a schematic sectional view at the caissons of a first example of an integration zone
  • FIG 18 is a schematic sectional view at the caissons of a second example of an integration zone
  • FIG. 19 illustrates the diagram of a type 6T memory cell with polarizations according to the invention.
  • the invention aims to promote the design of integrated circuits having distinct threshold voltages.
  • the invention proposes on the one hand an integrated circuit having two adjacent cells.
  • the first cell comprises an nMOS transistor and a pMOS transistor of FDSOI type.
  • the second cell comprises an nMOS transistor and a pMOS transistor of FDSOI type. These transistors have respective ground planes and caissons separating an ultra-deep buried insulating layer. thin (called Ultra-Thin Burried Oxide (UTBOX) in English language) of the semiconductor substrate.
  • UTBOX Ultra-Thin Burried Oxide
  • the ground planes of the transistors of the same cell having respective dopings P and N.
  • the boxes of the transistors of the same cell have respective dopings P and N.
  • a bias circuit is configured to apply separate voltages to said doped boxes. P.
  • the P-doped well of one of said transistors of the second cell is separated from the first cell and the semiconductor substrate by a deep-buried N-doped separation well.
  • the invention makes it possible to join transistors of very different types, these transistors having polarizations and dopings distinct from their plane. to obtain different voltage thresholds to meet different design constraints.
  • Figure 2 is a cross-sectional view of two cells arranged in adjacent rows n and r i + i of an integrated circuit 2 according to a first embodiment of the invention.
  • the longitudinal direction will subsequently define the direction of extension of the rows and the transverse direction will define the direction in the plane of the substrate perpendicular to the longitudinal direction.
  • the integrated circuit comprises first and second FDSOI transistor cells.
  • the first cell 2H comprises a nMOS transistor 2nH coupled to a pMOS transistor 2pH.
  • the transistors of the first cell are of a first type, typically HVT type that is to say high threshold voltage.
  • the second cell 2L comprises a nMOS transistor 2nL coupled to a pMOS transistor 2pL.
  • the transistors of the second cell are of a second type, typically of the LVT type, that is to say at low threshold voltage.
  • the nMOS transistors of the different cells of the same row are aligned.
  • the pMOS transistors of different cells of the same row are also aligned.
  • the transistors of the first and second cells comprise, in a manner known per se, a buried insulating layer 203 made directly above a P-type silicon substrate 201 and surmounted by an active layer of silicon.
  • the active layer of the transistors has a structure known per se which is only shown schematically for the purpose of simplification.
  • the active layer structures detailed with reference to FIGS. 1a, 1b and 1c may, for example, be used.
  • the active silicon layer of each transistor comprises a source, a channel and a drain.
  • the transistors are made in FDSOI technology and the doping of the channel is therefore virtually zero and substantially equal to the doping of the substrate 201.
  • the substrate 201 presents by For example, a 3 ⁇ 10 15 cm- 3 doping is applied to the channel of a transistor which is covered by a gate oxide layer, and the gate oxide is surmounted by a gate stack comprising a metal layer (typically having a width less than 50 nm) and a layer of polysilicon The stack is delimited laterally by spacers.
  • the transistors are separated by isolation trenches 206, 207 and 209.
  • the transistors 2nH and 2pL comprise ground planes 202nH and 202pL and wells 212nH and 21p 2p with doping P arranged vertically above the buried insulating layer 203.
  • the transistors 2pH and 2nL comprise 202pH ground planes. and 202nL and N-doped 21 2pH and 21 2nL wells disposed vertically beneath the buried insulating layer 203.
  • the ground planes 202nH, 202pH, 202pL and 202nL are respectively formed on the caissons 21 2nH, 21 2pH, 21 2pL and 21 2nL.
  • the ground planes 202nH, 202pH, 202pL and 202nL extend in depth to an intermediate level of the isolation trenches 206, 207 and 209.
  • the boxes 212nH, 21 2pH, 21 2pL and 21 2nL extend from the 202nH, 202pH, 202pL and 202nL ground planes to the underside of the isolation trenches 206, 207 and 209.
  • the ground planes and the caissons may have a doping of 18 cm -3
  • the caissons 212pL and 21 2pH are Caissons are polarized by connections not illustrated
  • Each ground plane improves the electrostatic control of its transistor by limiting the penetration of electric fields generated by the drain and the source under the channel Reduction of lateral electrostatic coupling reduces short channel effects and limits depletion effect by DIBL drain
  • An unillustrated bias circuit is configured to be able to apply a ground voltage to the ground planes 202nH, 202pL through the wells 21 2nH and 21 2pL respectively.
  • the bias circuit is also configured to be able to apply a voltage Vdd to the ground planes 202pH, 202nL, through the boxes 21 2pH and 212nL respectively.
  • the buried insulating layer 203 is of the UTBOX type, this type of layer typically having a thickness of less than 50 nm.
  • the insulating layer 203 may, for example, be made of silicon oxide.
  • the polarizations and dopings of the ground planes mentioned, the 2nH and 2pH transistors have raised threshold voltages and the 2nL and 2pL transistors have lowered threshold voltages.
  • the ground planes of the cells are subjected to an FBB (for Forward Back Biasing) bias.
  • the bias circuit of the ground planes is thus configured to modulate the voltages applied to the ground planes with respect to the ground voltage or the voltage Vdd.
  • the polarization of the ground planes 202nH and 202nL is thus increased by an AV voltage and the polarization of the ground planes 202pH and 202pL is reduced by an AV voltage.
  • the following polarizations are thus applied:
  • the P-doped wells of the two cells are biased with distinct voltages.
  • the boxes 21 2nH and 21 2pL may be in short circuit through the substrate 201.
  • one of the P-box transistors is separated from the substrate 201 by means of a N-type deep-buried casing (for deep well in English).
  • the deeply buried N-type doping well 222L is placed in line with the box 21 2pL.
  • the deeply buried N-type doping well 222L also separates the well 21 2pL from the adjacent cell 2H, thereby eliminating the risk of short-circuiting or P-N junction in direct contact with the 2H cell.
  • the deeply buried N-type doped well 222L comprises a portion 21 3L forming a projecting strip transversely towards the adjacent cell with respect to the well 2pL 21.
  • the band 21 3L extends transversely (for example in a transition cell), so that the box 21 2pL is surrounded by the box 21 2nL and the well 222Locher N.
  • the deeply buried caisson 222L may for example be implanted to a depth greater than 200 nm, typically of the order of 500 nm, under the layer 203.
  • the use of a deep buried caisson 222L makes it possible to achieve isolation of the plane of 202pL mass relative to the adjacent cell to a very great depth.
  • the box 212pH is further separated from the box 212pL by means of a P-type doped band 213H (formed by a P-shaped buried box) extending longitudinally.
  • This band 213H protrudes transversely relative to the box 21 2pH and is contiguous to the band 21 3L.
  • the band 21 3H extends transversely (for example in a transition cell), so that the box 21 2 pH is surrounded by a P-doped box.
  • the bias circuit may also be configured to apply the following polarizations to the ground planes (FBB on the 2H cell and the 2L cell):
  • the minimum width Wmin of the bands 21 3L and 213H making it possible to avoid a direct polarization of a P-N junction will be defined by the grade of the mask used for the implantation of the boxes. This mask grade is usually defined by a compromise between engraving fineness and cost. For the 32nm technology node, the minimum width allowed by the Design Rule Manual (DRM) in the English language is 270nm. Nevertheless, this value can be lower with an implementation method optimized for the FDSOI technology.
  • DRM Design Rule Manual
  • Figure 11 represents the depletion width Wdep as a function of the DnWd depth of the buried caisson for different values of the voltage Vdd
  • This graph shows that a width of the 213H and 21 3L bands of 2 track steps is sufficient for an implantation of the buried caisson up to 650 nm under the layer oxide, for these different polarization values, and to prevent these 213H and 21 3L bands are completely depleted.
  • the ground planes, caissons and caissons deeply buried can be made at different stages of the manufacturing process.
  • the implantation of the caissons will favor a homogeneity of the loads.
  • the implantation of the ground planes will encourage doping at the interface with the buried insulation layer.
  • FIG. 3 is a cross-sectional view of two cells arranged in adjacent rows ⁇ and r i + of an integrated circuit 3 according to a second embodiment of the invention.
  • the integrated circuit 3 comprises first and second FDSOI transistor cells.
  • the first cell 3H comprises a nMOS transistor 3nH coupled to a pMOS transistor 3pH.
  • the transistors of the first cell are of a first type, typically HVT type that is to say high threshold voltage.
  • the second cell 3L comprises a nMOS transistor 3nL coupled to a pMOS transistor 3pL.
  • the transistors of the second cell are of a second type, typically of the LVT type, that is to say at low threshold voltage.
  • the transistors of the first and second cells comprise, in a manner known per se, a layer of buried insulator 303 made directly above a P-type silicon substrate 301 and surmounted by an active layer of silicon.
  • the active layer of the transistors has a structure known per se which is only shown schematically for the purpose of simplification.
  • the active silicon layer of each transistor comprises a source, a channel and a drain.
  • the transistors 3nH and 3pL comprise ground planes 302nH and 302pL and wells 312nH and 31 2pL with P-doping disposed vertically above the buried insulating layer 303.
  • the transistors 3pH and 3nL comprise 302pH ground planes. and 302nL and N-doped casing 31 2pH and 31 2nL housed above the buried insulator layer 303.
  • the ground planes 302nH, 302pH, 302pL and 302nL are respectively provided on the casings 31 2nH, 31 2pH, 31 2pL and 31 2nL.
  • the ground planes 302nH, 302pH, 302pL and 302nL extend in depth to an intermediate level of the isolation trenches 306, 307 and 309.
  • the boxes 31 2nH, 31 2pH, 31 2pL and 31 2nL extend from the ground planes 302nH, 302pH, 302pL and 302nL below the isolation trenches 306, 307 and 309.
  • the ground planes are biased by connections not shown.
  • An unillustrated bias circuit is configured to be able to apply a ground voltage to the ground planes 302nH and 302pL via the wells 312nH and 31 2pL respectively, and be able to apply a voltage Vdd to the ground planes. 302pH and 302nl_, through the wells 31 2pH and 31 2nL respectively.
  • the buried insulation layer 303 is of the UTBOX type.
  • the polarizations and dopings of the mentioned ground planes, the 3nH and 3pH transistors have raised threshold voltages, and the transistors 3n1 and 3pL have lowered threshold voltages.
  • the ground planes of the cells are subjected to an RBB bias (for Reverse Back Biasing in English).
  • RBB bias for Reverse Back Biasing in English.
  • the bias of the ground planes 302nH and 302n1 is reduced by an AV voltage and the bias of the ground planes 302pH and 302pL is increased by an AV voltage.
  • the following polarizations are thus applied:
  • the P-doped ground planes of the two cells are biased with distinct voltages.
  • the boxes 31 2nH and 31 2pL may be in short circuit via the substrate 301.
  • an N type doping box 322H is disposed in line with the box 312nH.
  • the deeply buried box 322H also separates the box 31 2nH from the adjacent cell 3L, thereby eliminating the risk of short circuit or P-N junction live with this cell 3L.
  • the deeply buried caisson 322H has a portion 31 3H forming a protruding band transversely toward the cell 3L relative to the well 312nH. At the longitudinal ends of the cell 3H, the band 31 3H extends transversely.
  • the box 312nL is further separated from the box 31 2nH via a band 31 3L P-type doping (formed by a P-shaped buried box) extending longitudinally.
  • This band 31 3L protrudes transversely relative to the box 31 2nL and is contiguous to the band 31 3H.
  • the band 31 3L extends transversely.
  • the bias circuit may implement FBB or RBB type biases dynamically to modify the threshold voltages depending on the operating context of the circuit, or statically following an initial configuration step of the integrated circuit realized during its manufacturing process.
  • FIGS. 4a, 4b, 5a, 5b, 6a, 6b, 7a and 7b are schematic representations of standard cells intended to generate the topology of an integrated circuit according to the invention by a placement / routing application of a control system. Computer Aided Design. These standard cells may be included in the application library to generate a topology of the integrated circuit with cells according to the first embodiment. For the sake of readability, the standard cells are illustrated by their schematic sectional views at the caissons.
  • the standard cell A corresponds to the cell 2H shown in FIG. 2.
  • the standard cell FA (FIG. 4b) corresponds to a transition cell intended to be placed at a longitudinal end of a standard cell A to separate it. an adjacent standard B cell in the same row.
  • the standard cell A ( Figure 5a) is a symmetrical version of the standard cell A.
  • the standard cells A and A are arranged in adjacent rows in order to share power connectors.
  • the standard cell FA (FIG. 5b) corresponds to a transition cell intended to be placed at one longitudinal end of a standard cell A to separate it from an adjacent standard cell B 'of the same row.
  • the transition cells have polarization connections of the ground planes of the transistors of the standard cells.
  • the standard cell B ( Figure 6a) corresponds to a type 2L cell described above.
  • the standard cell FB (FIG. 6b) corresponds to a transition cell intended to be placed at one longitudinal end of a standard cell B to separate it from an adjacent standard cell A of the same row.
  • the standard cell B '(FIG. 7a) is a symmetrical version of the standard cell B and corresponds to the cell 2L illustrated in FIG. 2.
  • the standard cells B and B' are arranged in adjacent rows in order to be able to share connectivity connections. 'food.
  • the standard cell FB '(FIG. 7b) corresponds to a transition cell intended to be placed at one longitudinal end of a standard cell B' to separate it from an adjacent standard cell A of the same row.
  • a library comprising such standard cells according to the invention can easily be implemented by a placement / routing application to define the topology of the integrated circuit.
  • the placement / routing application can thus use these standard cells by varying their length (longitudinal direction of the row) when they are inserted in the topology of the integrated circuit, these standard cells having the same width.
  • An existing placement / routing application can easily be modified to take into account the positioning rules of these new standard cells.
  • Figure 8 provides an exemplary topology of an integrated circuit established with such standard cells. To generate this topology, the placement / routing application will typically use the width of these standard cells to define the width of the rows in which these standard cells will be arranged.
  • ground plane short-circuit currents are avoided both between adjacent rows and between adjacent cells in the same row.
  • the cells of the different rows are not necessarily aligned in columns.
  • Figure 9 provides another example of a typology of an integrated circuit with other standard cell types.
  • the standard cells have the same width as standard cells according to the state of the art.
  • Standard cells A and B (as well as A and B ') include transistors. These standard cells are isolated from each other only at their longitudinal ends, via FAB and FBA transition cells (or FAB 'and FBA).
  • a standard cell A or A is thus not separated by a buried box of a standard cell B or B 'of an adjacent row.
  • the cells B and B ' are aligned in columns.
  • cells A and A are aligned in columns.
  • the standard cells of the same column thus have the same length.
  • Figure 10 schematically illustrates the arrangement of standard cells in an integrated circuit topology.
  • WT Well Tap in English
  • repeater cells are arranged at regular intervals in the rows by the placement / routing application in a manner known per se.
  • the placement / routing application has standard cells A, A, B and B 'between these Wt repeater cells and intercalates FAB, FAB', FBA and FBA transition cells between standard A and B cells or between cells. standards A and B.
  • the placement / routing application can, in a manner known per se, define an implementation plan (floorplan in English language), and then add the supply rails.
  • the placement / routing application can then position standard cells incorporating protruding bands transversely 21 3L or 21 3H, as illustrated in Figures 4a, 5a, 6a and 7a.
  • the placement / routing application can then position transition cells as illustrated in Figures 4b, 5b, 6b and 7b between the standard cells.
  • the placement / routing application can then arrange the repeat cells at regular intervals.
  • the clock tree can then be realized, before defining the routing, and then a filling of interstices between standard cells by filling cells.
  • This variant advantageously allows the placement / routing application to generate the topology by using standard rules for positioning standard cells.
  • the placement / routing application may define an implementation plan, and then add the supply rails.
  • the placement / routing application can then position standard cells devoid of protruding bands 3L or 21 3H (or 313L, 31 3H) transversely, such as standard cells illustrated in FIG. 9.
  • the placement / routing application can then position corresponding transition cells between the standard cells.
  • the placement / routing application can then arrange the repeat cells at regular intervals.
  • the clock tree can then be realized.
  • the routing can then be defined, followed by a filling of gaps between standard cells by filling cells.
  • the placement / routing application then interleaves two transverse separation strips respectively doped N and P between certain adjacent rows.
  • This variant advantageously allows the placement / routing application to place beforehand standard cells according to the invention having the same width as standard cells according to the state of the art, before having transverse separation strips only when this is necessary.
  • the area of the integrated circuit including cells of different types i.e. having distinctly polarized P-doped wells
  • the placement / routing application may for example first place the cells of the second type (minority), then place all the cells of the first type (majority). The placement process can thus be accelerated, since most cells of the first type are not adjacent to cells of the second type and thus have less placement constraints.
  • the placement / routing application may also place the cells of the first type beforehand, and then modify the placement of these cells to introduce the minority cells of the second type.
  • the minority cells may for example be selected when localized time constraints appear during the logical synthesis of the integrated circuit.
  • FIGS. 1 2 to 1 5 aim on the other hand to facilitate the integration of different components, while benefiting from a great ability to modulate the threshold voltages of the various components.
  • the components in each of these embodiments have ground planes formed in respective doping boxes of a first type. This type of doping is identical to that of the semiconductor substrate.
  • These caissons are separated from the semiconductor substrate by respective deeply buried doping boxes of a second type, opposite to the first type.
  • the doping caissons of the first type are separated by an insulating material.
  • at least two of these components may have ground planes having distinct polarizations, without requiring a large negative bias of the semiconductor substrate to avoid direct conductive pn junctions.
  • FIG. 12 illustrates an integrated circuit 4 including, on the one hand, an area 4A comprising SRAM-type memory cells and, on the other hand, an area 4B comprising logic gates.
  • Zone 4A notably comprises transistors each comprising a gate stack 451 (corresponding to a pMOS), 452 or 453 (corresponding to nMOS).
  • Zone 4B notably comprises transistors each comprising a gate stack 454, 455 (corresponding to nMOS), 456 or 457 (corresponding to pMOS).
  • the transistors of the zones 4A and 4B are arranged directly above an ultra-thin buried insulating layer 441.
  • the gate stacks 451 to 457 are arranged in alignment with respective ground planes 431 to 437.
  • the ground planes 431 to 434 and 436 comprise a P-type doping and the ground planes 435 and 437 comprise N-type doping.
  • the ground planes 431 to 437 are formed on respective caissons 421 to 427.
  • Boxes 421 to 427 comprise a doping of the same type, in this case type P.
  • Boxes 421 to 423 are formed on a deep buried caisson 41 1 of the opposite type to caissons 421 to 423, in this case type N.
  • Boxes 424 to 427 are provided on a box deep buried 41 2 opposite type caissons 424 to 427, in this case type N.
  • the caissons 41 1 and 41 2 are formed in the semiconductor substrate 401 of the same type as the caissons 421 to 427, it is P-type 41 1 and 412 are separated from each other by the semiconductor substrate 401.
  • the deeply buried caissons 41 1 and 41 2 can thus be polarized separately.
  • the ground planes of the zone 4A can for example be polarized at voltages different from the ground planes of the zone 4B.
  • An N-type junction extends between a contact pad and the deeply buried box 41 1. This junction is formed between two isolation trenches 461 and 462.
  • the ground plane 431 and the caisson 421 are formed between insulation trenches 462 and 463 which extend from the insulation layer 441 to the caisson deeply. buried 41 1.
  • the ground planes 432 and 433, as well as the caissons 422 and 423, are formed between the isolation trench 463 and the isolation trench 464 which extends from the insulating layer 441 to the deeply buried caisson 41. .
  • the polarization of the ground plane 431 and the caisson 421 on the one hand, and the ground planes 432, 433 and the caissons 422, 423 on the other hand can thus be dissociated.
  • a type N junction extends between a contact pad and the deep buried caisson 41 2. This junction is formed between two isolation trenches 467 and 468.
  • the ground planes 436 and 437 and the caissons 426 and 427 are arranged between the isolation trench 467 and an isolation trench 466 extending from the insulation layer 441 to the deep buried caisson 412.
  • the ground planes 434 and 435 and the caissons 424 and 425 are formed between the insulation trench 466 and an isolation trench 465 which extends from the insulation layer 441 to the deep buried caisson 41 2.
  • the polarization of the ground planes 436, 437 and caissons 426, 427 on the one hand and mass plans 434,435 and caissons 424,425 on the other hand can thus be dissociated.
  • the stacks 452 and 453 are separated by an isolation trench
  • the ground planes 432 and 433 can thus share the same polarization.
  • the stacks 454 and 455 are separated by an isolation trench 472 extending to the ground planes 434 and 435.
  • the ground planes 434 and 435 can thus share the same polarization.
  • the stacks 456 and 457 are separated by an isolation trench 473 extending to the ground planes 436 and 437.
  • the ground planes 436 and 437 can thus share the same polarization.
  • the deeply buried caisson 41 1 is biased at a voltage Vdds1 through an N-type junction and a contact pad.
  • the deep buried caisson 41 2 is biased at a voltage Vdds2 through an N-type junction and a contact pad.
  • the 434 mass plan (and therefore the ground plane 435) is biased at a voltage Vb by means of a contact pad.
  • the polarization of the ground planes 431 to 433 and 436, 437 is not illustrated but may be distinct from the Vb bias.
  • the set of transistors are made in line with boxes of the same type (P), which facilitates the manufacturing process;
  • the two types of distinct isolation trenches can be obtained by means of only two etching masks
  • the isolation between the deeply buried caissons 41 1 and 41 2 makes it possible to apply different polarizations thereon, in order to better isolate the memory cells from the logic gates.
  • FIG. 13 illustrates an integrated circuit 4 according to a variant of the integrated circuit of FIG. 1. This variant differs from the preceding one by the following characteristics:
  • the isolation trenches 461 to 468 extend in depth to the caissons 421 to 427, without reaching the deeply buried caissons 41 1 and 41 2;
  • the caisson 421 and the caisson 422 are separated laterally by an N-type semiconductor band.
  • the caisson 425 and the caisson 426 are separated laterally by an N-type semiconductor band.
  • 423 and the well 424 are separated laterally from the substrate 401 via respective N-type semiconductor strips.
  • the N-type semiconductor strips providing lateral separation are typically residues of the step of implantation of the deeply buried caissons 41 1 and 41 2, which makes it possible to avoid the use of masks of specific engravings. These lateral separation strips have a width sufficient to prevent the formation of inadvertent short circuits.
  • the method of automated generation of the topology of the etching masks can be as follows: a logic synthesis model of the integrated circuit 4 is initially produced from a library of standard cells of Bulk technology. The rows of adjacent transistors then comprise alternating N-type wells and P-type wells. The logic synthesis model is then transformed to incorporate an ultra-thin insulating layer buried and ground planes.
  • FIG. 14 illustrates an integrated circuit 4 according to a variant of the integrated circuit of FIG. 1 2. This variant differs from that of FIG. 12 by the following characteristics:
  • the isolation trenches 461 to 468 extend in depth to the caissons 421 to 427, without reaching the deeply buried caissons 41 1 and 41 2;
  • the isolation trenches 471 to 473 extend in depth to the caissons 421 to 427, without reaching the deeply buried caissons 41 1 and 41 2;
  • the caisson 421 and the caisson 422 are separated laterally by an N-type semiconductor band.
  • the caisson 425 and the caisson 426 are separated laterally by an N-type semiconductor band.
  • the caisson 423 and the caisson 424 are laterally separated from the substrate 401 via respective N-type semiconductor strips.
  • the automated generation method of the topology of the etching masks may be as follows: a logic integrated synthesis model 4 of the integrated circuit 4 is initially produced from a library of standard cells of the technology Bulk. The rows of adjacent transistors then comprise alternating N-type wells and P-type wells. The logic synthesis model is then transformed to incorporate an ultra-thin insulating layer buried and ground planes. Deep isolation trenches are placed longitudinally between the transistors of the same row. Deep isolation trenches are then placed between the N-type box rows and the P type box rows. The N type boxes are then systematically replaced by P type boxes.
  • FIG. 15 illustrates an integrated circuit 4 according to another variant of the integrated circuit of FIG. 12. This variant differs from that of FIG. 12 by the following characteristics:
  • the isolation trenches 461 to 468 extend in depth to the ground planes 431 to 437, without reaching the caissons 421 to 427;
  • the caisson 421 and the ground plane 431 are separated laterally from the caisson 422 and from the ground plane 432 by an N type semiconductor band 481.
  • the caisson 425 and the ground plane 435 are separated laterally from the caisson 426 and of the ground plane 436 by a 484 N-type semiconductor strip.
  • the well 423 and the ground plane 433 are separated laterally from the substrate 401 by means of an N-type semiconductor band 482.
  • the well 424 and the ground plane 434 are separated laterally from the substrate 401 by the intermediate of a 483 type N semiconductor band;
  • the ground plane 435 is separated laterally from the band 484 by means of a P-type lateral band 491 (made in the same layer as the ground plane 434).
  • the ground plane 437 is separated laterally from the junction 414 via a P-type sideband 492 (made in the same layer as the ground plane 436).
  • the lateral separation strips 481, 484, 491 and 492 have a width sufficient to prevent the formation of inadvertent short circuits.
  • the method of automated generation of the topology of the etching masks can be as follows: a logic synthesis model of the integrated circuit 4 from a standard cell library of Bulk technology. The rows of adjacent transistors then comprise alternating N-type wells and P-type wells. The logic synthesis model is then transformed to incorporate an ultra-thin insulating layer buried and ground planes. Shallow isolation trenches are placed longitudinally between the transistors of the same row and shallow isolation trenches are arranged between the N-type box rows and the P type box rows. Lateral dividers are placed N-doped for each row. A P-type lateral separator is placed for each N-doped ground plane. N-type caissons are then systematically replaced by P-type caissons.
  • Vb is greater than 0.
  • Vb is less than 0.
  • Vb is less than Vdd.
  • FIG. 16 schematically illustrates a top sectional view of an integrated circuit 4 at the caissons, this integrated circuit being produced according to the variant illustrated in FIG. 1.
  • the integrated circuit 4 comprises a first zone 4A of memory cells, a first zone 4B of logic gates, a second zone 4C of memory cells and a second zone 4D of logic gates.
  • the substrate 401 is biased to ground.
  • the deeply buried caissons of the zones 4A to 4D are respectively polarized at Vdds1, Vdds2, Vdds3 and Vdds4.
  • Figure 17 is a schematic sectional view of the area 4D at the caissons.
  • a P-doped area 42 forming the boxes of rows r1 to r6 of transistors.
  • N4-doped junctions 414 are distinguished intended to polarize a deep-buried caisson with N type doping.
  • Each row contains transistors of the same type, insulated by shallow isolation trenches.
  • the adjacent rows form an alternation of nMOS and pMOS transistors.
  • the contact pads 41 with the ground planes, although present at a higher level, are shown in dashed lines in this figure for the sake of understanding.
  • Figure 18 is a schematic sectional view of the zone 4B at the caissons.
  • the N-doped junctions 414 are distinguished and intended to polarize a deep-buried N-type doped caisson.
  • a zone 46 forming deep isolation trenches is distinguished, isolating the junctions 414 from the substrate 401 and isolating the rows of adjacent transistors as far as possible. 'to the caisson deeply buried.
  • Each row contains transistors of the same type, insulated by shallow isolation trenches.
  • the adjacent rows form an alternation of nMOS and pMOS transistors.
  • transistors are isolated from the rest of the transistors. These transistors comprise in particular P-doped wells 428 and 429 separated from the rest of the P-doped zone 42 via the deep isolation trench zone 46. These caissons 428 and 429 comprise a specific polarization, distinct from that of the zone 42. The caissons 428 and 429 are thus polarized by means of contact pads 41 6. Thus, transistors with specific threshold voltages can be realized at the plumbs of boxes 428 and 429.
  • the method of automated generation of the topology of the etching masks can be as follows: a logic synthesis model of the integrated circuit 4 is initially produced from a cell library standard of Bulk technology. The rows of adjacent transistors then comprise alternating N-type wells and P-type wells. The logic synthesis model is then transformed to incorporate an ultra-thin insulating layer buried and ground planes.
  • Shallow isolation trenches are placed longitudinally between the transistors of the same row. Deep isolation trenches are then placed between the N-type box rows and the P type box rows. Deep isolation trenches are then arranged around the specific areas (defined by the boxes 428 and 429). N-type boxes are then systematically replaced by P-type boxes.
  • the structures illustrated in FIGS. 1 to 15 are advantageously implemented for SRAM memory cells. These structures make it possible to ensure a different polarization of the ground planes of the different transistors of the memory cell.
  • an RBB type VBn polarization can be carried out on the ground planes of the nMOS transistors of the cell, passing from a polarization to ground at a Vdd bias.
  • FBB type VBp polarization is carried out on the ground planes of the pMOS transistors of the cell, passing from a polarization to Vdd to a polarization to ground;
  • an FBB-type VBn polarization can be carried out on the ground planes of the nMOS transistors of the cell, by passing from a polarization to ground at a + Vdd bias.
  • An RBB type VBp polarization is carried out on the ground planes of the pMOS transistors of the cell, passing from a bias at Vdd to a bias at 2 * Vdd.
  • the different layers illustrated in the examples are illustrated as clearly dissociated from the zones having the same types of doping in distinct layers can of course come from the same stage of the manufacturing process. , to the extent that the manufacturing process makes it possible to produce layers having distinctive characteristics.
  • the method must make it possible to produce mass planes having, over a given thickness, a concentration of doping elements that is sufficiently high to allow an effect on the threshold voltage of the transistors arranged to plumb.
  • the doping concentration in the ground planes is greater than the doping concentration in the caissons, for example at least five times higher.
  • the adjacent cells are respectively of the NMOS and PMOS type. It is also possible to envisage the application of the invention to adjacent cells of the NMOS type, or to adjacent PMOS-type cells.

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Abstract

L'invention concerne un circuit intégré (2) comprenant un empilement d'un substrat semi-conducteur (201) d'un premier type de dopage (P), d'une couche isolante enterrée (203) UTBOX et d'une couche semi-conductrice, et comprenant : des premier et deuxième composants électroniques : des premier et deuxième plans de masse disposés sous la couche isolante enterrée à l'aplomb respectivement des premier et deuxième composants électroniques; des premier et deuxième caissons du premier type de dopage disposés respectivement sous les premier et deuxième plans de masse. Les premier et deuxième caissons sont séparés du substrat semi-conducteur par un caisson profond d'un second type de dopage; Les premier et deuxième caissons sont séparés l'un de l'autre par un caisson latéral; Le circuit intégré comprend un circuit de polarisation permettant d'appliquer des tensions distinctes aux premier et deuxième caissons.

Description

CIRCUIT INTEGRE REALISE EN SOI COMPRENANT DES CELLULES ADJACENTES DE DIFFERENTS TYPES
L'invention concerne les circuits intégrés, et en particulier les circuits intégrés réalisés sur un substrat de type silicium sur isolant (SOI). La technologie SOI consiste à séparer une fine couche de silicium (quelques nanomètres) sur un substrat en silicium par une couche d'isolant relativement épaisse (quelques dizaines de nanomètres en règle générale).
Les circuits intégrés réalisés en technologie SOI présentent un certain nombre d'avantages. De tels circuits présentent généralement une plus faible consommation électrique pour des performances équivalentes. De tels circuits induisent également des capacités parasites plus faibles, qui permettent d'améliorer la vitesse de commutation. De plus, le phénomène de déclenchement parasite (latchup en langue anglaise) rencontré par les transistors MOS en technologie Bulk peut être évité. De tels circuits s'avèrent donc particulièrement adaptés pour des applications de type SoC ou MEMS. On constate également que les circuits intégrés SOI sont moins sensibles aux effets des radiations ionisantes et s'avèrent ainsi plus fiables dans des applications où de telles radiations peuvent induire des problèmes de fonctionnement, notamment dans des applications spatiales. Les circuits intégrés SOI peuvent notamment comprendre des mémoires vives de type SRAM ou des portes logiques.
La réduction de la consommation statique de portes logiques tout en augmentant leur vitesse de basculement fait l'objet de nombreuses recherches. Certains circuits intégrés en cours de développement intègrent à la fois des portes logiques à faible consommation et des portes logiques à vitesse de basculement élevée. Pour générer ces deux types de portes logiques sur un même circuit intégré, on rabaisse la tension de seuil de certains transistors des portes logiques à accès rapide, et on augmente la tension seuil d'autres transistors des portes logiques à faible consommation. En technologie Bulk, la modulation du niveau de tension de seuil de transistors de même type est effectuée en différenciant le niveau de dopage de leur canal. Cependant, en technologie FDSOI (pour Fully Depleted Silicium On Insulator en langue anglaise, désignant du silicium totalement déserté sur isolant), le dopage du canal est quasiment nul (1015 cm"3). Ainsi, le niveau de dopage du canal des transistors ne peut donc pas présenter de variations importantes, ce qui empêche de différencier les tensions de seuil par ce biais. Une solution proposée dans certaines études pour réaliser des transistors de même type à tensions de seuil distinctes est d'intégrer différents matériaux de grille pour ces transistors. Cependant, la réalisation pratique d'un tel circuit intégré s'avère techniquement délicate et économiquement prohibitive. Afin de disposer de tensions de seuil distinctes pour différents transistors en technologie FDSOI, il est également connu d'utiliser un plan de masse polarisé disposé entre une couche d'oxyde isolante mince et le substrat de silicium. En jouant sur le dopage des plans de masse et sur leur polarisation, on peut définir une gamme de tensions de seuil pour les différents transistors. On pourra ainsi disposer de transistors à faible tension de seuil dits LVT, de transistors à haute tension de seuil dits HVT et de transistors à tension de seuil moyenne dits SVT.
Pour certaines fonctions du circuit, il est possible de réunir dans une même zone des transistors d'un même type, par exemple des transistors LVT ou des transistors HVT. Cependant, certaines fonctions du circuit nécessitent d'accoler des transistors de types différents, avec des plans de masse présentant des polarisations différentes. La conception de telles fonctions du circuit s'avère alors relativement délicate, car des contraintes de conception supplémentaires doivent être prises en compte. Les figures 1 a à 1 c fournissent un exemple de couples de transistors de différents types, respectivement HVT, SVT et LVT.
La figure 1 a représente un exemple d'un couple de transistors nMOS 1 nH et pMOS 1 pH de type HVT. Les transistors 1 nH et 1 pH sont réalisés en technologie SOI. Les transistors 1 nH et 1 pH sont réalisés sur une couche de substrat de silicium 1 01 H. Les transistors 1 nH et 1 pH comprennent des couches isolantes enterrées respectives 1 03nH et 1 03pH, séparées de la couche de substrat 1 01 H par l'intermédiaire de plans de masse respectifs 102nH et 1 02pH et de caissons 1 1 2nH et 1 1 2pH. Les couches isolantes 1 03nH et 1 03pH sont surmontées par une couche active de silicium. La couche active de silicium du transistor 1 nH comporte une source, un canal 104nH et un drain. La couche active de silicium du transistor 1 pH comporte une source, un canal 1 04pH et un drain. Les plans de masse 1 02nH et 1 02pH permettent d'améliorer le contrôle électrostatique du transistor en limitant la pénétration des champs électriques générés par le drain et la source sous le canal 1 04nH ou 1 04pH. La réduction du couplage électrostatique latéral réduit les effets canaux courts et limite l'effet de déplétion par le drain DIBL. Les canaux 1 04nH et 1 04pH sont recouverts respectivement par des couches d'oxyde de grille 1 05nH et 1 05pH. Les oxydes de grille 1 05nH et 105pH sont surmontés par des empilements de grille respectifs comprenant des couches métalliques 1 08nH et 108pH et des couches de polysilicium 1 1 1 nH et 1 1 1 pH. Les empilements sont délimités latéralement par des espaceurs 1 1 0nH et 1 1 0pH. Des tranchées d'isolation 1 06H, 1 07H et 1 09H sont placées autour des transistors 1 nH et 1 pH.
Pour obtenir des transistors de type HVT, les plans de masse présentent une épaisseur dite ultra-fine, typiquement comprise entre 1 0 et 1 00nm. Le plan de masse 1 02nH présente un dopage de type P et une polarisation à la masse, et le plan de masse 102pH présente un dopage de type N et une polarisation à Vdd. Les caissons 112nH et 112pH présentent des dopages respectifs de type P et de type N. La polarisation des plans de masse 102nH et 102pH se fait par l'intermédiaire des caissons 112nH et 112pH respectivement.
La figure 1 b représente un exemple d'un couple de transistors nMOS 1 nS et pMOS 1pS de type SVT. Les transistors 1nS et 1pS présentent sensiblement la même structure que les transistors 1nH et 1pH : ils sont réalisés sur une couche de substrat de silicium 101 S, comprennent des couches isolantes enterrées respectives 103nS et 103pS, séparées de la couche de substrat 101 H par l'intermédiaire de plans de masse respectifs 102nS et 102pS et de caissons 112nS et 112pS. Les couches isolantes 103nS et 103pS sont surmontées par une couche active de silicium. La couche active de silicium du transistor 1nS comporte une source, un canal 104nS et un drain. La couche active de silicium du transistor 1pS comporte une source, un canal 104pS et un drain. Les canaux 104nS et 104pS sont recouverts respectivement par des couches d'oxyde de grille 105nS et 105pS. Les oxydes de grille 105nS et 105pS sont surmontés par des empilements de grille respectifs comprenant des couches métalliques 108nS et 108pS et des couches de polysilicium 111 nS et 111 pS. Les empilements sont délimités latéralement par des espaceurs 110nS et 110pS. Des tranchées d'isolation 106S, 107S et 109S sont placées autour des transistors 1nS et 1pS.
Pour obtenir des transistors de type SVT, les plans de masse présentent une épaisseur ultra-fine. Le plan de masse 102nS présente un dopage de type N et une polarisation à la masse, et le plan de masse 102pS présente un dopage de type P et une polarisation à Vdd. Les caissons 112nS et 112pS présentent des dopages respectifs de type P et de type N. La polarisation des plans de masse 102nS et 102pS se fait par l'intermédiaire des caissons 112nS et 112pS respectivement.
La figure 1c représente un exemple d'un couple de transistors nMOS 1nL et pMOS 1 pL de type LVT. Les transistors 1nL et 1 pL présentent sensiblement la même structure que les transistors 1nH et 1pH : ils sont réalisés sur une couche de substrat de silicium 101 L, comprennent des couches isolantes enterrées respectives 103nL et 103pL, séparées de la couche de substrat 101 H par l'intermédiaire de plans de masse respectifs 102nL et 102pL et de caissons 112nL et 112pL. Les couches isolantes 103nL et 103pL sont surmontées par une couche active de silicium. La couche active de silicium du transistor 1nL comporte une source, un canal 104nL et un drain. La couche active de silicium du transistor 1 pL comporte une source, un canal 104pL et un drain. Les canaux 104nL et 104pL sont recouverts respectivement par des couches d'oxyde de grille 105nL et 105pL. Les oxydes de grille 105nL et 105pL sont surmontés par des empilements de grille respectifs comprenant des couches métalliques 108nl_ et 1 08pL et des couches de polysilicium 1 1 1 nL et 1 1 1 pL. Les empilements sont délimités latéralement par des espaceurs 1 1 0nL et 1 1 0pL. Des tranchées d'isolation 106L, 1 07L et 1 09L sont placées autour des transistors 1 nL et 1 pL.
Pour obtenir des transistors de type LVT, les plans de masse présentent une épaisseur ultra-fine. Le plan de masse 1 02nL présente un dopage de type N et une polarisation à Vdd, et le plan de masse 1 02pL présente un dopage de type P et une polarisation à la masse. Les caissons 1 1 2nL et 1 1 2pL présentent des dopages respectifs de type N et de type P. La polarisation des plans de masse 1 02nL et 1 02pL se fait par l'intermédiaire des caissons 1 1 2nL et 1 1 2pL respectivement.
Si des couples de transistors HVT et SVT peuvent être accolés sur une même rangée ou sur des rangées adjacentes, un couple de transistors LVT ne peut par contre pas être adjacent à un couple de transistors HVT ou SVT. En effet, il peut être nécessaire de modifier les polarisations des plans de masse par rapport à la masse ou à Vdd. Du fait de ces polarisations et du dopage des plans de masse, des courts-circuits entre des caissons ou des jonctions P-N polarisées en direct peuvent être générées.
Il existe donc un besoin pour des conceptions de circuits intégrés de type FDSOI dans lesquels des cellules adjacentes présentent des caissons de même dopage à polarisations distinctes pour obtenir des tensions de seuil distinctes.
Par ailleurs, de façon générale, l'invention vise à favoriser la conception de circuits intégrés présentant des tensions de seuil distinctes. Certaines publications ont proposé des évolutions de structures des circuits intégrés FDSOI. Un problème pratique qui se pose avec toute évolution technologique portant sur de tels circuits est que les outils de conception existant peuvent s'avérer incompatibles ou nécessiter d'importants développements informatiques.
Ainsi, dans l'industrie, les concepteurs de circuits électroniques des fabricants de semi-conducteurs utilisent la conception assistée par ordinateur (CAO). Les grands circuits sont en effet trop complexes pour être conçus à la main et nécessitent des outils informatiques adéquats, notamment pour éviter les risques d'erreurs de conception.
La CAO utilise une spécification fonctionnelle en entrée. Cette spécification fonctionnelle décrit le fonctionnement voulu du circuit, ainsi que des contraintes non fonctionnelles (surface, coût, consommation...). La CAO fournit une représentation sous forme d'un fichier informatique en sortie (généralement au format GDSI I ou, plus récemment, OASIS). Ce fichier informatique définit les dessins des masques du circuit intégré à réaliser, de sorte que ces masques puissent être fabriqués. Les masques réalisés servent alors à la fabrication du circuit dans les unités de fabrication de semiconducteurs pendant des étapes de photolithographie. La CAO est divisée en plusieurs étapes.
En partant de la spécification fonctionnelle du circuit, on définit le concept et l'architecture globale du circuit intégré lors d'une première étape. On modélise ainsi à très haut niveau le système complet (matériel et logiciel) afin de valider en termes de performance l'architecture choisie par rapport aux besoins de l'application. L'architecture du circuit intégré est généralement conçue en langage Verilog, VHDL, SPICE ou autres.
On réalise ensuite une étape d'optimisation (appelée floorplanning en langue anglaise). Durant cette étape, on crée une carte des emplacements des portes logiques sur la puce, les sources et les mises à la masse, les entrées/sorties, et les circuits macros (composants complexes comme les processeurs, DSP, mémoires, etc.).
On réalise ensuite une synthèse logique du circuit. Dans cette étape, on modélise le circuit au niveau transfert de registre (pour Register Transfer Level (RTL) en langue anglaise). Cette modélisation revient à décrire l'implémentation du circuit intégré sous forme d'éléments séquentiels et de combinaisons logiques entre les différentes entrées/sorties des éléments séquentiels et des entrées/sorties primaires du circuit intégré. La modélisation fournit un réseau composé de portes logiques et d'éléments rudimentaires. Cette modélisation est généralement codée avec un langage dédié tel que le Verilog ou le VHDL. La modélisation RTL est automatiquement synthétisable en portes logiques combinatoires (portes ET, OU, multiplexeur, etc.) et séquentielles (bascules D synchrones, etc.) issues d'une bibliothèque de cellules standard (standard cell library en langue anglaise). L'emplacement des éléments n'est pas encore spécifié à ce stade et se présente sous forme de liste d'éléments nécessaires pour réaliser les fonctions désirées.
On réalise ensuite une synthèse de comportement du circuit, également appelé synthèse de haut niveau ou synthèse algorithmique. On simule alors le comportement temporel du modèle RTL généré. On détermine chaque signal d'interconnexion en fonction de stimuli d'entrée décrits (généralement dans le même langage que le modèle RTL). Si le circuit à simuler contient un processeur, on définit un programme exécutable correspondant sous forme d'un contenu binaire de mémoire. La mémoire contenant le code programme et les données (FLASH ou SRAM par exemple) peut aussi être modélisée avec un même langage, mais à un niveau d'abstraction plus élevé que le RTL.
La synthèse algorithmique n'est pas forcément suffisante pour garantir l'absence d'erreur de conception pour les raisons suivantes car :
-la génération des stimuli est faite par le concepteur et ne permet pas de réaliser des tests fonctionnels exhaustifs pour des questions de temps ; -les simulateurs logiques sont relativement lents. Pour un circuit complexe, plusieurs jours de simulation peuvent être nécessaires, ce qui limite le nombre de simulations réalisables. Lors d'une étape de synthèse logique, on transforme le modèle RTL du circuit en une description au niveau des portes logiques (génération de la gâte netlist en langue anglaise). On dispose à cet effet d'une bibliothèque de portes logiques disponibles. Cette bibliothèque rassemble généralement plusieurs centaines d'éléments logiques (comme des portes ET, OU, bascules, etc.). Cette bibliothèque dépend de la finesse de gravure du circuit (par exemple 32 nm ou 22 nm) et des règles de dessin des cellules en fonction du procédé de fabrication du fabriquant.
L'utilisateur doit également fournir des contraintes de synthèse logique, telles que la fréquence de fonctionnement du circuit, ses conditions (gamme de tension d'alimentation, gamme de température, dispersion des délais de traversée des portes liées au procédé de fabrication), les contraintes de temps de départ et d'arrivée sur les entrées primaires et secondaires du circuit, le modèle de charge lié aux fils d'interconnexion qui relieront les portes ou la taille maximale du circuit sur le substrat en silicium.
Les outils de synthèse travaillent généralement sur des circuits intégrés numériques synchrones dont les éléments séquentiels sont cadencés par une seule horloge. Éventuellement, il peut y avoir plusieurs domaines d'horloge, regroupant un ensemble d'éléments séquentiels et combinatoires. L'outil de synthèse logique d'un circuit synchrone procède généralement en plusieurs étapes :
-transformation du modèle RTL en éléments logiques combinatoires et séquentiels génériques (indépendamment de la bibliothèque cible) suivant des algorithmes mathématiques ;
-remplacement des éléments logiques génériques par ceux issus de la bibliothèque cible. Pour cela, il choisit les éléments logiques respectant les contraintes de temps et d'espace données par l'utilisateur. Des calculs d'analyse de délais sont alors réalisés sur tous les chemins logiques du circuit afin de s'assurer qu'ils respectent les contraintes de temps (fréquence de fonctionnement du circuit). Si les résultats ne sont pas concluants, l'outil essaye d'utiliser d'autres portes disponibles dans la bibliothèque pour arriver au résultat souhaité. Il est ainsi courant dans une bibliothèque d'avoir de nombreuses portes réalisant la même fonction logique mais avec des tailles et des sortances différentes ;
-lorsque les contraintes de temps sont remplies, l'outil de synthèse dispose de certaines marges de temps sur certains chemins. Il peut alors optimiser la conception du circuit en remplaçant certaines portes par d'autres moins gourmandes en consommation et en taille de silicium tout en continuant à respecter les contraintes de temps.
La synthèse logique fournit un fichier informatique représentant l'instanciation des portes de la bibliothèque cible et leur interconnexion et représentant le circuit intégré (gâte netlist). Il existe différents formats de ce type de représentation, notamment le format Verilog, le format VHDL ou le format EDIF.
La synthèse logique est suivie d'une étape de placement/routage (place and route en langue anglaise). Durant cette étape, les différents composants du circuit intégré définis dans la gâte netlist sont automatiquement placées et connectées en fonction du problème à résoudre. Le placement/routage est un problème d'optimisation difficile qui nécessite des techniques métaheuristiques.
La synthèse logique peut nécessiter une longue et fastidieuse redéfinition des nouveaux composants. Le placement/routage peut s'avérer particulièrement sensible à la redéfinition de nouveaux composants.
L'invention vise à résoudre un ou plusieurs de ces inconvénients. L'invention porte ainsi sur un circuit intégré comprenant un empilement d'un substrat semi-conducteur d'un premier type de dopage, d'une couche isolante enterrée de type UTBOX et d'une couche semi-conductrice, et comprenant :
-des premier et deuxième composants électroniques formés dans et/ou sur ladite couche semi-conductrice :
-des premier et deuxième plans de masse disposés sous la couche isolante enterrée à l'aplomb respectivement des premier et deuxième composants électroniques ;
-des premier et deuxième caissons du premier type de dopage disposés respectivement sous les premier et deuxième plans de masse.
Les premier et deuxième caissons sont séparés du substrat semiconducteur par un caisson profond d'un second type de dopage ;
Les premier et deuxième caissons sont séparés l'un de l'autre par un caisson latéral présentant le deuxième type de dopage et/ou par un bloc constitué d'un matériau isolant ;
Le circuit intégré comprend un circuit de polarisation permettant d'appliquer des tensions distinctes aux premier et deuxième caissons par l'intermédiaire desdits premier et deuxième caissons.
Selon une variante, les premier et deuxième caissons sont séparés l'un de l'autre par un bloc constitué d'un matériau isolant.
Selon encore une variante, ledit bloc s'étend jusqu'au caisson profondément enterré.
Selon une autre variante, ledit bloc s'étend jusqu'aux premier et deuxième caissons mais pas jusqu'au caisson profondément enterré, et ledit bloc surplombe le caisson latéral présentant le deuxième type de dopage et séparant les premier et deuxième caissons.
Selon encore une autre variante, les premier et deuxième caissons sont séparés l'un de l'autre par un caisson latéral présentant le deuxième type de dopage.
Selon une variante, un bloc de matériau isolant sépare les premier et deuxième composants électroniques au niveau de la couche semi-conductrice, ledit bloc de matériau isolant étant formé à l'aplomb dudit caisson latéral, le caisson latéral s'étendant de la couche isolante enterrée jusqu'au caisson profondément enterré.
Selon une autre variante, ledit premier composant électronique est un premier transistor de type FDSOI et ledit deuxième composant électronique est un deuxième transistor de type FDSOI, un parmi le premier ou le deuxième transistor étant de type nMOS, l'autre parmi le premier ou le deuxième transistor étant de type pMOS.
Selon encore une variante, le circuit intégré comprend :
-un troisième transistor formé dans et/ou sur ladite couche semi- conductrice et du même type que le deuxième transistor ;
-un troisième plan de masse disposé sous la couche isolante enterrée à l'aplomb du troisième composant électronique ;
-un troisième caisson du premier type de dopage disposé sous le troisième plan de masse dans la continuité du deuxième caisson.
Selon encore une autre variante, le troisième plan de masse est d'un type opposé au deuxième plan de masse.
Selon une variante, le troisième plan de masse est du même type que le deuxième plan de masse.
Selon une autre variante, un bloc de matériau isolant sépare les deuxième et troisième transistors au niveau de la couche semi-conductrice.
Selon encore une variante, ledit bloc de matériau isolant n'atteint pas les deuxième et troisième caissons.
Selon encore une autre variante, le premier plan de masse présente le deuxième type de dopage et est séparé de la bande latérale par une bande latérale additionnelle présentant le premier type de dopage.
Selon une variante, ledit bloc de matériau isolant atteint les deuxième et troisième caissons mais n'atteint pas le caisson profondément enterré.
Selon encore une variante, les premier et deuxième composants électroniques sont des premier et deuxième transistors appartenant à une cellule mémoire SRAM.
Selon une autre variante, la couche isolante enterrée présente une épaisseur inférieure à 50nm et dans lequel la largeur de la grille desdits transistors est inférieure à 50nm. D'autres caractéristiques et avantages de l'invention ressortiront clairement de la description qui en est faite ci-après, à titre indicatif et nullement limitatif, en référence aux dessins annexés, dans lesquels :
-les figures 1 a à 1 c sont des vues en coupe de couples de transistors
FDSOI de différents types selon l'art antérieur ;
-la figure 2 est une vue en coupe d'un circuit intégré selon un premier mode de réalisation de l'invention ;
-la figure 3 est une vue en coupe d'un circuit intégré selon un deuxième mode de réalisation de l'invention ;
-les figures 4a, 4b, 5a, 5b, 6a, 6b, 7a et 7b sont des représentations schématiques de cellules standards selon le premier mode de réalisation pour une bibliothèque d'un logiciel de placement/routage pour une conception du circuit intégré assistée par ordinateur ;
-la figure 8 est un exemple d'une portion d'un circuit selon l'invention conçu avec les cellules standards ;
-la figure 9 est un autre exemple d'une portion d'un circuit selon l'invention conçu avec d'autres types de cellules standards ;
-la figure 10 est un autre exemple d'une portion d'un circuit conçu selon l'invention avec des cellules standards ;
-la figure 1 1 est un diagramme illustrant la largeur de déplétion dans un caisson en fonction de sa profondeur et de sa tension de polarisation ;
-les figures 12 à 15 sont différentes vues en coupe de variantes de circuits intégrés selon l'invention ;
-la figure 16 illustre schématiquement une vue en coupe de dessus d'un circuit intégré 4 au niveau des caissons ;
-la figure 17 est une vue en coupe schématique au niveau des caissons d'un premier exemple d'une zone d'intégration ;
-la figure 18 est une vue en coupe schématique au niveau des caissons d'un deuxième exemple d'une zone d'intégration ;
-la figure 19 illustre le schéma d'une cellule mémoire de type 6T avec des polarisations selon l'invention.
De façon générale, l'invention vise à favoriser la conception de circuits intégrés présentant des tensions de seuil distinctes.
L'invention propose d'une part un circuit intégré présentant deux cellules adjacentes. La première cellule comprend un transistor nMOS et un transistor pMOS de type FDSOI. La deuxième cellule comprend un transistor nMOS et un transistor pMOS de type FDSOI. Ces transistors présentent des plans de masses et des caissons respectifs séparant une couche isolante enterrée ultra- mince (appelée Ultra-Thin Burried OXide (UTBOX) en langue anglaise) du substrat semi-conducteur.
Les plans de masse des transistors d'une même cellule présentant des dopages respectifs P et N. Les caissons des transistors d'une même cellule présentent des dopages respectifs P et N. Un circuit de polarisation est configuré pour appliquer des tensions distinctes auxdits caissons dopés P.
Le caisson dopé P d'un desdits transistors de la deuxième cellule est séparé de la première cellule et du substrat semi-conducteur par un caisson de séparation profondément enterré dopé N.
Avec une structure simple et des règles de conception nécessitant un minimum d'adaptation des outils de conception assistée par ordinateur existants, l'invention permet d'accoler des transistors de types très différents, ces transistors présentant des polarisations et des dopages distincts de leur plan de masse pour obtenir des seuils de tension distincts afin de répondre à différentes contraintes de conception.
La figure 2 est une vue en coupe transversale de deux cellules disposées dans des rangées adjacentes n et ri+i d'un circuit intégré 2 selon un premier mode de réalisation de l'invention. La direction longitudinale définira par la suite la direction d'extension des rangées et la direction transversale définira la direction dans le plan du substrat perpendiculaire à la direction longitudinale. Le circuit intégré comprend des première et deuxième cellules à transistors FDSOI.
La première cellule 2H comprend un transistor nMOS 2nH accolé à un transistor pMOS 2pH. Les transistors de la première cellule sont d'un premier type, typiquement de type HVT c'est-à-dire à haute tension de seuil.
La deuxième cellule 2L comprend un transistor nMOS 2nL accolé à un transistor pMOS 2pL. Les transistors de la deuxième cellule sont d'un second type, typiquement de type LVT c'est-à-dire à basse tension de seuil.
Les transistors nMOS des différentes cellules d'une même rangée sont alignés. Les transistors pMOS de différentes cellules d'une même rangée sont également alignés.
Les transistors des première et deuxième cellules comprennent de façon connue en soi une couche d'isolant enterrée 203 réalisée à l'aplomb d'un substrat de silicium 201 de type P et surmontée par une couche active de silicium. La couche active des transistors présente une structure connue en soi qui n'est représentée que de façon schématique dans un but de simplification. Les structures de couches actives détaillées en référence aux figures 1 a, 1 b et 1 c pourront par exemple être utilisées. La couche active de silicium de chaque transistor comporte une source, un canal et un drain. Les transistors sont réalisés en technologie FDSOI et le dopage du canal est donc quasiment nul et sensiblement égal au dopage du substrat 201 . Le substrat 201 présente par exemple un dopage de 3*1 015cm"3. Le canal d'un transistor est recouvert par une couche d'oxyde de grille. L'oxyde de grille est surmonté par un empilement de grille comprenant une couche métallique (présentant typiquement une largeur inférieure à 50nm) et une couche de polysilicium. L'empilement est délimité latéralement par des espaceurs. Les transistors sont séparés par des tranchées d'isolation 206, 207 et 209.
Les transistors 2nH et 2pL comportent des plans de masse 202nH et 202pL et des caissons 212nH et 21 2pL à dopage de type P disposés à l'aplomb de la couche d'isolant enterrée 203. Les transistors 2pH et 2nL comportent des plans de masse 202pH et 202nL et des caissons 21 2pH et 21 2nL à dopage de type N disposés à l'aplomb de la couche d'isolant enterrée 203. Les plans de masse 202nH, 202pH, 202pL et 202nL sont ménagés respectivement sur les caissons 21 2nH, 21 2pH, 21 2pL et 21 2nL. Les plans de masse 202nH, 202pH, 202pL et 202nL s'étendent en profondeur jusqu'à un niveau intermédiaire des tranchées d'isolation 206, 207 et 209. Les caissons 212nH, 21 2pH, 21 2pL et 21 2nL s'étendent depuis les plans de masse 202nH, 202pH, 202pL et 202nL jusqu'en dessous des tranchées d'isolation 206, 207 et 209. Les plans de masse et les caissons peuvent présenter un dopage de 1018cm"3. Les caissons 212pL et 21 2pH sont adjacents. Les caissons sont polarisés par des connexions non illustrées. Chaque plan de masse permet d'améliorer le contrôle électrostatique de son transistor en limitant la pénétration des champs électriques générés par le drain et la source sous le canal. La réduction du couplage électrostatique latéral réduit les effets canaux courts et limite l'effet de déplétion par le drain DIBL
Un circuit de polarisation non illustré est configuré pour pouvoir appliquer une tension de masse sur les plans de masse 202nH, 202pL par l'intermédiaire des caissons 21 2nH et 21 2pL respectivement. Le circuit de polarisation est également configuré pour pouvoir appliquer une tension Vdd sur les plans de masse 202pH, 202nL, par l'intermédiaire des caissons 21 2pH et 212nL respectivement.
Afin de permettre une modulation de la tension de seuil des transistors en jouant sur les polarisations et le dopage des plans de masse, la couche d'isolant 203 enterrée est du type UTBOX, ce type de couche présentant typiquement une épaisseur inférieure à 50 nm. La couche d'isolant 203 peut, par exemple, être réalisée en oxyde de silicium.
Avec une couche d'isolant enterrée de type UTBOX, les polarisations et les dopages des plans de masse mentionnés, les transistors 2nH et 2pH présentent des tensions de seuil relevées et les transistors 2nL et 2pL présentent des tensions de seuil rabaissées. Dans l'exemple illustré à la figure 2, les plans de masse des cellules sont soumis à une polarisation FBB (pour Forward Back Biasing en langue anglaise). Le circuit de polarisation des plans de masse est ainsi configuré pour moduler les tensions appliquées aux plans de masse par rapport à la tension de masse ou la tension Vdd. Dans l'exemple, la polarisation des plans de masse 202nH et 202nL est ainsi augmentée d'une tension AV et la polarisation des plans de masse 202pH et 202pL est réduite d'une tension AV. Les polarisations suivantes sont ainsi appliquées :
202nH : 0+AV
202pH : Vdd-AV
202pL : 0-AV
202nL : Vdd+AV
Ainsi, les caissons dopés P des deux cellules sont polarisés avec des tensions distinctes. En fonction de la valeur de AV, les caissons 21 2nH et 21 2pL risqueraient de se retrouver en court-circuit par l'intermédiaire du substrat 201 .
Afin d'éviter un tel court-circuit, un des transistors à caisson dopé P est séparé du substrat 201 par l'intermédiaire d'un caisson profondément enterré (pour deep Well en langue anglaise) à dopage de type N. Dans l'exemple illustré figure 2, le caisson profondément enterré à dopage de type N 222L est disposé à l'aplomb du caisson 21 2pL. Le caisson profondément enterré à dopage de type N 222L sépare également le caisson 21 2pL de la cellule adjacente 2H, pour ainsi éliminer les risques de court-circuit ou de jonction P-N en direct avec la cellule 2H. Le caisson profondément enterré à dopage de type N 222L comporte une partie 21 3L formant une bande saillante transversalement en direction de la cellule adjacente par rapport au caisson 21 2pL. Aux extrémités longitudinales de la cellule 2L, la bande 21 3L s'étend transversalement (par exemple dans une cellule de transition), de sorte que le caisson 21 2pL est entouré par le caisson 21 2nL et le caisson 222Ldopé N. Un exemple de dimensionnement de la largeur de cette partie 21 3L sera détaillé par la suite. Le caisson profondément enterré 222L peut par exemple être implanté jusqu'à une profondeur supérieure à 200nm, typiquement de l'ordre de 500nm, sous la couche 203. L'utilisation d'un caisson profondément enterré 222L permet de réaliser une isolation du plan de masse 202pL par rapport à la cellule adjacente jusqu'à une très grande profondeur.
Le caisson 212pH est en outre séparé du caisson 212pL par l'intermédiaire d'une bande 213H à dopage de type P (formée par un caisson enterré dopé P) s'étendant longitudinalement. Cette bande 213H est en saillie transversalement par rapport au caisson 21 2pH et est accolée à la bande 21 3L. Aux extrémités longitudinales de la cellule 2H, la bande 21 3H s'étend transversalement (par exemple dans une cellule de transition), de sorte que le caisson 21 2 pH est entouré d'un caisson dopé P. Le circuit de polarisation peut également être configuré pour appliquer les polarisations suivantes aux plans de masse (FBB sur la cellule 2H et la cellule 2L) :
202nH : 0+AV
202pH : Vdd-AV
202pL : 0+AV
202nL : Vdd-AV
Pour éviter de réaliser des jonctions P-N polarisées en direct entre les caissons, on utilise une valeur de AV maximale de Vdd/2. Ainsi, avec une telle polarisation, la différence de potentiel d'une jonction P-N est au maximum de - 2*Vdd. La largeur minimale Wmin des bandes 21 3L et 213H permettant d'éviter une polarisation en direct d'une jonction P-N sera définie par le grade du masque utilisé pour l'implantation des caissons. Ce grade de masque est généralement défini par un compromis entre la finesse de gravure et le coût. Pour le nœud technologique 32nm, la largeur minimale autorisée par le manuel de règles de dessin (pour Design Rule Manuel (DRM) en langue anglaise) est de 270nm. Néanmoins, cette valeur peut être inférieure avec un procédé d'implantation optimisé pour la technologie FDSOI.
Avec une valeur de Vdd de 0,9V, pour une taille de noeud technologique de 22 nm et un dopage du caisson enterré de 1018 cm"3, des simulations numériques montrent que des bandes 21 3H et 21 3L d'une largeur de 2 pas de piste (track pitch en langue anglaise), soit 80nm, s'avèrent suffisantes. Pour des rangées présentant initialement une largeur de 1 2 pas de piste, les rangées réalisées avec des cellules selon l'invention présentent une augmentation de surface du substrat limitée à environ 14%. Une largeur des bandes 21 3H et 21 3L supérieure à 1 0% de la largeur de la rangée pourra s'avérer satisfaisante dans la plupart des cas pour éviter que les bandes 21 3H et 21 3L soient complètement déplétées.
Des simulations montrent que l'implantation du caisson enterré avec un dopage de 1 018cm"3 peut être aisément être réalisé jusqu'à 700nm pour cette taille de nœud technologique. La figure 1 1 représente la largeur de déplétion Wdep en fonction de la profondeur DnWd du caisson enterré pour différentes valeurs de la tension Vdd. Ce graphique montre qu'une largeur des bandes 213H et 21 3L de 2 pas de piste s'avère suffisante pour une implantation du caisson enterré jusqu'à 650 nm sous la couche d'oxyde, pour ces différentes valeurs de polarisation, et pour éviter que ces bandes 213H et 21 3L soient complètement déplétées.
Même si la largeur des bandes 21 3H et 21 3L est inférieure à ces préconisations, cela est sans impact sur le fonctionnement : en effet, si ces bandes sont complètement déplétées, elles se comportent comme un prolongement en profondeur des tranchées d'isolation.
Les plans de masse, les caissons et les caissons profondément enterrés pourront être réalisés lors d'étapes différentes du procédé de fabrication. L'implantation des caissons favorisera une homogénéité des charges. L'implantation des plans de masse favorisera le dopage à l'interface avec la couche d'isolant enterrée.
La figure 3 est une vue en coupe transversale de deux cellules disposées dans des rangées adjacentes η et ri+ d'un circuit intégré 3 selon un deuxième mode de réalisation de l'invention. Le circuit intégré 3 comprend des première et deuxième cellules à transistors FDSOI.
La première cellule 3H comprend un transistor nMOS 3nH accolé à un transistor pMOS 3pH. Les transistors de la première cellule sont d'un premier type, typiquement de type HVT c'est-à-dire à haute tension de seuil.
La deuxième cellule 3L comprend un transistor nMOS 3nL accolé à un transistor pMOS 3pL. Les transistors de la deuxième cellule sont d'un second type, typiquement de type LVT c'est-à-dire à basse tension de seuil.
Les transistors des première et deuxième cellules comprennent de façon connue en soi une couche d'isolant enterrée 303 réalisée à l'aplomb d'un substrat de silicium 301 de type P et surmontée par une couche active de silicium. La couche active des transistors présente une structure connue en soi qui n'est représentée que de façon schématique dans un but de simplification. La couche active de silicium de chaque transistor comporte une source, un canal et un drain.
Les transistors 3nH et 3pL comportent des plans de masse 302nH et 302pL et des caissons 312nH et 31 2pL à dopage de type P disposés à l'aplomb de la couche d'isolant enterrée 303. Les transistors 3pH et 3nL comportent des plans de masse 302pH et 302nL et des caissons 31 2pH et 31 2nL à dopage de type N disposés à l'aplomb de la couche d'isolant enterrée 303. Les plans de masse 302nH, 302pH, 302pL et 302nL sont ménagés respectivement sur les caissons 31 2nH, 31 2pH, 31 2pL et 31 2nL. Les plans de masse 302nH, 302pH, 302pL et 302nL s'étendent en profondeur jusqu'à un niveau intermédiaire des tranchées d'isolation 306, 307 et 309. Les caissons 31 2nH, 31 2pH, 31 2pL et 31 2nL s'étendent depuis les plans de masse 302nH, 302pH, 302pL et 302nL jusqu'en dessous des tranchées d'isolation 306, 307 et 309. Les plans de masse sont polarisés par des connexions non illustrées. Un circuit de polarisation non illustré est configuré pour pouvoir appliquer une tension de masse sur les plans de masse 302nH et 302pL par l'intermédiaire des caissons 312nH et 31 2pL respectivement, et pouvoir appliquer une tension Vdd sur les plans de masse 302pH et 302nl_, par l'intermédiaire des caissons 31 2pH et 31 2nL respectivement. La couche d'isolant enterrée 303 est du type UTBOX.
Avec une couche d'isolant enterrée de type UTBOX, les polarisations et les dopages des plans de masse mentionnés, les transistors 3nH et 3pH présentent des tensions de seuil relevées et les transistors 3nl_ et 3pL présentent des tensions de seuil rabaissées.
Dans l'exemple illustré à la figure 3, les plans de masse des cellules sont soumis à une polarisation RBB (pour Reverse Back Biasing en langue anglaise). Ainsi, la polarisation des plans de masse 302nH et 302nl_ est réduite d'une tension AV et la polarisation des plans de masse 302pH et 302pL est augmentée d'une tension AV. Les polarisations suivantes sont ainsi appliquées :
302nH : 0-AV
302pH : Vdd+AV
302pL : 0+AV
302nL : Vdd-AV
Ainsi, les plans de masse dopés P des deux cellules sont polarisés avec des tensions distinctes. En fonction de la valeur de AV, les caissons 31 2nH et 31 2pL risqueraient de se retrouver en court-circuit par l'intermédiaire du substrat 301 .
Dans l'exemple illustré figure 3, un caisson à dopage de type N 322H est disposé à l'aplomb du caisson 312nH. Le caisson profondément enterré 322H sépare également le caisson 31 2nH de la cellule adjacente 3L, pour ainsi éliminer les risques de court-circuit ou de jonction P-N en direct avec cette cellule 3L. Le caisson profondément enterré 322H comporte une partie 31 3H formant une bande saillante transversalement en direction de la cellule 3L par rapport au caisson 312nH. Aux extrémités longitudinales de la cellule 3H, la bande 31 3H s'étend transversalement.
Le caisson 312nL est en outre séparé du caisson 31 2nH par l'intermédiaire d'une bande 31 3L à dopage de type P (formée par un caisson enterré dopé P) s'étendant longitudinalement. Cette bande 31 3L est en saillie transversalement par rapport au caisson 31 2nL et est accolée à la bande 31 3H. Aux extrémités longitudinales de la cellule 3L, la bande 31 3L s'étend transversalement.
En fonction de la configuration du circuit intégré, le circuit de polarisation peut mettre en œuvre des polarisations de type FBB ou RBB soit dynamiquement pour modifier les tensions de seuil en fonction du contexte de fonctionnement du circuit, soit statiquement suite à une étape de configuration initiale du circuit intégré réalisée durant son processus de fabrication. Les figures 4a, 4b, 5a, 5b, 6a, 6b, 7a et 7b sont des représentations schématiques de cellules standards destinées à générer la topologie d'un circuit intégré selon l'invention par une application de placement/routage d'un système de conception assistée par ordinateur. Ces cellules standards peuvent être incluses dans la librairie de l'application pour générer une topologie du circuit intégré avec des cellules selon le premier mode de réalisation. Dans un souci de lisibilité, les cellules standards sont illustrées par leurs vues en coupe schématique au niveau des caissons.
La cellule standard A (Figure 4a) correspond à la cellule 2H illustrée à la figure 2. La cellule standard FA (Figure 4b) correspond à une cellule de transition destinée à être placée à une extrémité longitudinale d'une cellule standard A pour la séparer d'une cellule standard B adjacente de la même rangée. La cellule standard A (Figure 5a) est une version symétrique de la cellule standard A. Les cellules standards A et A sont disposées dans des rangées adjacentes afin de pouvoir partager des connectiques d'alimentation. La cellule standard FA (Figure 5b) correspond à une cellule de transition destinée à être placée à une extrémité longitudinale d'une cellule standard A pour la séparer d'une cellule standard B' adjacente de la même rangée. Les cellules de transition comportent des connexions de polarisation des plans de masse des transistors des cellules standard.
La cellule standard B (Figure 6a) correspond à une cellule du type 2L décrite précédemment. La cellule standard FB (Figure 6b) correspond à une cellule de transition destinée à être placée à une extrémité longitudinale d'une cellule standard B pour la séparer d'une cellule standard A adjacente de la même rangée. La cellule standard B' (Figure 7a) est une version symétrique de la cellule standard B et correspond à la cellule 2L illustrée à la figure 2. Les cellules standards B et B' sont disposées dans des rangées adjacentes afin de pouvoir partager des connectiques d'alimentation. La cellule standard FB' (Figure 7b) correspond à une cellule de transition destinée à être placée à une extrémité longitudinale d'une cellule standard B' pour la séparer d'une cellule standard A adjacente de la même rangée.
Une bibliothèque comprenant de telles cellules standards conformes à l'invention peut aisément être mise en oeuvre par une application de placement/routage afin de définir la topologie du circuit intégré. L'application de placement/routage pourra ainsi utiliser ces cellules standards en faisant varier leur longueur (direction longitudinale de la rangée) lors de leur insertion dans la topologie du circuit intégré, ces cellules standards présentant une même largeur. Une application de placement/routage existante peut aisément être modifiée pour prendre en compte les règles de positionnement de ces nouvelles cellules standards. La figure 8 fournit un exemple de topologie d'un circuit intégré établie avec de telles cellules standards. Pour générer cette topologie, l'application de placement/routage va typiquement utiliser la largeur de ces cellules standards pour définir la largeur des rangées dans lesquelles ces cellules standards vont être disposées. Du fait des isolations obtenues par les caissons profondément enterrés de type N de ces cellules, des courants de court-circuit entre plans de masse sont évités à la fois entre des rangées adjacentes et entre des cellules adjacentes d'une même rangée. Ainsi, comme illustré à la figure 8, les cellules des différentes rangées ne sont pas nécessairement alignées en colonnes.
La figure 9 fournit un autre exemple de typologie d'un circuit intégré avec d'autres types de cellules standards. Les cellules standards présentent la même largeur que des cellules standards selon l'état de la technique. Les cellules standards A et B (ainsi que A et B') incluent des transistors. Ces cellules standards sont isolées les unes des autres uniquement au niveau de leurs extrémités longitudinales, par l'intermédiaire de cellules de transition FAB et FBA (ou FAB' et FBA). Une cellule standard A ou A n'est ainsi pas séparée par un caisson enterré d'une cellule standard B ou B' d'une rangée adjacente. À cet effet, les cellules B et B' sont alignées en colonnes. De même, les cellules A et A sont alignées en colonnes. Les cellules standards d'une même colonne présentent ainsi une même longueur. Ainsi, on évite un court-circuit entre plans de masse dopés P en utilisant simplement les cellules de transition FAB, FBA, FAB' et FBA. Une telle topologie permet de réaliser un circuit intégré selon l'invention avec une surface de silicium sensiblement équivalente à celle d'un circuit intégré selon l'état de la technique.
La figure 10 illustre de façon schématique la disposition de cellules standards dans une topologie de circuit intégré. Des cellules de répétition Wt (pour Well Tap en langue anglaise) sont disposées à intervalles réguliers dans les rangées par l'application de placement/routage de façon connue en soi. L'application de placement/routage dispose des cellules standards A, A, B et B' entre ces cellules de répétitions Wt et intercale des cellules de transition FAB, FAB', FBA et FBA entre des cellules standards A et B ou entre des cellules standards A et B.
Différents procédés de génération d'une topologie de circuits intégrés selon l'invention peuvent être envisagés, afin de définir la géométrie des masques utilisés durant le processus de fabrication. Les étapes préalables au placement/ routage sont connues en soi et ne seront pas davantage détaillées.
Selon une première variante, l'application de placement/routage peut de façon connue en soi définir un plan d'implantation (floorplan en langue anglaise), puis ajouter les rails d'alimentation. L'application de placement/routage peut alors positionner des cellules standards intégrant des bandes saillantes transversalement 21 3L ou 21 3H, telles qu'illustrées aux figures 4a, 5a, 6a et 7a. L'application de placement/routage peut ensuite positionner des cellules de transition telles qu'illustrées aux figures 4b, 5b, 6b et 7b entre les cellules standard. L'application de placement/routage peut ensuite disposer les cellules de répétition à intervalles réguliers. L'arbre d'horloge peut ensuite être réalisé, avant de définir le routage, puis un remplissage d'interstices entre cellules standards par des cellules de remplissage. Cette variante permet avantageusement à l'application de placement/routage de générer la topologie en utilisant des règles usuelles de positionnement de cellules standard.
Selon une deuxième variante, l'application de placement/routage peut définir un plan d'implantation, puis ajouter les rails d'alimentation. L'application de placement/routage peut alors positionner des cellules standards dépourvues de bandes 21 3L ou 21 3H (ou 313L, 31 3H) saillantes transversalement, telles que des cellules standards illustrées à la figure 9. L'application de placement/routage peut ensuite positionner des cellules de transition correspondantes entre les cellules standard. L'application de placement/routage peut ensuite disposer les cellules de répétition à intervalles réguliers. L'arbre d'horloge peut ensuite être réalisé. Le routage peut ensuite être défini, suivi d'un remplissage d'interstices entre cellules standards par des cellules de remplissage. L'application de placement/routage intercale ensuite deux bandes de séparation transversale dopées respectivement N et P entre certaines rangées adjacentes.
Cette variante permet avantageusement à l'application de placement/routage de placer au préalable des cellules standard selon l'invention présentant une même largeur que des cellules standard selon l'état de la technique, avant de disposer des bandes de séparation transversale seulement lorsque cela est nécessaire.
Dans la plupart des cas, la zone du circuit intégré incluant des cellules de différents types (c'est-à-dire présentant des caissons dopés P polarisés de façon distincte) présentera une proportion de cellules d'un premier type très majoritaire par rapport à la proportion de cellules d'un deuxième type.
Dans ce cas, l'application de placement/routage pourra par exemple placer au préalable les cellules du deuxième type (minoritaires), puis placer l'ensemble des cellules du premier type (majoritaires). Le processus de placement pourra ainsi être accéléré, la plupart des cellules du premier type n'étant pas adjacentes à des cellules du deuxième type et ayant ainsi moins de contraintes de placement.
Bien entendu, l'application de placement/routage pourra également placer au préalable les cellules du premier type, puis modifier le placement de ces cellules pour introduire les cellules minoritaires du deuxième type. Dans la conception du circuit intégré, les cellules minoritaires pourront par exemple être sélectionnées lorsque des contraintes de temps localisées apparaissent durant la synthèse logique du circuit intégré. Les exemples illustrés aux figures 1 2 à 1 5 visent d'autre part à faciliter l'intégration de différents composants, tout en bénéficiant d'une grande aptitude à moduler les tensions de seuil des différents composants. Afin de favoriser leur intégration, les composants dans chacun de ces modes de réalisation disposent de plans de masse ménagés dans des caissons respectifs à dopage d'un premier type. Ce type de dopage est identique à celui du substrat semiconducteur. Ces caissons sont séparés du substrat semi-conducteur par des caissons respectifs profondément enterrés à dopage d'un deuxième type, opposé au premier type. Les caissons à dopage du premier type sont séparés par un matériau isolant. Ainsi, au moins deux de ces composants peuvent disposer de plans de masse présentant des polarisations distinctes, sans nécessiter une importante polarisation négative du substrat semi-conducteur en vue d'éviter des jonctions p-n conductrices en direct.
De plus, ces exemples sont particulièrement adaptés aux procédés de génération de topologie largement répandus pour la technologie Bulk. Dans ces exemples, on peut notamment utiliser les mêmes bibliothèques de cellules standard que pour la technologie Bulk. Au moment de la génération des masques, il suffit de réaliser des changements mineurs pour convertir les masques Bulk en des masques adaptés pour la technologie FDSOI. La figure 12 illustre un circuit intégré 4 incluant d'une part une zone 4A comportant des cellules mémoires de type SRAM et d'autre part une zone 4B comportant des portes logiques. La zone 4A comporte notamment des transistors comportant chacun un empilement de grille 451 (correspondant à un pMOS), 452 ou 453 (correspondant à des nMOS). La zone 4B comporte notamment des transistors comportant chacun un empilement de grille 454, 455 (correspondant à des nMOS), 456 ou 457 (correspondant à des pMOS). Les transistors des zones 4A et 4B sont ménagés à l'aplomb d'une couche isolante enterrée ultra-mince 441 . Les empilements de grille 451 à 457 sont ménagés à l'aplomb de plans de masse respectifs 431 à 437. Dans cet exemple, les plans de masse 431 à 434 et 436 comportent un dopage de type P et les plans de masse 435 et 437 comportent un dopage de type N. Les plans de masse 431 à 437 sont ménagés sur des caissons respectifs 421 à 427.
Les caissons 421 à 427 comportent un dopage d'un même type, en l'occurrence de type P. Les caissons 421 à 423 sont ménagés sur un caisson profondément enterré 41 1 de type opposé aux caissons 421 à 423, en l'occurrence de type N. Les caissons 424 à 427 sont ménagés sur un caisson profondément enterré 41 2 de type opposé aux caissons 424 à 427, en l'occurrence de type N. Les caissons 41 1 et 41 2 sont ménagés dans le substrat semi-conducteur 401 de même type que les caissons 421 à 427, c'est-à-dire de type P. Les caissons 41 1 et 412 sont séparés l'un de l'autre par le substrat semi-conducteur 401 . Les caissons profondément enterrés 41 1 et 41 2 peuvent ainsi être polarisés de façon distincte. Les plans de masse de la zone 4A peuvent par exemple être polarisés à des tensions différentes des plans de masse de la zone 4B.
Une jonction de type N s'étend entre un plot de contact et le caisson profondément enterré 41 1 . Cette jonction est ménagée entre deux tranchées d'isolation 461 et 462. Le plan de masse 431 et le caisson 421 sont ménagés entre des tranchées d'isolation 462 et 463 qui s'étendent depuis la couche d'isolation 441 jusqu'au caisson profondément enterré 41 1 . Les plans de masse 432 et 433, ainsi que les caissons 422 et 423 sont ménagés entre la tranchée d'isolation 463 et la tranchée d'isolation 464 qui s'étend depuis la couche d'isolation 441 jusqu'au caisson profondément enterré 41 1 . La polarisation du plan de masse 431 et du caisson 421 d'une part, et des plans de masse 432,433 et des caissons 422,423 d'autre part peut ainsi être dissociée.
Une jonction de type N s'étend entre un plot de contact et le caisson profondément enterré 41 2. Cette jonction est ménagée entre deux tranchées d'isolation 467 et 468. Les plans de masse 436 et 437 et les caissons 426 et 427 sont ménagés entre la tranchée d'isolation 467 et une tranchée d'isolation 466 qui s'étend depuis la couche d'isolation 441 jusqu'au caisson profondément enterré 412. Les plans de masse 434 et 435 et les caissons 424 et 425 sont ménagés entre la tranchée d'isolation 466 et une tranchée d'isolation 465 qui s'étend depuis la couche d'isolation 441 jusqu'au caisson profondément enterré 41 2. La polarisation des plans de masse 436, 437 et des caissons 426,427 d'une part et des plans de masse 434,435 et des caissons 424,425 d'autre part peut ainsi être dissociée.
Les empilements 452 et 453 sont séparés par une tranchée d'isolation
471 s'étendant jusqu'aux plans de masse 432 et 433. Les plans de masse 432 et 433 peuvent ainsi partager une même polarisation. Les empilements 454 et 455 sont séparés par une tranchée d'isolation 472 s'étendant jusqu'aux plans de masse 434 et 435. Les plans de masse 434 et 435 peuvent ainsi partager une même polarisation. Les empilements 456 et 457 sont séparés par une tranchée d'isolation 473 s'étendant jusqu'aux plans de masse 436 et 437. Les plans de masse 436 et 437 peuvent ainsi partager une même polarisation.
Le caisson profondément enterré 41 1 est polarisé à une tension Vddsl par l'intermédiaire d'une jonction de type N et d'un plot de contact. Le caisson profondément enterré 41 2 est polarisé à une tension Vdds2 par l'intermédiaire d'une jonction de type N et d'un plot de contact. Le plan de masse 434 (et donc le plan de masse 435) est polarisé à une tension Vb par l'intermédiaire d'un plot de contact. La polarisation des plans de masse 431 à 433 et 436, 437 n'est pas illustrée mais peut-être distincte de la polarisation Vb.
Avec un tel circuit intégré 4 :
-l'ensemble des transistors sont réalisés à l'aplomb de caissons d'un même type (P), ce qui facilite le processus de fabrication ;
-du fait de l'utilisation de tranchées d'isolation profondes (qui s'étendent jusqu'aux caissons profondément enterrés) des polarisations distinctes peuvent être appliquées sur certains plans de masse adjacents, typiquement pour des transistors de types différents ;
-du fait de l'utilisation de tranchées d'isolation peu profondes (qui s'étendent seulement jusqu'aux plan de masse) des polarisations identiques peuvent être appliquées sur certains plans de masse adjacents par l'intermédiaire d'un plot de contact commun, typiquement pour des transistors de même type ;
-du fait de l'utilisation des caissons profondément enterrés 41 1 et 41 2, il n'est pas nécessaire d'appliquer une tension fortement négative sur le substrat 401 pour éviter des jonctions conductrices en direct. Il est suffisant de s'assurer que la tension appliquée sur les caissons profondément enterrés 41 1 et 41 2 est supérieure à la tension maximale pouvant être appliquée sur les différents plans de masse. Une polarisation à la masse s'avère par exemple possible, et ce pour l'ensemble du circuit intégré 4 (ce qui rend la conception du circuit encore plus proche d'une conception de type Bulk) ;
-les deux types de tranchées d'isolation distincts peuvent être obtenus au moyen de seulement deux masques de gravure ;
-l'isolation entre les caissons profondément enterrés 41 1 et 41 2 permet d'appliquer des polarisations différentes sur ceux-ci, afin de mieux isoler les cellules mémoires des portes logiques.
Avec des valeurs suffisamment élevées des tensions de polarisation Vddsl et Vdds2, on dispose d'une grande plage possible de variations des tensions de polarisation des plans de masse 431 à 437.
La figure 1 3 illustre un circuit intégré 4 selon une variante du circuit intégré de la figure 1 2. Cette variante diffère de la précédente par les caractéristiques suivantes :
-les tranchées d'isolation 461 à 468 s'étendent en profondeur jusqu'aux caissons 421 à 427, sans atteindre les caissons profondément enterrés 41 1 et 41 2 ;
-le caisson 421 et le caisson 422 sont séparés latéralement par une bande de semi-conducteur de type N. Le caisson 425 et le caisson 426 sont séparés latéralement par une bande de semi-conducteur de type N. Le caisson 423 et le caisson 424 sont séparés latéralement du substrat 401 par l'intermédiaire de bandes de semi-conducteurs respectives de type N.
Les bandes de semi-conducteurs de type N assurant une séparation latérale sont typiquement des résidus de l'étape d'implantation des caissons profondément enterrés 41 1 et 41 2, ce qui permet d'éviter l'utilisation de masques de gravures spécifiques. Ces bandes de séparations latérales présentent une largeur suffisante pour éviter la formation de courts-circuits intempestifs. Pour les exemples des figures 1 2 et 1 3, le procédé de génération automatisé de la topologie des masques de gravure peut être le suivant : on réalise initialement un modèle de synthèse logique du circuit intégré 4 à partir d'une bibliothèque de cellules standard de la technologie Bulk. Les rangées de transistors adjacentes comportent alors une alternance de caissons de type N et de caissons de type P. Le modèle de synthèse logique est ensuite transformé pour intégrer une couche isolante ultra-fine enterrée et des plans de masse. Des tranchées d'isolation peu profondes sont placées longitudinalement entre les transistors d'une même rangée. Des tranchées d'isolation profondes sont alors disposées entre les rangées à caisson de type N et les rangées à caisson de type P. Les caissons de type N sont ensuite systématiquement remplacés par des caissons de type P. Ces variantes peuvent ainsi être conçues avec des outils de conception connus en technologie Bulk, en utilisant des algorithmes de conversion particulièrement simples. La figure 14 illustre un circuit intégré 4 selon encore une variante du circuit intégré de la figure 1 2. Cette variante diffère de celle de la figure 1 2 par les caractéristiques suivantes :
-les tranchées d'isolation 461 à 468 s'étendent en profondeur jusqu'aux caissons 421 à 427, sans atteindre les caissons profondément enterrés 41 1 et 41 2 ;
-les tranchées d'isolation 471 à 473 s'étendent en profondeur jusqu'aux caissons 421 à 427, sans atteindre les caissons profondément enterrés 41 1 et 41 2 ;
-le caisson 421 et le caisson 422 sont séparés latéralement par une bande de semi-conducteur de type N. Le caisson 425 et le caisson 426 sont séparés latéralement par une bande de semi-conducteur de type N. Le caisson 423 et le caisson 424 sont séparés latéralement du substrat 401 par l'intermédiaire de bandes de semi-conducteurs respectives de type N.
Les bandes de semi-conducteurs de type N assurant une séparation latérale sont typiquement des résidus de l'étape d'implantation des caissons profondément enterrés 41 1 et 41 2, ce qui permet d'éviter l'utilisation de masques de gravures spécifiques. Ces bandes de séparations latérales présentent une largeur suffisante pour éviter la formation de courts-circuits intempestifs. Pour l'exemple de la figure 14, le procédé de génération automatisé de la topologie des masques de gravure peut être le suivant : on réalise initialement un modèle de synthèse logique du circuit intégré 4 à partir d'une bibliothèque de cellules standard de la technologie Bulk. Les rangées de transistors adjacentes comportent alors une alternance de caissons de type N et de caissons de type P. Le modèle de synthèse logique est ensuite transformé pour intégrer une couche isolante ultra-fine enterrée et des plans de masse. Des tranchées d'isolation profondes sont placées longitudinalement entre les transistors d'une même rangée. Des tranchées d'isolation profondes sont ensuite disposées entre les rangées à caisson de type N et les rangées à caisson de type P. Les caissons de type N sont ensuite systématiquement remplacés par des caissons de type P.
La figure 15 illustre un circuit intégré 4 selon une autre variante du circuit intégré de la figure 1 2. Cette variante diffère de celle de la figure 1 2 par les caractéristiques suivantes :
-les tranchées d'isolation 461 à 468 s'étendent en profondeur jusqu'aux plans de masse 431 à 437, sans atteindre les caissons 421 à 427 ;
-le caisson 421 et le plan de masse 431 sont séparés latéralement du caisson 422 et du plan de masse 432 par une bande 481 de semi-conducteur de type N. Le caisson 425 et le plan de masse 435 sont séparés latéralement du caisson 426 et du plan de masse 436 par une bande 484 de semi-conducteur de type N.
-le caisson 423 et le plan de masse 433 sont séparés latéralement du substrat 401 par l'intermédiaire d'une bande 482 semi-conductrice de type N. Le caisson 424 et le plan de masse 434 sont séparés latéralement du substrat 401 par l'intermédiaire d'une bande 483 semi-conductrice de type N ;
-le plan de masse 435 est séparé latéralement de la bande 484 par l'intermédiaire d'une bande latérale 491 de type P (réalisée dans la même couche que le plan de masse 434). Le plan de masse 437 est séparé latéralement de la jonction 414 par l'intermédiaire d'une bande latérale 492 de type P (réalisée dans la même couche que le plan de masse 436).
Les bandes de séparations latérales 481 , 484, 491 et 492 présentent une largeur suffisante pour éviter la formation de courts-circuits intempestifs. Pour l'exemple de la figure 1 5, le procédé de génération automatisé de la topologie des masques de gravure peut être le suivant : on réalise initialement un modèle de synthèse logique du circuit intégré 4 à partir d'une bibliothèque de cellules standard de la technologie Bulk. Les rangées de transistors adjacentes comportent alors une alternance de caissons de type N et de caissons de type P. Le modèle de synthèse logique est ensuite transformé pour intégrer une couche isolante ultra-fine enterrée et des plans de masse. Des tranchées d'isolation peu profondes sont placées longitudinalement entre les transistors d'une même rangée et des tranchées d'isolation peu profondes sont disposées entre les rangées à caisson de type N et les rangées à caisson de type P. On place des séparateurs latéraux dopés N pour chaque rangée. On place un séparateur latéral de type P pour chaque plan de masse dopé N. Les caissons de type N sont ensuite systématiquement remplacés par des caissons de type P.
Dans les exemples des figures 1 2 à 1 5, avec une polarisation des caissons profondément enterrés à une tension Vdds, on peut moduler les tensions de polarisation des plans de masse des transistors de la façon suivante :
Pour un nMOS :
-en polarisation FBB, Vb est supérieur à 0. On polarise le plan de masse à Vb=0 +AV, avec AV <Vdds ;
-en polarisation RBB, Vb est inférieur à 0. On polarise le plan de masse à Vb=0 -AV, avec AV <|Vbd|-Vdds, Vbd étant la tension de claquage en inverse de la jonction p-n ;
Pour un pMOS :
-en polarisation FBB, Vb est inférieur à Vdd. On polarise le plan de masse à Vb=Vdd -AV, avec AV <|Vbd| -Vdds +Vdd ;
-en polarisation RBB, Vb est supérieur à Vdd. On polarise le plan de masse à Vb=Vdd +AV, avec AV < Vdds-Vdd. La figure 1 6 illustre schématiquement une vue en coupe de dessus d'un circuit intégré 4 au niveau des caissons, ce circuit intégré étant réalisé selon la variante illustrée à la figure 1 2. Dans cet exemple, le circuit intégré 4 comporte une première zone 4A de cellules mémoire, une première zone 4B de portes logiques, une deuxième zone 4C de cellules mémoire et une deuxième zone 4D de portes logiques.
Le substrat 401 est polarisé à la masse. Les caissons profondément enterrés des zones 4A à 4D sont polarisés respectivement à Vddsl , Vdds2, Vdds3 et Vdds4.
La figure 17 est une vue en coupe schématique de la zone 4D au niveau des caissons. On distingue une zone 42 dopée P et formant les caissons de rangées r1 à r6 de transistors. On distingue les jonctions 414 à dopage N et destinées à polariser un caisson profondément enterré à dopage de type N. On distingue une zone 46 formant des tranchées d'isolation profonde, isolant les jonctions 414 du substrat 401 et isolant les rangées de transistors adjacentes jusqu'au caisson profondément enterré. Chaque rangée contient des transistors d'un même type, isolés par des tranchées d'isolation peu profondes. Les rangées adjacentes forment une alternance de transistors nMOS et pMOS. Les plots de contact 41 5 avec les plans de masse, bien que présents à un niveau supérieur, sont illustrés en pointillés sur cette figure dans un souci de compréhension.
La figure 1 8 est une vue en coupe schématique de la zone 4B au niveau des caissons. On distingue une zone 42 dopée P et formant les caissons de rangées r1 à r6 de transistors. On distingue les jonctions 414 à dopage N et destinées à polariser un caisson profondément enterré à dopage de type N. On distingue une zone 46 formant des tranchées d'isolation profonde, isolant les jonctions 414 du substrat 401 et isolant les rangées de transistors adjacentes jusqu'au caisson profondément enterré.
Chaque rangée contient des transistors d'un même type, isolés par des tranchées d'isolation peu profondes. Les rangées adjacentes forment une alternance de transistors nMOS et pMOS.
Dans les rangées adjacentes r2 et r3, des transistors sont isolés du reste des transistors. Ces transistors comportent notamment des caissons 428 et 429 dopés P et séparés du reste de la zone 42 dopée P par l'intermédiaire de la zone 46 de tranchée d'isolation profonde. Ces caissons 428 et 429 comportent une polarisation spécifique, distincte de celle de la zone 42. Les caissons 428 et 429 sont ainsi polarisés par l'intermédiaire de plots de contact 41 6. Ainsi, des transistors à tensions de seuil spécifiques peuvent être réalisés à l'aplomb des caissons 428 et 429.
Pour la zone 4B de l'exemple de la figure 18, le procédé de génération automatisé de la topologie des masques de gravure peut être le suivant : on réalise initialement un modèle de synthèse logique du circuit intégré 4 à partir d'une bibliothèque de cellules standard de la technologie Bulk. Les rangées de transistors adjacentes comportent alors une alternance de caissons de type N et de caissons de type P. Le modèle de synthèse logique est ensuite transformé pour intégrer une couche isolante ultra-fine enterrée et des plans de masse.
Des tranchées d'isolation peu profondes sont placées longitudinalement entre les transistors d'une même rangée. Des tranchées d'isolation profondes sont alors disposées entre les rangées à caisson de type N et les rangées à caisson de type P. Des tranchées d'isolation profondes sont ensuite disposées autour des zones spécifiques (définies par les caissons 428 et 429). Les caissons de type N sont ensuite systématiquement remplacés par des caissons de type P. Les structures illustrées aux figures 1 2 à 15 sont avantageusement mises en œuvre pour des cellules mémoires SRAM. Ces structures permettent en effet d'assurer une polarisation différente des plans de masse des différents transistors de la cellule mémoire.
Pour l'exemple d'une cellule mémoire SRAM de type 6T telle qu'illustrée à la figure 1 9 :
-en mode lecture, on cherche à augmenter la tension de seuil des transistors nMOS et à abaisser la tension de seuil des transistors pMOS. A cet effet, on peut réaliser une polarisation VBn de type RBB sur les plans de masse des transistors nMOS de la cellule, en passant d'une polarisation à la masse à une polarisation à-Vdd. On réalise une polarisation VBp de type FBB sur les plans de masse des transistors pMOS de la cellule, en passant d'une polarisation à Vdd à une polarisation à la masse ;
-en mode lecture, on cherche à augmenter la tension de seuil des transistors pMOS et à abaisser la tension de seuil des transistors nMOS. A cet effet, on peut réaliser une polarisation VBn de type FBB sur les plans de masse des transistors nMOS de la cellule, en passant d'une polarisation à la masse à une polarisation à +Vdd. On réalise une polarisation VBp de type RBB sur les plans de masse des transistors pMOS de la cellule, en passant d'une polarisation à Vdd à une polarisation à 2*Vdd.
Bien que l'invention ait été décrite avec des transistors à métaux de grille présentant des travaux de sortie identiques, les tensions de seuil de ces transistors peuvent également être modifiées en formant des grilles avec des métaux présentant des travaux de sortie distincts.
Bien que les différentes couches illustrées dans les exemples (plans de masse, caissons, caissons profondément implantés) sont illustrées comme nettement dissociées des zones présentant de mêmes types de dopage dans des couches distinctes peuvent bien entendu provenir d'une même étape du processus de fabrication, dans la mesure où le processus de fabrication permet notamment de réaliser des couches présentant des caractéristiques distinctives. Entre autres, le procédé doit permettre de réaliser les plans de masse présentant, sur une épaisseur donnée, une concentration en éléments dopants suffisamment élevée pour permettre d'avoir un effet sur la tension de seuil des transistors disposés à l'aplomb. Habituellement, la concentration du dopage dans les plans de masse est supérieure à la concentration du dopage dans les caissons, par exemple au moins cinq fois supérieure.
Dans les exemples décrits, les cellules adjacentes sont respectivement du type NMOS et PMOS. On peut également envisager l'application de l'invention à des cellules adjacentes de type NMOS, ou à des cellules adjacentes de type PMOS.

Claims

REVENDICATIONS
Circuit intégré (2) comprenant un empilement d'un substrat semi-conducteur (201 ) d'un premier type de dopage (P), d'une couche isolante enterrée (203) de type UTBOX et d'une couche semi-conductrice, et comprenant :
-des premier et deuxième composants électroniques formés dans et/ou sur ladite couche semi-conductrice :
-des premier et deuxième plans de masse disposés sous la couche isolante enterrée à l'aplomb respectivement des premier et deuxième composants électroniques ;
-des premier et deuxième caissons du premier type de dopage disposés respectivement sous les premier et deuxième plans de masse ;
Caractérisé en ce que les premier et deuxième caissons sont séparés du substrat semi-conducteur par un caisson profond d'un second type de dopage ;
Et caractérisé en ce que les premier et deuxième caissons sont séparés l'un de l'autre par un caisson latéral présentant le deuxième type de dopage et/ou par un bloc constitué d'un matériau isolant ;
Et caractérisé en ce qu'il comprend un circuit de polarisation permettant d'appliquer des tensions distinctes aux premier et deuxième caissons par l'intermédiaire desdits premier et deuxième caissons.
Circuit intégré selon la revendication 1 , dans lequel les premier et deuxième caissons sont séparés l'un de l'autre par un bloc constitué d'un matériau isolant.
Circuit intégré selon la revendication 2, dans lequel ledit bloc s'étend jusqu'au caisson profondément enterré.
Circuit intégré selon la revendication 2, dans lequel ledit bloc s'étend jusqu'aux premier et deuxième caissons mais pas jusqu'au caisson profondément enterré, et dans lequel ledit bloc surplombe le caisson latéral présentant le deuxième type de dopage et séparant les premier et deuxième caissons.
Circuit intégré selon la revendication 1 , dans lequel les premier et deuxième caissons sont séparés l'un de l'autre par un caisson latéral présentant le deuxième type de dopage.
Circuit intégré selon la revendication 5, dans lequel un bloc de matériau isolant sépare les premier et deuxième composants électroniques au niveau de la couche semi-conductrice, ledit bloc de matériau isolant étant formé à l'aplomb dudit caisson latéral, le caisson latéral s'étendant de la couche isolante enterrée jusqu'au caisson profondément enterré.
7. Circuit intégré selon l'une quelconque des revendications précédentes, dans lequel ledit premier composant électronique est un premier transistor de type
FDSOI et dans lequel ledit deuxième composant électronique est un deuxième transistor de type FDSOI, un parmi le premier ou le deuxième transistor étant de type nMOS, l'autre parmi le premier ou le deuxième transistor étant de type pMOS.
8. Circuit intégré selon la revendication 7, comprenant :
-un troisième transistor formé dans et/ou sur ladite couche semi-conductrice et du même type que le deuxième transistor ;
-un troisième plan de masse disposé sous la couche isolante enterrée à l'aplomb du troisième composant électronique ;
-un troisième caisson du premier type de dopage disposé sous le troisième plan de masse dans la continuité du deuxième caisson.
9. Circuit intégré selon la revendication 8, dans lequel le troisième plan de masse est d'un type opposé au deuxième plan de masse.
10. Circuit intégré selon la revendication 8, dans lequel le troisième plan de masse est du même type que le deuxième plan de masse. 1 1 . Circuit intégré selon la revendication 9 ou 10, dans lequel un bloc de matériau isolant sépare les deuxième et troisième transistors au niveau de la couche semi-conductrice.
12. Circuit intégré selon la revendication 1 1 , dans lequel ledit bloc de matériau isolant n'atteint pas les deuxième et troisième caissons.
13. Circuit intégré selon les revendications 5 et 12, dans lequel le premier plan de masse présente le deuxième type de dopage et est séparé de la bande latérale par une bande latérale additionnelle présentant le premier type de dopage.
14. Circuit intégré selon la revendication 1 1 , dans lequel ledit bloc de matériau isolant atteint les deuxième et troisième caissons mais n'atteint pas le caisson profondément enterré.
15. Circuit intégré selon l'une quelconque des revendications précédentes, dans lequel les premier et deuxième composants électroniques sont des premier et deuxième transistors appartenant à une cellule mémoire SRAM. 16. Circuit intégré selon l'une quelconque des revendications précédentes, dans lequel la couche isolante enterrée (203) présente une épaisseur inférieure à 50nm et dans lequel la largeur de la grille desdits transistors est inférieure à 50nm.
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Families Citing this family (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2996956B1 (fr) * 2012-10-12 2016-12-09 Commissariat Energie Atomique Circuit integre comportant des transistors avec des tensions de seuil differentes
FR2999746B1 (fr) 2012-12-13 2018-04-27 Commissariat A L'energie Atomique Et Aux Energies Alternatives Procede de generation d'une topographie d'un circuit integre fdsoi
FR3000296B1 (fr) * 2012-12-26 2015-02-27 Commissariat Energie Atomique Circuit integre comprenant une cellule d'arbre d'horloge
FR3000295B1 (fr) * 2012-12-26 2015-02-27 Commissariat Energie Atomique Circuit integre comprenant une cellule d'arbre d'horloge
WO2014131459A1 (fr) * 2013-02-28 2014-09-04 Commissariat à l'énergie atomique et aux énergies alternatives Circuit intégré à double sti à faibles pertes comprenant des transistors fdsoi
US9570465B2 (en) * 2013-02-28 2017-02-14 Commissariat A L'energie Atomique Et Aux Energies Alternatives Dual STI integrated circuit including FDSOI transistors and method for manufacturing the same
FR3003685B1 (fr) 2013-03-21 2015-04-17 St Microelectronics Crolles 2 Procede de modification localisee des contraintes dans un substrat du type soi, en particulier fd soi, et dispositif correspondant
FR3003690A1 (fr) * 2013-03-22 2014-09-26 Commissariat Energie Atomique Circuit integre sur soi comprenant une matrice de cellules de memoire vive et un circuit peripherique accole
FR3003996B1 (fr) 2013-03-28 2015-04-24 Commissariat Energie Atomique Procede de commande d'un circuit integre
FR3006809A1 (fr) * 2013-06-07 2014-12-12 St Microelectronics Sa Polarisation d'une cellule mos realisee dans une technologie fdsoi
US8987825B2 (en) * 2013-06-10 2015-03-24 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device having a double deep well
FR3007577B1 (fr) * 2013-06-19 2015-08-07 Commissariat Energie Atomique Transistors avec differents niveaux de tensions de seuil et absence de distorsions entre nmos et pmos
FR3013148A1 (fr) * 2013-11-13 2015-05-15 St Microelectronics Sa Procede de polarisation de transistors mos realises selon la technologie fdsoi
US9293450B2 (en) * 2014-07-22 2016-03-22 Freescale Semiconductor, Inc. Synthesis of complex cells
FR3025653B1 (fr) * 2014-09-10 2017-12-22 Commissariat Energie Atomique Dispositif a cellules memoires sram comportant des moyens de polarisation des caissons des transistors de lecture des cellules memoires
DE102016208588A1 (de) * 2015-09-11 2017-03-16 Globalfoundries Inc. Verfahren, Vorrichtung und System zur Verwendung eines Hybridbibliothek-leiterbahndesigns für SOI-Technologien
US9842184B2 (en) 2015-09-11 2017-12-12 Globalfoundries Inc. Method, apparatus and system for using hybrid library track design for SOI technology
US10199461B2 (en) * 2015-10-27 2019-02-05 Texas Instruments Incorporated Isolation of circuit elements using front side deep trench etch
US10096595B2 (en) * 2015-10-28 2018-10-09 Globalfoundries Inc. Antenna diode circuit for manufacturing of semiconductor devices
FR3048304B1 (fr) 2016-02-25 2019-03-15 Stmicroelectronics Sa Puce electronique a transistors a grilles avant et arriere
US9831272B2 (en) 2016-03-31 2017-11-28 Qualcomm Incorporated Metal oxide semiconductor cell device architecture with mixed diffusion break isolation trenches
US10002800B2 (en) 2016-05-13 2018-06-19 International Business Machines Corporation Prevention of charging damage in full-depletion devices
FR3054374B1 (fr) * 2016-07-22 2018-08-17 Commissariat Energie Atomique Circuit integre comportant des transistors a tensions de seuil distinctes
US10790272B2 (en) 2017-08-02 2020-09-29 Qualcomm Incorporated Manufacturability (DFM) cells in extreme ultra violet (EUV) technology
KR102495516B1 (ko) * 2018-05-08 2023-02-02 삼성전자주식회사 반도체 장치 및 그 제조 방법
US11329732B1 (en) 2019-10-23 2022-05-10 Vayyar Imaging Ltd. Systems and methods for improving radio frequency integrated circuits
US11973120B2 (en) * 2020-06-24 2024-04-30 Etron Technology, Inc. Miniaturized transistor structure with controlled dimensions of source/drain and contact-opening and related manufacture method
US11972983B2 (en) 2020-06-24 2024-04-30 Etron Technology, Inc. Miniaturized transistor structure with controlled dimensions of source/drain and contact-opening and related manufacture method
US11855218B2 (en) 2020-09-09 2023-12-26 Etron Technology, Inc. Transistor structure with metal interconnection directly connecting gate and drain/source regions
FR3118282B1 (fr) 2020-12-17 2022-12-30 St Microelectronics Crolles 2 Sas Ensemble de cellules precaracterisees integrees
FR3130449A1 (fr) 2021-12-13 2023-06-16 Commissariat A L'energie Atomique Et Aux Energies Alternatives Dispositif de pilotage de transistors et procédé de pilotage

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3488730B2 (ja) * 1993-11-05 2004-01-19 株式会社ルネサステクノロジ 半導体集積回路装置
US6072217A (en) * 1998-06-11 2000-06-06 Sun Microsystems, Inc. Tunable threshold SOI device using isolated well structure for back gate
US7112997B1 (en) * 2004-05-19 2006-09-26 Altera Corporation Apparatus and methods for multi-gate silicon-on-insulator transistors
JP4664631B2 (ja) * 2004-08-05 2011-04-06 株式会社東芝 半導体装置及びその製造方法
JP4800700B2 (ja) * 2005-08-01 2011-10-26 ルネサスエレクトロニクス株式会社 半導体装置およびそれを用いた半導体集積回路

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
See references of WO2012160071A1 *

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Publication number Publication date
FR2975803A1 (fr) 2012-11-30
US20140077300A1 (en) 2014-03-20
US8969967B2 (en) 2015-03-03
WO2012160071A1 (fr) 2012-11-29
FR2975803B1 (fr) 2014-01-10
FR2975828B1 (fr) 2014-01-10
FR2975828A1 (fr) 2012-11-30

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