FR3051071A1 - - Google Patents

Download PDF

Info

Publication number
FR3051071A1
FR3051071A1 FR1654040A FR1654040A FR3051071A1 FR 3051071 A1 FR3051071 A1 FR 3051071A1 FR 1654040 A FR1654040 A FR 1654040A FR 1654040 A FR1654040 A FR 1654040A FR 3051071 A1 FR3051071 A1 FR 3051071A1
Authority
FR
France
Prior art keywords
level
standard
cell
voltage
transistors
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
FR1654040A
Other languages
English (en)
Inventor
Melanie Brocard
Olivier Billoint
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Commissariat a lEnergie Atomique et aux Energies Alternatives CEA
Original Assignee
Commissariat a lEnergie Atomique CEA
Commissariat a lEnergie Atomique et aux Energies Alternatives CEA
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Commissariat a lEnergie Atomique CEA, Commissariat a lEnergie Atomique et aux Energies Alternatives CEA filed Critical Commissariat a lEnergie Atomique CEA
Priority to FR1654040A priority Critical patent/FR3051071A1/fr
Publication of FR3051071A1 publication Critical patent/FR3051071A1/fr
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8221—Three dimensional integrated circuits stacked in different levels
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/39—Circuit design at the physical level
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5286—Arrangements of power or ground buses
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0688—Integrated circuits having a three-dimensional layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/118—Masterslice integrated circuits
    • H01L27/11803—Masterslice integrated circuits using field effect technology
    • H01L27/11807—CMOS gate arrays
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2111/00—Details relating to CAD techniques
    • G06F2111/04—Constraint-based CAD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Geometry (AREA)
  • Theoretical Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Evolutionary Computation (AREA)
  • General Engineering & Computer Science (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Abstract

L'invention concerne une cellule standard 3D comprenant : un premier niveau (T1) comprenant des premier et deuxième rails de tension (420, 418) et un ou plusieurs transistors (412) d'un premier type de conductivité couplés au moins au premier rail de tension (420) ; un deuxième niveau (T2) comprenant des troisième et quatrième rails de tension (416, 414) et un ou plusieurs transistors (406) d'un deuxième type de conductivité couplés au quatrième rail de tension (414), le deuxième niveau (T2) étant disposé au-dessus du premier niveau (T1) de telle sorte que le troisième rail de tension (416) est superposé au moins partiellement au premier rail de tension (420) ; et un ou plusieurs vias 3D s'étendant entre les premier et deuxième niveaux (T1, T2) et interconnectant les premier et troisième rails de tension (420, 416)

Description

AGENCEMENT DE RAILS D'ALIMENTATION POUR DES CELLULES STANDARD 3D
Domaine de l'invention
La présente description concerne le domaine des cellules standard tridimensionnelles (3D), et concerne en particulier des cellules standard comprenant plusieurs niveaux de transistors. Exposé de l'art antérieur
La technologie de transistors 3D monolithique, connue aussi sous les noms de 3D séquentielle et CoolCube™, implique la fabrication de plusieurs couches de transistors en un seul bloc. En particulier, deux ou plusieurs couches, ou niveaux, de transistors sont formés séquentiellement, et interconnectés par des vias 3D verticaux. Par exemple, cette technologie est décrite plus en détail dans la publication de P. Batude et al. intitulée "3D sequential intégration opportunities and technology optimization", IEEE International Interconnect Technology
Conférence, 2014, pages 373-376. Un avantage de la technologie 3D monolithique par rapport à d'autres technologies 3D et que le procédé de fabrication permet une haute densité d'interconnexions (faible taille et faible espacement des vias) par rapport à des vias TSV (de l'anglais Through Silicon Vias - vias à travers le silicium) ou à un contact face contre face (cuivre sur cuivre). En outre, les procédés de fabrication 3D qui impliquent un empilement de deux circuits intégrés, ou plus, souffrent de problèmes d'alignement, contrairement à l'approche 3D monolithique dans laquelle le dispositif est fabriqué de façon séquentielle.
Il a été proposé d'utiliser l'approche 3D monolithique pour former des dispositifs CMOS. Chaque couche de transistors d'un tel dispositif pourrait être une couche CMOS comprenant à la fois des dispositifs NMOS et des dispositifs PMOS. Cependant, il est préférable que chaque couche ne comprenne qu'un seul type de transistors. Par exemple, deux couches empilées pourraient correspondre à NMOS sur PMOS, ou PMOS sur NMOS. Un avantage de fabriquer des couches d'un seul type de transistors est que le déroulement du procédé de fabrication peut être optimisé pour ce type de transistors.
Il y a cependant une difficulté technique pour agencer les rails de tension d'alimentation dans une telle structure, les transistors NMOS nécessitant en général une connexion à ion rail de tension de masse, et les transistors PMOS nécessitant en général une connexion à un rail de tension d'alimentation VDD. Résumé
Un objet de modes de réalisation de la présente description est de résoudre au moins partiellement un ou plusieurs problèmes de l'art antérieur.
Selon un aspect, on prévoit une cellule standard 3D comprenant : un premier niveau comprenant des premier et deuxième rails de tension et un ou plusieurs transistors d'un premier type de conductivité couplés au moins au premier rail de tension ; un deuxième niveau comprenant des troisième et quatrième rails de tension et un ou plusieurs transistors d'un deuxième type de conductivité couplés au quatrième rail de tension, le deuxième niveau étant disposé au-dessus du premier niveau de telle sorte que le troisième rail de tension est superposé au moins partiellement au premier rail de tension ; et un ou plusieurs vias 3D s'étendant entre les premier et deuxième niveaux et interconnectant les premier et troisième rails de tension.
Selon un mode de réalisation, les premier et deuxième rails de tension sont couplés entre eux par une ou plusieurs grilles polarisées formées dans le premier niveau.
Selon un mode de réalisation, le premier rail de tension est adapté à fournir un premier niveau de tension à un ou plusieurs des transistors du premier niveau, et le quatrième rail de tension est adapté à fournir un deuxième niveau de tension à un ou plusieurs des transistors du deuxième niveau.
Selon un mode de réalisation, le deuxième niveau comprend un autre rail de tension adapté à fournir le deuxième niveau de tension à un ou plusieurs autres transistors du deuxième niveau.
Selon un mode de réalisation, l'autre rail de tension est couplé au quatrième rail de tension par l'intermédiaire d'une ou plusieurs grilles polarisées.
Selon un mode de réalisation, la cellule standard 3D comprend en outre un ou plusieurs autres vias 3D s'étendant entre les premier et deuxième niveaux et interconnectant les deuxième et quatrième rails de tension.
Selon un mode de réalisation, les premier et deuxième rails de tension sont disposés au niveau de bords opposés du premier niveau, le premier rail de tension étant couplé à un ou plusieurs transistors du premier type de conductivité formés dans une première région du premier niveau, et le deuxième rail de tension étant couplé à un ou plusieurs transistors du premier type de conductivité formés dans une deuxième région du premier niveau.
Selon un mode de réalisation, les transistors du premier type de conductivité sont des transistors PMOS et les transistors du deuxième type de conductivité sont des transistors NMOS.
Selon un mode de réalisation, chacun desdits un ou plusieurs vias 3D a un diamètre compris entre 35 et 120 nm.
Selon un autre aspect, on prévoit un circuit 3D comprenant : au moins une cellule standard 3D telle que susmentionnée ; et une ou plusieurs cellules de remplissage, comprenant chacune : un premier niveau comportant un premier rail de tension couplé au premier rail de tension de la cellule standard 3D et un deuxième rail de tension couplé au deuxième rail de tension de la cellule standard 3D ; et une ou plusieurs pistes conductrices couplant entre eux les premier et deuxième rails de tension de la cellule de remplissage.
Selon un autre aspect, on prévoit un procédé de conception de circuit d'une conception de cellule standard 3D, le procédé comprenant : définir, par un dispositif de traitement, un premier niveau de la conception de cellule standard 3D comprenant des premier et deuxième rails de tension et un ou plusieurs transistors d'un premier type de conductivité couplés au moins au premier rail de tension ; définir, par le dispositif de traitement, un deuxième niveau de la conception de cellule standard 3D comprenant des troisième et quatrième rails de tension et un ou plusieurs transistors d'un deuxième type de conductivité couplés au quatrième rail de tension, le deuxième niveau étant disposé au-dessus du premier niveau de telle sorte que le troisième rail de tension soit superposé au moins partiellement au premier rail de tension ; et interconnecter, par le dispositif de traitement, les premier et troisième rails de tension en définissant un ou plusieurs vias 3D s'étendant entre les premier et deuxième niveaux.
Selon un mode de réalisation, la conception de circuit de cellule standard 3D est basée sur une conception de cellule standard 2D.
Selon encore un autre aspect, on prévoit un procédé de fabrication d'un circuit comprenant la fabrication d'une cellule standard 3D selon la conception de cellule standard 3D générée par le procédé susmentionné et en utilisant un procédé de fabrication 3D monolithique.
Selon un mode de réalisation, chacun desdits un ou plusieurs vias 3D est fabriqué avec un diamètre compris entre 35 et 120 nm.
Brève description des dessins
Les objets et avantages susmentionnés, et d'autres, apparaîtront clairement à la lecture de la description détaillée suivante de modes de réalisation, donnés à titre d'illustration et non de limitation, en faisant référence aux dessins joints dans lesquels : la figure 1 est une vue en coupe d'une structure 3D monolithique ; la figure 2 illustre schématiquement un dispositif informatique selon un exemple de réalisation de la présente description ; la figure 3A est une vue à plat d'une cellule standard CMOS 2D selon un exemple de réalisation ; la figure 3B est une vue en perspective de la cellule standard CMOS 2D de la figure 3Δ selon un exemple de réalisation ; la figure 4A est une vue à plat de couches formant une cellule standard 3D selon un exemple de réalisation ; la figure 4B est une vue en perspective de la cellule standard 3D de la figure 4A selon un exemple de réalisation ; la figure 4C est une vue en coupe de la cellule standard 3D de la figure 4B selon un exemple de réalisation ; la figure 5 est un organigramme illustrant des opérations dans un procédé de génération d'une conception de cellule standard 3D selon un exemple de réalisation de la présente description ; les figures 6A et 6B sont des vues à plat de niveaux de la cellule standard 3D de la figure 4B selon un exemple de réalisation ; et la figure 7 est une vue en perspective d'une cellule standard 3D comprenant quatre niveaux selon un autre exemple de réalisation la présente description.
Description détaillée
Dans la présente description, le terme "connecté" sera utilisé pour désigner une connexion électrique directe entre des composants ou des nœuds d'un circuit, alors que .le terme "couplé" sera utilisé pour désigner une connexion électrique entre les composants ou les nœuds qui peut être directe ou peut se faire par l'intermédiaire d'un ou plusieurs éléments intermédiaires comme des résistances, des condensateurs, des transistors, etc. Le terme "environ", précédant une valeur, est utilisé pour indiquer une tolérance de plus ou moins 10 % autour de la valeur en question.
La figure 1 est une vue en coupe d'une partie d'un circuit 100 fabriqué selon un procédé 3D monolithique. Un tel circuit est par exemple décrit plus en détail dans la publication de S.K. Samal et al., intitulée "Full chip impact study of power delivery network designs in monolithic 3D ICs", Computer-Aided Design (ICCAD), 2014 IEEE/ACM International Conférence. Le circuit de la figure 1 est constitué de deux couches 102, 104, la couche 102 étant un niveau inférieur formé sur une couche de poignée 106, et la couche 104 étant une couche supérieure formée sur la'couche 102. La couche de poignée 106 est constituée par exemple de silicium massif d'une épaisseur de 75 pm. Chaque couche 102, 104 comprend, du bas vers le haut, une couche ILD (diélectrique intercouche) 108 d'une épaisseur de 100 nm et une couche active 110 d'une épaisseur de 30 nm comportant des empilements de grilles 112 de dispositifs à transistors formés dessus, et sept couches d'interconnexion métalliques ml à m7. Un exemple de via 3D est aussi illustré, connu sous le nom de via inter-niveau monolithique (MIV) .
Un via inter-niveau monolithique présente 1'avantage d'avoir des dimensions notablement plus petites qu'un TSV. Par exemple, alors qu'un TSV a typiquement un diamètre d'environ 1000 fois celui d'un transistor, un MIV a par exemple un diamètre du même ordre de grandeur que celui des vias dans la couche métallique, par exemple d'environ 40 nm pour la technologie 14 nm, et plus généralement d'un diamètre compris entre 35 et 120 nm.
La figure 2 illustre schématiquement un système informatique 200 utilisé par exemple pour la conception de circuits 3D. Le système informatique 200 comprend par exemple un dispositif de traitement (P) 202 comprenant un ou plusieurs processeurs sous le contrôle d'instructions mémorisées dans une mémoire d'instructions (INSTR MEM) 204. En particulier, des instructions logicielles se trouvant dans la mémoire 204 contrôlent par exemple le dispositif de traitement 202 pour réaliser des opérations pour mettre en œuvre un procédé de conception de circuits. Le dispositif de traitement 202 est par exemple couplé à une mémoire (MEMORY) 206, qui fait par exemple partie du même dispositif mémoire que la mémoire d'instructions 204, ou pourrait être un dispositif séparé. La mémoire 206 mémorise par exemple une librairie de cellules standard (STANDARD CELLS) 208 et une ou plusieurs conceptions de circuits intégrés 3D (CIRCUIT DESIGN) comprenant des conceptions en cellules standard provenant de la librairie de cellules standard.
Comme cela est connu de l'homme de l'art, une cellule standard est une conception de circuit d'un dispositif ou d'un groupe de dispositifs qui peut être réutilisée dans une conception de circuit intégré. Les cellules standard peuvent être définies de façon électronique, par exemple dans une librairie de cellules standard stockée dans une mémoire. En particulier, la définition d'une cellule standard comprend par exemple des paramètres définissant la disposition, les dimensions et les interconnexions des dispositifs à transistors et/ou d'autres dispositifs formant la cellule standard. Pendant la conception d'un circuit, la disposition et le tracé d'un circuit comprenant des cellules standard interconnectées peuvent être déterminés en utilisant une opération de placement et de routage sur la base des paramètres de chaque cellule standard. Le terme "cellule standard" sera utilisé ici pour désigner un circuit dans un dispositif semi-conducteur fabriqué, et le terme "conception de cellule standard" sera utilisé pour désigner la définition électronique d'une cellule, par exemple mémorisée électroniquement dans une librairie de cellules standard comme la librairie 208.
La figure 3A est une vue à plat d'une cellule standard CMOS 2D 300. Dans l'exemple de la figure 3A, la cellule standard 300 comprend une seule couche de transistors, et est rectangulaire, ayant une largeur y et une longueur x. La cellule standard 300 comprend des dispositifs CMOS, les dispositifs à canal P (PMOS) étant fornés dans une région P indiquée par un rectangle en pointillés 302 s'étendant sur la toute la longueur x de la cellule standard 300 et sur environ la moitié de la largeur y, et les dispositifs à canal N (NMOS) étant formés dans une région N indiquée par un rectangle en pointillés 304 s'étendant aussi sur toute la longueur x de la cellule standard 300 et sur environ la moitié de la largeur y. Les dispositifs PMOS 306 et les dispositifs NMOS 308 sont représentés en figure 3A avec des régions de grille et de source/drain s'étendant dans la direction y·
La figure 3B est une vue en perspective de la cellule standard 2D 300, et illustre les rails de tension de la cellule. Par exemple, un rail de masse (GND) 310 s'étend suivant la longueur x de la cellule standard, près d'un bord de la cellule standard, et un rail d'alimentation VDD 312 s'étend par exemple suivant la longueur x de la cellule standard, près du bord opposé de la cellule standard. Dans certains modes de réalisation, des grilles polarisées s'étendent à mi-chemin entre les rails 310 et 312. Les grilles polarisées sont par exemple des structures en silicium polycristallin similaires à des grilles de transistors, mais sont inactives, étant par exemple polarisées en permanence à une certaine tension comme la tension VDD ou la tension de masse. Comme cela est connu dans la technique, les grilles polarisées 314 présentent l'avantage d'améliorer les performances en évitant le besoin d'utiliser des tranchées pour séparer physiquement des régions actives de dispositifs adjacents.
Pour aider à la conception d'un circuit 3D, une version 3D de la cellule standard 300 est par exemple générée, comme on va le décrire maintenant en faisant référence aux figures 4A et 4B.
La figure 4A est une vue à plat d'un niveau supérieur (T2) et d'un niveau inférieur (Tl) d'une cellule standard 3D 400. Le niveau supérieur T2 comprend par exemple la totalité des transistors NMOS de la cellule standard, et le niveau inférieur Tl comprend par exemple la totalité des transistors PMOS de la cellule standard. La largeur y de chaque niveau de la cellule standard est par exemple la même que la largeur y de la cellule standard 300 des figures 3A et 3B, et ainsi il y a par exemple de la place pour deux transistors NMOS sur la largeur y du niveau Tl, et pour deux transistors PMOS sur la largeur y du niveau T2. Ainsi, le niveau T2 comprend par exemple des régions 402 et 404 de transistors NMOS 406, chaque région s'étendant sur la longueur x' de la cellule standard, et occupant environ la moitié de la largeur y. De façon similaire, le niveau Tl comprend par exemple des régions 408 et 410 de transistors PMOS 412, chaque région s'étendant sur la longueur x' de la cellule standard, et occupant environ la moitié de la largeur y. La longueur de chaque niveau Tl, T2 est par exemple égale à x'=x.a, où a est par exemple inférieur ou égal à 1. Par exemple, dans un mode de réalisation a est égal à environ 0,54.
La figure 4B est une vue en perspective de la cellule standard 3D 400, et illustre les rails de tension de la cellule. Chaque niveau comprend par exemple un agencement de rails de tension similaire à celui de la cellule 2D de la figure 3B. Par exemple, le niveau supérieur T2 comprend, au niveau d'un de ses bords, un rail de masse 414 étendant sur la longueur x' de la cellule, et au niveau du bord opposé, un rail de tension VDD 416 s'étendant sur la longueur x' de la cellule. Étant donné que les transistors du niveau T2 sont des transistors NMOS, un autre rail de masse 417 est par exemple formé parallèle au rail 416, et isolé de celui-ci, ce qui permet aux transistors 406 (non représentés en figure 4B) se trouvant dans la région 402 d'être couplés à un rail de masse.
Le niveau inférieur Tl a par exemple une disposition similaire à celle du niveau T2, excepté qu'il comprend les régions 408, 410 de transistors PMOS plutôt que les régions 402, 404 de transistors NMOS. En outre, des rails de tension 418, 420 du niveau Tl, qui sont par exemple agencés de manière similaire aux rails de tension 414 et 416 du niveau T2, sont tous les deux par exemple des rails de tension VDD. Par conséquent, dans l'exemple de la figure 4B, aucun rail de tension additionnel, similaire au rail 417, n'est prévu dans le niveau Tl. Le rail de tension 416 reçoit par exemple la tension d'alimentation VDD par l'intermédiaire d'une connexion provenant du dessus (non représentée en figure 4B), et la tension d'alimentation est ensuite fournie au rail d'alimentation 420 par l'intermédiaire d'un ou plusieurs vias 3D 422. Le niveau T2 est par exemple aligné sur le niveau Tl de telle sorte que le rail de tension 416 du niveau T2 est superposé au moins partiellement au rail de tension 420 du niveau Tl, ce qui permet aux vias verticaux 422 de connecter ces rails. Dans 1'exemple de la figure 4B, il y a quatre vias 422 de la sorte. Le rail d'alimentation 418 est par exemple couplé au rail d'alimentation 420 par une ou plusieurs grilles polarisées 424 du niveau Tl de la cellule standard 400, et/ou par une ou plusieurs cellules de remplissage décrites plus en détail ci-après. De façon similaire, le rail d'alimentation 417 est par exemple couplé au rail d'alimentation 414 par une ou plusieurs grilles polarisées 426 du niveau T2, et/ou par une ou plusieurs cellules de remplissage décrites plus en détail ci-après.
Bien que dans le mode de réalisation de la figure 4B, le niveau supérieur T2 soit réservé pour des transistors NMOS et le niveau inférieur Tl soit réservé pour des transistors PMOS, dans des variantes de réalisation le niveau supérieur T2 pourrait être réservé pour des transistors PMOS et le niveau inférieur Tl pourrait être réservé pour des transistors NMOS. Dans un tel cas, les rails 416, 418 et 420 sont par exemple des rails de tension de masse.
La figure 4C est une vue en coupe passant à travers la structure de la figure 4B dans un plan défini par des lignes A-A dans le niveau T2 de la figure 4B et par des lignes A' -A' dans le niveau Tl dé la figure 4B.
La cellule standard 3D 400 comprend par exemple une couche de poignée 450, formée par exemple en silicium massif, sur laquelle le niveau Tl est formé. Le niveau Tl comprend par exemple une couche diélectrique inter-couche 452 formée sur la couche de poignée 450, une couche active 454 formée sur la couche diélectrique 452, et une couche métallique 456 dans laquelle les rails de tension 418 et 420 sont formés. Alors que la structure de la figure 1 comprend 7 couches métalliques ml à m7, dans l'exemple de la figure 4C, chaque niveau Tl, T2 ne comporte qu'une seule couche métallique, qui correspond par exemple à une couche métallique ml. Dans des variantes de réalisation, d'autres couches métalliques pourraient être prévues dans l'un ou l'autre des niveaux, ou dans les deux. Le niveau T2 comprend par exemple une couche diélectrique inter-couche 458 formée sur la couche métallique 456 du niveau Tl, une couche active 460 formée sur la couche diélectrique 458, et une couche métallique 462 dans laquelle les rails de tension 414 et 416 sont formés.
Un via 3D vertical 422, constitué de métal ou de siliciure, connecte par exemple les rails de tension 416 et 420 des niveaux T2 et Tl respectivement. Le via 422 est par exemple un MIV ayant les dimensions indiquées précédemment.
La figure 5 est un organigramme représentant des opérations dans un procédé de génération d'une conception de cellule standard 3D et de fabrication de la cellule standard 3D selon un exemple de réalisation. Le procédé est par exemple réalisé par le dispositif de traitement 202 de la figure 2, sous le contrôle d'instructions mémorisées dans la mémoire d'instructions 204.
Dans certains modes de réalisation, le procédé implique la conversion d'une conception de cellule standard 2D en une conception de cellule standard 3D. Dans un tel cas, le procédé commence par exemple avec une cellule standard 2D, comme cela est représenté dans une étape initiale 501 en figure 5.
Dans une étape 502, une conception de cellule standard 3D ayant N niveaux est produite, N étant par exemple un entier pair supérieur ou égal à 2. Chaque niveau a par exemple un rail d'alimentation le long de bords opposés. La surface de chaque niveau est par exemple comprise entre 50 et 60 pourcent de la surface de la cellule standard 2D.
Dans une étape 503, les transistors PMOS de la cellule standard 2D sont affectés à un ou plusieurs premiers niveaux de la conception de cellule standard 3D, et les transistors NMOS de la cellule standard 2D sont affectés à un ou plusieurs deuxièmes niveaux de la conception de cellule standard 3D. Dans le cas d'une conception de cellule standard 3D ayant deux niveaux, un niveau est par exemple réservé à des transistors NMOS, et l'autre à des transistors PMOS. Dans le cas où il y a plus que 2 niveaux, il y a par exemple un nombre égal de premiers niveaux réservés à des transistors PMOS et de deuxièmes niveaux réservés à des transistors NMOS. Le nombre de transistors PMOS et NMOS dans la cellule standard 2D, et les longueurs de grille des transistors, sont par exemple conservés dans la conception de cellule standard 3D.
Dans une étape 504, un rail d'alimentation du niveau supérieur de la conception de cellule standard 3D est couplé à un rail d'alimentation correspondant de chaque autre niveau, par exemple au rail d'alimentation positionné verticalement en dessous du rail d'alimentation du niveau supérieur.
Dans une étape 505, les rails d'alimentation de chaque niveau qui ne sont pas déjà couplés par un via 3D à un rail se trouvant dans vin niveau supérieur sont couplés à un autre rail de tension dans leur niveau. Dans l'exemple de la figure 4B, cela implique un couplage, par exemple en utilisant une ou plusieurs grilles polarisées, du rail de tension de masse 417 au rail de masse 414, et du rail de tension VDD 418 au rail de tension VDD 420. En plus, ou à la place, de l'utilisation de grilles polarisées pour coupler les rails d'alimentation entre eux, une ou plusieurs cellules de remplissage pourraient être utilisées pour mettre en œuvre des connexions appropriées, comme on va le décrire plus en détail ci-après en faisant référence aux figures 6A et 6B. En outre, les grilles, les sources et les drains des transistors NMOS et PMOS de la conception de cellule standard 3D sont par exemple couplés à des rails d'alimentation appropriés dans leur niveau, par exemple en utilisant des contacts métalliques et/ou des vias 3D.
Dans une étape 506, un circuit est par exemple fabriqué sur la base de la conception de cellule standard 3D, en utilisant un procédé de fabrication 3D monolithique. Par exemple, la conception de cellule standard 3D est incluse, pendant une conception de circuit, une ou plusieurs fois dans une conception de circuit 3D constituée de cellules standard. Cette conception de circuit 3D, comprenant une ou plusieurs occurrences de la conception de cellule standard 3D, est ensuite par exemple fabriquée.
La figure 6A est une vue à plat de trois cellules adjacentes sur un niveau inférieur d'un circuit 3D comprenant la cellule standard 3D 400 des figures 4A à 4C. Dans l'exemple de la figure 6A, les cellules se trouvant sur le côté gauche et le côté droit sont des cellules standard 3D 400, et une cellule centrale 602 est une cellule de remplissage.
Comme cela est connu de l'homme de l'art, les cellules de remplissage sont des cellules d'un circuit intégré qui sont utilisées pour remplir une région qui autrement serait vide. Les cellules de remplissage ne réalisent aucune fonction de traitement dans le circuit, mais ont pour rôle d'assurer une continuité entre certains éléments du circuit comme les rails de tension d'alimentation.
La cellule de remplissage 602 comprend par exemple un rail de tension 604, connectant les rails de tension 420 des cellules standard adjacentes, et un rail de tension 606 connectant les rails de tension 418 des cellules standard adjacentes. En outre, la cellule de remplissage 602 comprend aussi par exemple une ou plusieurs pistes conductrices 608, couplant entre eux les rails de tension 604 et 606. Les pistes conductrices 608 pourraient être en métal ou en un autre matériau tel que du silicium polycristallin. Dans un mode de réalisation, les pistes conductrices 608 sont des grilles polarisées. La cellule de remplissage 602 assure ainsi une connexion électrique entre les rails de tension 418 et 420 de la cellule standard 3D.
La figure 6B une vue à plat de trois cellules adjacentes sur un niveau supérieur d'un circuit 3D comprenant la cellule standard 3D 400 des figures 4A à 4C. L'agencement est similaire à celui de la figure 6A, les cellules des côtés gauche et droit étant des cellules standard 3D 400, et une cellule centrale 612 étant une cellule de remplissage. La cellule de remplissage 612 comprend par exemple un rail de tension 614 connectant les rails de tension 416 des cellules standard adjacentes, et un rail de tension 616 connectant les rails de tension 414 des cellules standard adjacentes. Le niveau supérieur des cellules standard 400 comprend l'autre rail de tension 417, et ainsi la cellule de remplissage 612 comprend aussi par exemple un autre rail de tension 617 connectant les rails de tension 417 des cellules adjacentes. Des pistes conductrices 618 de la cellule de remplissage 612 couplent par exemple entre eux les rails de tension 616 et 617.
La figure 7 est une vue en perspective d'une cellule standard 3D selon un autre exemple dans lequel elle comprend 4 niveaux Tl, T2, T3 et T4 empilés dans cet ordre à partir du niveau inférieur Tl jusqu'au niveau supérieur T4. Les niveaux Tl et T3 sont similaires au niveau Tl de la cellule 400 de la figure 4B, et les niveaux T2 et T4 sont similaires au niveau T2 de la cellule 400 de la figure 4B. Toutefois, dans l'exemple de la figure 7, des vias verticaux 422 connectent par exemple chacun des rails de tension 416, 420 des niveaux respectifs Tl à T4, et des vias verticaux additionnels 702 connectent par exemple chacun des rails de tension 414 et 418 des niveaux respectifs Tl à T4. De cette manière, la tension d'alimentation VDD et la tension d'alimentation de masse peuvent être fournies toutes les deux aux rails de tension de chaque niveau. Dans le cas des niveaux Tl et T3 de transistors PMOS, les transistors se trouvant dans les régions 410 pourraient en général être couplés à un rail de tension VDD, et ainsi un rail additionnel 704 est par exemple prévu, similaire au rail 417 des niveaux T2 et T4, mais couplé au rail de tension VDD. Par exemple, les rails de tension 704 des niveaux Tl et T3 sont couplés aux rails de tension 420 du même niveau par des grilles polarisées 706.
Un avantage des modes de réalisation décrits ici est que des tensions d'alimentation peuvent être fournies à des transistors de types de conductivité différents dans une pluralité de niveaux d'une cellule standard 3D de manière simple et sans nécessiter une grande surface de puce.
Avec la description ainsi faite d'au moins un mode de réalisation illustratif, diverses altérations, modifications et améliorations apparaîtront facilement à l'homme de l'art. Par exemple, alors que les figures 4B et 7 illustrent respectivement des exemples de cellules standard 3D ayant deux et quatre niveaux, dans des variantes de réalisation il pourrait y avoir un nombre quelconque de niveaux, et on pourrait utiliser toute sorte de distribution de transistors NMOS et PMOS dans chacun des niveaux.
En outre, les divers éléments décrits en relation avec les divers modes de réalisation pourraient être combinés, dans des variantes de réalisation, selon diverses combinaisons. Par exemple, l'utilisation de cellules de remplissage pour coupler des rails d'alimentation, comme cela a été décrit en relation avec la figure 6B, pourrait s'appliquer également au mode de réalisation de la figure 7 afin de coupler entre eux les rails d'alimentation 414 et 417, et les rails d'alimentation 420 et 704.

Claims (14)

  1. REVENDICATIONS
    1. Cellule standard 3D comprenant : un premier niveau (Tl) comprenant des premier et deuxième rails de tension (420, 418) et un ou plusieurs transistors (412) d'un premier type de conductivité couplés au moins au premier rail de tension (420) ; un deuxième niveau (T2) comprenant des troisième et quatrième rails de tension (416, 414) et un ou plusieurs transistors (406) d'un deuxième type de conductivité couplés au quatrième rail de tension (414), le deuxième niveau (T2) étant disposé au-dessus du premier niveau (Tl) de telle sorte que le troisième rail de tension (416) est superposé au moins partiellement au premier rail de tension (420) ; et un ou plusieurs vias 3D s'étendant entre les premier et deuxième niveaux (Tl, T2) et interconnectant les premier et troisième rails de tension (420, 416).
  2. 2. Cellule standard 3D selon la revendication 1, dans laquelle les premier et deuxième rails de tension (420, 418) sont couplés entre eux par une ou plusieurs grilles polarisées (424) formées dans le premier niveau (Tl).
  3. 3. Cellule standard 3D selon la revendication 1 ou 2, dans laquelle le premier rail de tension (420) est adapté à fournir un premier niveau de tension (VDD) à un ou plusieurs des transistors du premier niveau (Tl), et le quatrième rail de tension (414) est adapté à fournir un deuxième niveau de tension (GND) à un ou plusieurs des transistors du deuxième niveau (T2).
  4. 4. Cellule standard 3D selon la revendication 3, dans laquelle le deuxième niveau (T2) comprend un autre rail de tension (417) adapté à fournir le deuxième niveau de tension (GND) à un ou plusieurs autres transistors du deuxième niveau (T2).
  5. 5. Cellule standard 3D selon la revendication 4, dans laquelle l'autre rail de tension (417) est couplé au quatrième rail de tension (414) par l'intermédiaire d'une ou plusieurs grilles polarisées (426).
  6. 6. Cellule standard 3D selon l'une quelconque des revendications 1 à 5, comprenant en outre un ou plusieurs autres vias 3D (702) s'étendant entre les premier et deuxième niveaux (Tl, T2) et interconnectant les deuxième et quatrième rails de tension (418, 414).
  7. 7. Cellule standard 3D selon l'une quelconque des revendications 1 à 6, dans laquelle : les premier et deuxième rails de tension (420, 418) sont disposés au niveau de bords opposés du premier niveau (Tl), le premier rail de tension (420) étant couplé à un ou plusieurs transistors du premier type de conductivité formés dans une première région (408) du premier niveau (Tl), et le deuxième rail de tension (418) étant couplé à un ou plusieurs transistors du premier type de conductivité formés dans une deuxième région (410) du premier niveau (Tl).
  8. 8. Cellule standard 3D selon l'une quelconque des revendications 1 à 7, dans laquelle les transistors du premier type de conductivité sont des transistors PMOS et les transistors du deuxième type de conductivité sont des transistors NMOS.
  9. 9. Cellule standard 3D selon l'une quelconque des revendications 1 à 8, dans laquelle chacun desdits un ou plusieurs vias 3D a un diamètre compris entre 35 et 120 nm.
  10. 10. Circuit 3D comprenant : au moins une cellule standard 3D selon l'une quelconque des revendications 1 à 9 ; et une ou plusieurs cellules de remplissage (602), comprenant chacune : un premier niveau comportant un premier rail de tension (604) couplé au premier rail de tension (420) de la cellule standard 3D et un deuxième rail de tension (606) couplé au deuxième rail de tension (418) de la cellule standard 3D ; et une ou plusieurs pistes conductrices (608) couplant entre eux les premier et deuxième rails de tension (604, 606) de la cellule de remplissage.
  11. 11. Procédé de conception de circuit d'une cellule standard 3D, le procédé comprenant : définir, par un dispositif de traitement (202), un premier niveau (Tl) de la cellule standard 3D comprenant des premier et deuxième rails de tension (420, 418) et un ou plusieurs transistors (412) d'un premier type de conductivité couplés au moins au premier rail de tension (420) ; définir, par le dispositif de traitement (202), un deuxième niveau (T2) de la cellule standard 3D comprenant des troisième et quatrième rails de tension (416, 414) et un ou plusieurs transistors (406) d'un deuxième type de conductivité couplés au quatrième rail de tension (414), le deuxième niveau (T2) étant disposé au-dessus du premier niveau (Tl) de telle sorte que le troisième rail de tension (416) est superposé au moins partiellement au premier rail de tension (420) ; et interconnecter, par le dispositif de traitement (202), les premier et troisième rails de tension (420, 416) en définissant un ou plusieurs vias 3D s'étendant entre les premier et deuxième niveaux (Tl, T2).
  12. 12. Procédé selon la revendication 11, dans lequel la conception de circuit de la cellule standard 3D est basée sur une conception de cellule standard 2D.
  13. 13. Procédé de fabrication d'un circuit comprenant la fabrication d'une cellule standard 3D selon la conception de cellule standard 3D générée par le procédé des revendications 11 ou 12 et en utilisant un procédé de fabrication 3D monolithique.
  14. 14. Procédé selon la revendication 13, dans lequel chacun desdits un ou plusieurs vias 3D est fabriqué avec un diamètre compris entre 35 et 120 nm.
FR1654040A 2016-05-04 2016-05-04 Pending FR3051071A1 (fr)

Priority Applications (1)

Application Number Priority Date Filing Date Title
FR1654040A FR3051071A1 (fr) 2016-05-04 2016-05-04

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
FR1654040A FR3051071A1 (fr) 2016-05-04 2016-05-04

Publications (1)

Publication Number Publication Date
FR3051071A1 true FR3051071A1 (fr) 2017-11-10

Family

ID=56855552

Family Applications (1)

Application Number Title Priority Date Filing Date
FR1654040A Pending FR3051071A1 (fr) 2016-05-04 2016-05-04

Country Status (1)

Country Link
FR (1) FR3051071A1 (fr)

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4851892A (en) * 1987-09-08 1989-07-25 Motorola, Inc. Standard cell array having fake gate for isolating devices from supply voltages
US20070152243A1 (en) * 2005-12-26 2007-07-05 Kabushiki Kaisha Toshiba Standard cell, cell library using a standard cell and method for arranging via contact
US20090212327A1 (en) * 2008-02-26 2009-08-27 Kim Ha-Young Standard cell libraries and integrated circuit including standard cells
US20120306101A1 (en) * 2010-03-29 2012-12-06 Panasonic Corporation Semiconductor device
US8423946B1 (en) * 2010-05-25 2013-04-16 Marvell International Ltd. Circuitry having programmable power rails, architectures, apparatuses, and systems including the same, and methods and algorithms for programming and/or configuring power rails in an integrated circuit
US20150179568A1 (en) * 2013-12-20 2015-06-25 Taiwan Semiconductor Manufacturing Company, Ltd. Method and Apparatus of a Three Dimensional Integrated Circuit
US20150270214A1 (en) * 2014-03-20 2015-09-24 Taiwan Semiconductor Manufacturing Company, Ltd. Method for layout design and structure with inter-layer vias
US20150333008A1 (en) * 2014-05-15 2015-11-19 Qualcomm Incorporated Standard cell architecture with m1 layer unidirectional routing

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4851892A (en) * 1987-09-08 1989-07-25 Motorola, Inc. Standard cell array having fake gate for isolating devices from supply voltages
US20070152243A1 (en) * 2005-12-26 2007-07-05 Kabushiki Kaisha Toshiba Standard cell, cell library using a standard cell and method for arranging via contact
US20090212327A1 (en) * 2008-02-26 2009-08-27 Kim Ha-Young Standard cell libraries and integrated circuit including standard cells
US20120306101A1 (en) * 2010-03-29 2012-12-06 Panasonic Corporation Semiconductor device
US8423946B1 (en) * 2010-05-25 2013-04-16 Marvell International Ltd. Circuitry having programmable power rails, architectures, apparatuses, and systems including the same, and methods and algorithms for programming and/or configuring power rails in an integrated circuit
US20150179568A1 (en) * 2013-12-20 2015-06-25 Taiwan Semiconductor Manufacturing Company, Ltd. Method and Apparatus of a Three Dimensional Integrated Circuit
US20150270214A1 (en) * 2014-03-20 2015-09-24 Taiwan Semiconductor Manufacturing Company, Ltd. Method for layout design and structure with inter-layer vias
US20150333008A1 (en) * 2014-05-15 2015-11-19 Qualcomm Incorporated Standard cell architecture with m1 layer unidirectional routing

Similar Documents

Publication Publication Date Title
JP7335309B2 (ja) ３次元メモリデバイスのハイブリッドボンディングコンタクト構造
EP0810665B1 (fr) Matrice de mémoire ROM compacte
CN102820280B (zh) 用于集成电路的非分层式金属层
TWI425606B (zh) ３ｄ積體電路層內連線
TWI489592B (zh) 積體電路３ｄ記憶體陣列及製造方法
KR20200133796A (ko) 인터포저를 이용하여 장치 칩이 적층된 3차원 메모리 장치
FR2975803A1 (fr) Circuit integre realise en soi comprenant des cellules adjacentes de differents types
US7829462B2 (en) Through-wafer vias
US10032780B2 (en) Semiconductor device including dummy metal
KR102387948B1 (ko) Tsv 구조물을 구비한 집적회로 소자
US20230326855A1 (en) Power delivery network for cfet with buried power rails
FR2542528A1 (fr) Reseau universel automatise de composants electroniques dont la geometrie peut etre modifiee
FR3066297A1 (fr) Dispositif quantique a qubits de spin
FR2980640A1 (fr) Circuit integre en technologie fdsoi avec partage de caisson et moyens de polarisation des plans de masse de dopage opposes presents dans un meme caisson
EP3206230A1 (fr) Dispositif a structure d'interconnexions pour former un chemin de conduction ou un plan conducteur a forte capacite de decouplage
FR3028637A1 (fr)
FR3077925A1 (fr) Circuit integre tridimensionnel face a face de structure simplifiee
FR2968128A1 (fr) Cellule precaracterisee pour circuit intégré
FR3051071A1 (fr)
KR20220039739A (ko) 효율적인 3d 집적 관련 출원 데이터를 위한 매우 규칙적인 논리 설계
US9837994B2 (en) Stacked delay element and method of assembling same
FR3001333A1 (fr) Grille arriere dans transistor de selection pour dram embarquee
FR2958077A1 (fr) Cellule memoire sram a quatre transistors munis d'une contre-electrode
TWI829426B (zh) 多層堆疊晶圓接合結構及其製作方法
FR2967299A1 (fr) Circuit intégré avec protection contre des extrusions de cuivre

Legal Events

Date Code Title Description
PLFP Fee payment

Year of fee payment: 2

PLSC Publication of the preliminary search report

Effective date: 20171110

PLFP Fee payment

Year of fee payment: 3

RX Complete rejection