EP1728269A1 - Procede de realisation d"un transistor a effet de champ a canal en carbone diamant et transistor obtenu - Google Patents

Procede de realisation d"un transistor a effet de champ a canal en carbone diamant et transistor obtenu

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EP1728269A1
EP1728269A1 EP05744607A EP05744607A EP1728269A1 EP 1728269 A1 EP1728269 A1 EP 1728269A1 EP 05744607 A EP05744607 A EP 05744607A EP 05744607 A EP05744607 A EP 05744607A EP 1728269 A1 EP1728269 A1 EP 1728269A1
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layer
channel
transistor
diamond
etching
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EP05744607A
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Simon Deleonibus
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Commissariat à l'Énergie Atomique et Aux Énergies Alternatives
Original Assignee
Commissariat a lEnergie Atomique CEA
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Publication date
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    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/674—Thin-film transistors [TFT] characterised by the active materials
    • H10D30/6741—Group IV materials, e.g. germanium or silicon carbide
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    • H10D30/031—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT]
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    • H10D62/8303—Diamond

Definitions

  • the invention relates to a method for producing a field effect transistor comprising a source and a drain connected by a channel controlled by a gate electrode separated from the channel by a gate insulator, the channel being constituted by a carbon layer. diamond.
  • a field effect transistor has a source and a drain which are connected by a channel.
  • a gate electrode separated from the channel by a gate insulator, makes it possible to control the conduction state of the channel.
  • the source, the drain and the channel of the field effect transistors are made from semiconductor material, for example silicon.
  • CMOS type inverter For the production of a CMOS type inverter, a PMOS type transistor and an NMOS type transistor are assembled. Optimal operation of the inverter requires that the saturation current in the PMOS transistor be equal to the saturation current in the NMOS transistor.
  • the electric current flowing through the channel In an NMOS transistor, the electric current flowing through the channel is an electron current, while in a PMOS transistor, the electric current flowing through the channel is a hole current.
  • the current is proportional to the mobility of the corresponding charge carriers. Since the mobility of electrons in silicon is greater than the mobility of holes in silicon, the dimensions of the NMOS and PMOS transistors are adapted so as to obtain equal saturation currents in the NMOS and PMOS transistors.
  • the PMOS transistor of a CMOS inverter for example, has a channel width greater than the channel width of the associated NMOS transistor. The miniaturization of the CMOS inverter is then limited by the dimensions of the PMOS transistor.
  • Field effect transistors having diamond channels are well known.
  • a P-doped semiconductor diamond layer forms a channel.
  • a source and a drain are formed by N-doped semiconductor diamond layers.
  • a diamond gate insulator is placed on the channel and a gate electrode is placed on this gate insulator.
  • the document US Pat. No. 5,107,315 also describes a transistor having an N-doped channel and P-doped source and drain. The fabrication of the transistor consists in successively making the channel, the source and drain, the gate insulator and the gate. Such a transistor may have parasitic capacitances between drain and gate and between source and gate, which deteriorates the performance of the transistor.
  • the object of the invention is to remedy these drawbacks and in particular to make it possible to produce transistors and logic gates of small dimensions having low parasitic capacities.
  • the method successively comprises the deposition of a layer of diamond carbon on a substrate, depositing a gate insulating layer on the diamond carbon layer, depositing, on the gate insulating layer, at least one conductive layer and its etching, so as to form the gate electrode, depositing 'an insulating material on the sides of the gate electrode to constitute a lateral insulator, the etching of the insulating gate layer, the etching of the diamond carbon layer so as to delimit the channel, the deposition, on both sides and 'other of the channel, a semiconductor material intended to constitute the source and a semiconductor material intended to constitute the drain.
  • Another object of the invention is a transistor obtained by the method according to the invention and a CMOS type logic gate comprising such transistors.
  • FIG. 1 to 5 illustrate a particular embodiment of a method for producing a transistor according to the invention.
  • FIG. 6 schematically represents a CMOS inverter comprising transistors according to the invention. Description of particular embodiments
  • the field effect transistor according to the invention comprises a channel formed by a diamond carbon layer.
  • the channel can be doped with N type dopants to form a PMOS type transistor or P type dopants to form an NMOS type transistor.
  • N type dopants for a doping of 10 15 atoms per cubic centimeter, diamond carbon has, at room temperature, an electron mobility of 1800cm 2 / Vs and a hole mobility of 1800cm 2 / Vs.
  • a layer 1 of diamond carbon is deposited on a substrate 2, as shown in FIG. 1.
  • the substrate may comprise, on its surface, a thin insulating layer, for example an oxide layer having a high dielectric constant , for example alumina.
  • an insulating grid layer 3 is deposited on the diamond carbon layer 1.
  • a conductive layer 4 is deposited on the insulating grid layer 3.
  • the conductive layer 4 can be constituted by the superposition of a first conductive layer 4a and a second layer 4b, conductive or no, which can be used as an etching or implantation masking layer.
  • the conductive layer 4a can be deposited by low pressure chemical vapor deposition or by epitaxy.
  • An etching step makes it possible to delimit the conductive layer 4 laterally, by means of a mask (not shown), so as to form the gate electrode 5.
  • the deposition of an insulating material on the sides of the gate electrode 5 makes it possible to constitute a lateral insulator 6 of the gate electrode 5.
  • the lateral electrical insulator 6 can be produced by deposition, around the gate electrode 5, a layer having a thickness corresponding to the thickness of the conductive layer 4, followed by etching by means of a mask (not shown).
  • FIG. 2 is shown the etching of the gate insulating layer 3 in the areas of the substrate 2 not covered by the gate electrode 5 and the insulator 6. This etching can be carried out using chlorinated mixtures and a technique of hot cathode type.
  • the etching of the layer 1 of diamond carbon makes it possible to delimit the channel 7 laterally. To attack the diamond carbon, it is sufficient to oxidize it.
  • a mixture of oxygen and argon can be used, serving as a carrier gas and making it possible to dilute the oxygen with a view to finely regulating the attack speed.
  • Layer 1 of diamond carbon can be etched by anisotropic or isotropic etching, as shown in FIG. 3. By isotropic etching, we obtain a shrinkage 8 of layer 1 of diamond carbon under the insulating grid layer 3, preferably up to the gate electrode 5.
  • the isotropic etching can be carried out by low energy oxygen plasma or by means of an oxygen flow directed onto the layer 1 of diamond carbon.
  • Anisotropic etching can be carried out by reactive ion etching using an oxygen plasma.
  • the substrate 2 can be densified by oxygen plasma at the end of the etching of the diamond carbon layer 1.
  • FIG. 4 shows the deposition on the substrate 2, on either side of the channel 7, for example by epitaxy, of a semiconductor material 9a and 9b intended to constitute the source and the drain respectively.
  • An anisotropic etching of the semiconductor material 9a and 9b in the areas of the substrate 2 not covered by the gate electrode and the lateral insulator 6 makes it possible to delimit the semiconductor material 9a and 9b laterally and to form the source 10 and the drain 11, as shown in FIG. 5.
  • the etching of the semiconductor material makes it possible in particular to obtain a small transistor.
  • the fabrication of the transistor ends with the formation of contact elements connected to the source 10 and to the drain 11, by depositing a metal 12 on the substrate 2, planarization, for example by chemical-mechanical route, and etching of the metal. 12.
  • the source 10 and the drain 11 can be made of different materials.
  • the materials 9a and 9b can then be anisotropically etched to delimit the source 10 and the drain 11 respectively, as previously.
  • the semiconductor material 9a can, for example, be diamond, constituting the source 10 of an NMOS or PMOS type transistor.
  • the semiconductor material 9b can, for example, be diamond, germanium, gallium arsenide or indium antimonide to constitute the drain 11 of an NMOS transistor, and diamond or germanium to constitute the drain 11 of a PMOS transistor.
  • the method described above makes it possible in particular to automatically align the source and the drain with respect to the grid. This avoids the formation of parasitic capacitances between drain and gate and between source and gate, which deteriorate the performances of the transistor.
  • the assembly constituted by the gate electrode 5, the lateral insulator 6 and the corresponding part of the gate insulator 3, serves as a mask for etching the layer 1 of diamond carbon, so as to delimit the channel 7. Then , the source and the drain are positioned around the channel, at the same level, under said assembly.
  • a PMOS transistor 13 and an NMOS transistor 14, constituting a CMOS type inverter, respectively comprise a source 10, a drain 11 and a gate electrode.
  • Their gate electrodes 5 are connected to a common conductor 15.
  • the PMOS and NMOS transistors have substantially the same dimensions, in particular their channel widths L are identical.

Landscapes

  • Thin Film Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

Le transistor à effet de champ comporte une source (10) et un drain (11) reliés par un canal (7) commandé par une électrode de grille (5) séparée du canal (7) par un isolant de grille (3). Le canal (7) est constitué par une couche en carbone diamant. Le procédé de réalisation du transistor comporte successivement le dépôt d'une couche de carbone diamant sur un substrat (2), le dépôt d'une couche isolante de grille (3) et le dépôt d'au moins une couche conductrice (4). La couche conductrice (4) est gravée de manière à former l'électrode de grille (5). Ensuite un matériau isolant est déposé sur des flancs de l'électrode de grille (5) pour constituer un isolant latéral (6). Puis, la couche isolante de grille (3) est gravée et la couche de carbone diamant est gravée de manière à délimiter le canal (7). Ensuite, un matériau semi-conducteur destiné à constituer la source (10) et un matériau semi-conducteur destiné à constituer le drain (11) sont déposés de part et d'autre du canal (7).

Description

Procédé de réalisation d'un transistor à effet de champ à canal en carbone diamant et transistor obtenu
Domaine technique de l'invention
L'invention concerne un procédé de réalisation d'un transistor à effet de champ comportant une source et un drain reliés par un canal commandé par une électrode de grille séparée du canal par un isolant de grille, le canal étant constitué par une couche en carbone diamant.
État de la technique
Un transistor à effet de champ comporte une source et un drain qui sont reliés par un canal. Une électrode de grille, séparée du canal par un isolant de grille, permet de commander l'état de conduction du canal. Classiquement, la source, le drain et le canal des transistors à effet de champ sont réalisés à partir de matériau semi-conducteur, par exemple le silicium.
Pour la réalisation d'un inverseur de type CMOS, un transistor de type PMOS et un transistor de type NMOS sont assemblés. Le fonctionnement optimal de l'inverseur requiert que le courant de saturation dans le transistor PMOS soit égal au courant de saturation dans le transistor NMOS. Dans un transistor NMOS, le courant électrique parcourant le canal est un courant d'électrons, tandis que dans un transistor PMOS, le courant électrique parcourant le canal est un courant de trous. Le courant est proportionnel à la mobilité des porteurs de charge correspondants. La mobilité des électrons dans le silicium étant supérieure à la mobilité des trous dans le silicium, les dimensions des transistors NMOS et PMOS sont adaptées de manière à obtenir des courants de saturation égaux dans les transistors NMOS et PMOS. Ainsi, le transistor PMOS d'un inverseur CMOS, par exemple, a une largeur de canal supérieure à la largeur de canal du transistor NMOS associé. La miniaturisation de l'inverseur CMOS est alors limitée par les dimensions du transistor PMOS.
Les transistors à effet de champ comportant des canaux en diamant sont bien connus. Le document US5107315, par exemple, décrit un transistor à effet de champ de type métal/isolant/semi-conducteur (MIS) disposé sur une couche isolante en diamant formée sur un substrat en silicium. Une couche de diamant semi-conductrice dopée P forme un canal. Une source et un drain sont formés par des couches en diamant semi-conductrices dopées N. Un isolant de grille en diamant est disposé sur le canal et une électrode de grille est disposée sur cet isolant de grille. Le document US5107315 décrit également un transistor ayant un canal dopé N et des source et drain dopés P. La fabrication du transistor consiste à réaliser successivement le canal, les source et drain, l'isolant de grille et la grille. Un tel transistor peut présenter des capacités parasites entre drain et grille et entre source et grille, ce qui détériore les performances du transistor.
Objet de l'invention
L'invention a pour but de remédier à ces inconvénients et en particulier de permettre de réaliser des transistors et des portes logiques de faibles dimensions présentant de faibles capacités parasites.
Selon l'invention, ce but est atteint par les revendications annexées et, en particulier, par le fait que le procédé comporte successivement le dépôt d'une couche de carbone diamant sur un substrat, le dépôt d'une couche isolante de grille sur la couche de carbone diamant, le dépôt, sur la couche isolante de grille, d'au moins une couche conductrice et sa gravure, de manière à former l'électrode de grille, le dépôt d'un matériau isolant sur des flancs de l'électrode de grille pour constituer un isolant latéral, la gravure de la couche isolante de grille, la gravure de la couche de carbone diamant de manière à délimiter le canal, le dépôt, de part et d'autre du canal, d'un matériau semi-conducteur destiné à constituer la source et d'un matériau semi-conducteur destiné à constituer le drain.
L'invention a également pour but un transistor obtenu par le procédé selon l'invention et une porte logique de type CMOS comportant de tels transistors.
Description sommaire des dessins
D'autres avantages et caractéristiques ressortirόnt plus clairement de la description qui va suivre de modes particuliers de réalisation de l'invention donnés à titre d'exemples non limitatifs et représentés aux dessins annexés, dans lesquels :
Les figures 1 à 5 illustrent un mode de réalisation particulier d'un procédé de réalisation d'un transistor selon l'invention. La figure 6 représente schématiquement un inverseur CMOS comportant des transistors selon l'invention. Description de modes particuliers de réalisation
Le transistor à effet de champ selon l'invention comporte un canal constitué par une couche en carbone diamant. Le canal peur être dopé par des dopants du type N pour former un transistor de type PMOS ou des dopants du type P pour former un transistor de type NMOS. Pour un dopage de 1015 atomes par centimètre cube, le carbone diamant a, à température ambiante, une mobilité d'électrons de 1800cm2/Vs et une mobilité de trous de 1800cm2/Vs. Deux transistors, respectivement de type NMOS et de type PMOS, dont les canaux ont des largeurs égales, ont alors des courants de saturation identiques. Ceci permet de construire des portes logiques, par exemple un inverseur CMOS, comportant des transistors de type PMOS et NMOS ayant les mêmes dimensions et dont la surface est 28% inférieure à la surface d'un inverseur CMOS à base de silicium.
Selon l'invention, une couche 1 de carbone diamant est déposée sur un substrat 2, comme représenté à la figure 1. Le substrat peut comporter, à sa surface, une couche mince isolante, par exemple une couche en oxyde ayant une forte constante diélectrique, par exemple de l'alumine. Puis, on dépose une couche isolante de grille 3 sur la couche 1 en carbone diamant. Ensuite, une couche conductrice 4 est déposée sur la couche isolante de grille 3. Comme représenté à la figure 1 , la couche conductrice 4 peut être constituée par la superposition d'une première couche 4a conductrice et d'une seconde couche 4b, conductrice ou non, qui peut être utilisée comme couche de masquage à la gravure ou à l'implantation. La couche 4a conductrice peut être déposée par dépôt chimique en phase gazeuse basse pression ou par épitaxie. Une étape de gravure permet de délimiter la couche conductrice 4 latéralement, par l'intermédiaire d'un masque (non-représenté), de manière à former l'électrode de grille 5. Ensuite, le dépôt d'un matériau isolant sur les flancs de l'électrode de grille 5 permet de constituer un isolant latéral 6 de l'électrode de grille 5. L'isolant électrique latéral 6 peut être réalisé par dépôt, autour de l'électrode de grille 5, d'une couche ayant une épaisseur correspondant à l'épaisseur de la couche conductrice 4, suivi par une gravure par l'intermédiaire d'un masque (non-représenté).
Sur la figure 2 est représentée la gravure de la couche isolante de grille 3 dans les zones du substrat 2 non recouvertes par l'électrode de grille 5 et l'isolant 6. Cette gravure peut être réalisée en utilisant des mélanges chlorés et une technique de type cathode chaude.
La gravure de la couche 1 de carbone diamant, représentée à la figure 3, permet de délimiter latéralement le canal 7. Pour attaquer le carbone diamant il suffit de l'oxyder. On favorise la réaction 2C+02=2CO ou encore C+02=C02. On peut utiliser un mélange d'oxygène et d'argon, servant de gaz porteur et permettant de diluer l'oxygène en vue de régler finement la vitesse d'attaque. La couche 1 de carbone diamant peut être gravée par gravure anisotrope ou isotrope, comme représenté à la figure 3. Par gravure isotrope, on obtient un retrait 8 de la couche 1 de carbone diamant sous la couche isolante de grille 3, de préférence jusque sous l'électrode de grille 5. La gravure isotrope peut être effectuée par plasma d'oxygène à faible énergie ou par l'intermédiaire d'un flux d'oxygène dirigé sur la couche 1 de carbone diamant. La gravure anisotrope peut être effectuée par gravure ionique réactive en utilisant un plasma d'oxygène. Le substrat 2 peut être densifié par plasma d'oxygène en fin de la gravure de la couche 1 de carbone diamant.
Sur la figure 4 est représenté le dépôt sur le substrat 2, de part et d'autre du canal 7, par exemple par épitaxie, d'un matériau semi-conducteur 9a et 9b destiné à constituer respectivement la source et le drain. Une gravure anisotrope du matériau semi-conducteur 9a et 9b dans les zones du substrat 2 non recouvertes par l'électrode de grille et l'isolant latéral 6 permet de délimiter latéralement le matériau semi-conducteur 9a et 9b et de former la source 10 et le drain 11, comme représenté à la figure 5. La gravure du matériau semi-conducteur permet en particulier d'obtenir un transistor de faible taille. La fabrication du transistor se termine par la formation d'éléments de contact reliés à la source 10 et au drain 11 , par dépôt d'un métal 12 sur le substrat 2, planarisation, par exemple par voie mécano-chimique, et gravure du métal 12.
En variante, la source 10 et le drain 11 peuvent être constitués de matériaux différents. Dans ce cas, on peut, par exemple, procéder à un masquage de la zone correspondant au drain 11 pendant le dépôt du matériau semi-conducteur 9a destiné à constituer la source 10, retirer le masque, puis masquer le matériau semi-conducteur 9a pendant le dépôt du matériau semi-conducteur 9b et retirer ce second masque. On peut ensuite graver de façon anisotrope les matériaux 9a et 9b pour délimiter respectivement la source 10 et le drain 11 , comme précédemment.
Le matériau semi-conducteur 9a peut, par exemple, être du diamant, constituant la source 10 d'un transistor de type NMOS ou PMOS. Le matériau semiconducteur 9b peut, par exemple, être du diamant, du germanium, de l'arséniure de gallium ou de l'antimoniure d'indium pour constituer le drain 11 d'un transistor NMOS, et du diamant ou du germanium pour constituer le drain 11 d'un transistor PMOS.
Le procédé décrit ci-dessus permet notamment d'aligner automatiquement la source et le drain par rapport à la grille. Ceci permet d'éviter la formation de capacités parasites entre drain et grille et entre source et grille, qui détériorent les performances du transistor. En effet, contrairement au procédé de réalisation selon le document US5107315, dans lequel la source et le drain sont réalisés avant la réalisation de la grille, ces étapes sont inversées dans le procédé décrit ci-dessus. L'ensemble constitué par l'électrode de grille 5, l'isolant latéral 6 et la partie correspondante de l'isolant de grille 3, sert de masque pour graver la couche 1 de carbone diamant, de manière à délimiter le canal 7. Puis, la source et le drain se positionnent autour du canal, au même niveau, sous ledit ensemble.
Sur la figure 6, un transistor PMOS 13 et un transistor NMOS 14, constituant un inverseur de type CMOS, comportent respectivement une source 10, un drain 11 et une électrode de grille. Leurs électrodes de grille 5 sont reliées à un conducteur commun 15. Les transistors PMOS et NMOS ont sensiblement les mêmes dimensions, en particulier leurs largeurs L de canal sont identiques.

Claims

Revendications
1. Procédé de réalisation d'un transistor à effet de champ comportant une source (10) et un drain (11) reliés par un canal (7) commandé par une électrode de grille (5) séparée du canal (7) par un isolant de grille (3), le canal (7) étant constitué par une couche (1) en carbone diamant, procédé caractérisé en ce qu'il comporte successivement le dépôt d'une couche (1 ) de carbone diamant sur un substrat (2), le dépôt d'une couche isolante de grille (3) sur la couche (1) de carbone diamant, le dépôt, sur la couche isolante de grille (3), d'au moins une couche conductrice (4) et sa gravure, de manière à former l'électrode de grille (5), le dépôt d'un matériau isolant sur des flancs de l'électrode de grille (5) pour constituer un isolant latéral (6), - la gravure de la couche isolante de grille (3), la gravure de la couche (1) de carbone diamant de manière à délimiter le canal (7), le dépôt, de part et d'autre du canal (7), d'un matériau semi-conducteur (9a) destiné à constituer la source (10) et d'un matériau semi-conducteur (9b) destiné à constituer le drain (11 ).
2. Procédé selon la revendication 1 , caractérisé en ce que la gravure de la couche (1) de carbone diamant est isotrope, de manière à obtenir un retrait de la couche (1) de carbone diamant sous la couche isolante de grille (3).
3. Procédé selon la revendications 2, caractérisé en ce qu'il comporte une gravure anisotrope des matériaux semi-conducteurs (9a, 9b) dans les zones du substrat (2) non recouvertes par l'électrode de grille (5) et l'isolant latéral (6).
4. Transistor à effet de champ comportant un canal (7) constitué par une couche (1) en carbone diamant, transistor caractérisé en ce qu'il est obtenu par un procédé selon l'une quelconque des revendications 1 à 3.
5. Transistor selon la revendication 4, caractérisé en ce que le canal (7) comporte des dopants du type N, de manière à former un transistor (13) de type PMOS .
6. Transistor selon la revendication 4, caractérisé en ce que le canal (7) comporte des dopants du type P, de manière à former un transistor (14) de type
NMOS.
7. Porte logique de type CMOS, caractérisée en ce qu'elle comporte des transistors (13, 14) de type PMOS selon la revendication 5 et de type NMOS selon la revendication 6, les transistors PMOS et NMOS ayant sensiblement les mêmes dimensions.
EP05744607A 2004-03-25 2005-03-25 Procede de realisation d"un transistor a effet de champ a canal en carbone diamant et transistor obtenu Withdrawn EP1728269A1 (fr)

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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4817813B2 (ja) * 2005-11-15 2011-11-16 株式会社神戸製鋼所 ダイヤモンド半導体素子及びその製造方法
US7816240B2 (en) 2006-02-23 2010-10-19 Acorn Technologies, Inc. Method for making semiconductor insulated-gate field-effect transistor having multilayer deposited metal source(s) and/or drain(s)
US8193032B2 (en) * 2010-06-29 2012-06-05 International Business Machines Corporation Ultrathin spacer formation for carbon-based FET
JP7679756B2 (ja) * 2021-11-01 2025-05-20 富士通株式会社 光デバイスの製造方法
CN114937667B (zh) * 2022-03-24 2025-04-29 吉林大学 可用于单片集成的金刚石基cmos逻辑电路及制备方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020164841A1 (en) * 2001-05-03 2002-11-07 International Business Machines Corporation Soi transistor with polysilicon seed

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4090289A (en) * 1976-08-18 1978-05-23 International Business Machines Corporation Method of fabrication for field effect transistors (FETs) having a common channel stopper and FET channel doping with the channel stopper doping self-aligned to the dielectric isolation between FETS
GB8812235D0 (en) * 1988-05-24 1988-06-29 Jones B L Manufacturing electronic devices
JP2670309B2 (ja) * 1988-09-28 1997-10-29 株式会社東芝 半導体装置の製造方法
WO1990007796A1 (fr) * 1989-01-03 1990-07-12 Massachusetts Institute Of Technology Production de films isolants sur du diamant
JP2813023B2 (ja) * 1990-03-13 1998-10-22 株式会社神戸製鋼所 Ｍｉｓ型ダイヤモンド電界効果トランジスタ
JPH0799318A (ja) * 1993-09-28 1995-04-11 Kobe Steel Ltd ダイヤモンド薄膜電界効果トランジスタ及びその製造方法
JPH07142741A (ja) * 1993-11-20 1995-06-02 Ricoh Co Ltd Ｃ−ｍｏｓ薄膜トランジスタおよびその作製方法
US5455432A (en) * 1994-10-11 1995-10-03 Kobe Steel Usa Diamond semiconductor device with carbide interlayer
JPH08213607A (ja) * 1995-02-08 1996-08-20 Ngk Insulators Ltd 半導体装置およびその製造方法
FR2749977B1 (fr) * 1996-06-14 1998-10-09 Commissariat Energie Atomique Transistor mos a puits quantique et procedes de fabrication de celui-ci
JP3364119B2 (ja) * 1996-09-02 2003-01-08 東京瓦斯株式会社 水素終端ダイヤモンドｍｉｓｆｅｔおよびその製造方法
US6013191A (en) * 1997-10-27 2000-01-11 Advanced Refractory Technologies, Inc. Method of polishing CVD diamond films by oxygen plasma
US6198114B1 (en) * 1997-10-28 2001-03-06 Stmicroelectronics, Inc. Field effect transistor having dielectrically isolated sources and drains and method for making same
JP2002530864A (ja) 1998-11-12 2002-09-17 インテル・コーポレーション 階段ソース／ドレイン接合部を有する電界効果トランジスタ構造
US6573565B2 (en) * 1999-07-28 2003-06-03 International Business Machines Corporation Method and structure for providing improved thermal conduction for silicon semiconductor devices
FR2806832B1 (fr) * 2000-03-22 2002-10-25 Commissariat Energie Atomique Transistor mos a source et drain metalliques, et procede de fabrication d'un tel transistor
JP4153984B2 (ja) 2000-09-01 2008-09-24 株式会社神戸製鋼所 トランジスタ
DE60234450D1 (de) * 2001-08-09 2009-12-31 Amberwave Systems Corp Cmos bauelemente mit doppelter schicht
US6492216B1 (en) * 2002-02-07 2002-12-10 Taiwan Semiconductor Manufacturing Company Method of forming a transistor with a strained channel
JP3626734B2 (ja) * 2002-03-11 2005-03-09 日本電気株式会社 薄膜半導体装置
US6657223B1 (en) * 2002-10-29 2003-12-02 Advanced Micro Devices, Inc. Strained silicon MOSFET having silicon source/drain regions and method for its fabrication
US7119417B2 (en) * 2003-09-25 2006-10-10 Matsushita Electric Industrial Co., Ltd. Semiconductor device and fabrication method thereof
US7598516B2 (en) * 2005-01-07 2009-10-06 International Business Machines Corporation Self-aligned process for nanotube/nanowire FETs

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020164841A1 (en) * 2001-05-03 2002-11-07 International Business Machines Corporation Soi transistor with polysilicon seed

Non-Patent Citations (3)

* Cited by examiner, † Cited by third party
Title
M. YOSHIMOTO ET AL.: "Epitaxial diamond growth on sapphire in an oxidizing environment", NATURE, vol. 399, 27 May 1999 (1999-05-27), pages 340 - 342 *
See also references of WO2005093794A1 *
VESCAN A ET AL: "High-Temperature, High-Voltage Operation of Pulse-Doped Diamond MESFET", IEEE ELECTRON DEVICE LETTERS, IEEE SERVICE CENTER, NEW YORK, NY, US, vol. 18, no. 5, 1 May 1997 (1997-05-01), XP011018247, ISSN: 0741-3106 *

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