EP1728268A1 - Verfahren zur herstellung von verrundeten polysiliziumelektroden auf halbleiterbauelementen - Google Patents

Verfahren zur herstellung von verrundeten polysiliziumelektroden auf halbleiterbauelementen

Info

Publication number
EP1728268A1
EP1728268A1 EP06700494A EP06700494A EP1728268A1 EP 1728268 A1 EP1728268 A1 EP 1728268A1 EP 06700494 A EP06700494 A EP 06700494A EP 06700494 A EP06700494 A EP 06700494A EP 1728268 A1 EP1728268 A1 EP 1728268A1
Authority
EP
European Patent Office
Prior art keywords
layer
polysilicon
auxiliary layer
auxiliary
resist mask
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
EP06700494A
Other languages
English (en)
French (fr)
Inventor
Franz Bermann
Günther KOPPITSCH
Sven Schroeter
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Ams Osram AG
Original Assignee
Austriamicrosystems AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Austriamicrosystems AG filed Critical Austriamicrosystems AG
Publication of EP1728268A1 publication Critical patent/EP1728268A1/de
Withdrawn legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P50/00—Etching of wafers, substrates or parts of devices
    • H10P50/71—Etching of wafers, substrates or parts of devices using masks for conductive or resistive materials
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/01—Manufacture or treatment
    • H10D64/031—Manufacture or treatment of data-storage electrodes
    • H10D64/035—Manufacture or treatment of data-storage electrodes comprising conductor-insulator-conductor-insulator-semiconductor structures
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P76/00—Manufacture or treatment of masks on semiconductor bodies, e.g. by lithography or photolithography
    • H10P76/20—Manufacture or treatment of masks on semiconductor bodies, e.g. by lithography or photolithography of masks comprising organic materials
    • H10P76/204—Manufacture or treatment of masks on semiconductor bodies, e.g. by lithography or photolithography of masks comprising organic materials of organic photoresist masks
    • H10P76/2041—Photolithographic processes
    • H10P76/2043—Photolithographic processes using an anti-reflective coating

Definitions

  • the present invention relates to a method with which optimized polysilicon structures, in particular for gate electrodes of memory cells, can be produced.
  • conductor tracks or electrodes made of polysilicon are patterned on an upper side.
  • a polysilicon layer is applied over the whole area and then patterned using a mask, in particular by means of photoresist and photolithography.
  • the polysilicon is removed by etching, which can be done for example by means of RIE (reactive ion etching).
  • RIE reactive ion etching
  • the gate electrodes are made of transistor structures that are also used for memory cells of semiconductor memory devices.
  • EEPROM devices have so-called floating gate electrodes, which are disposed between a control gate electrode over the channel region of the transistor and are electrically isolated all around. During programming, charge carriers are collected on these floating gate electrodes.
  • the usual mask technique for structuring semiconductor layers uses photolithography, with which an applied photoresist is exposed to the structures to be produced and then developed. Depending on the type of photoresist, the exposed portions or unexposed portions are removed after development. To improve the optical conditions in photolithography, an antireflection layer is provided under the photoresist.
  • the anti-reflection layers are usually very thin in relation to the paint layers.
  • a commercial material used as BARC (bottom antireflective coating) is WIDE-15 from Brewer Science.
  • the object of the present invention is to provide a method for the production of polysilicon electrodes with sufficiently rounded edges, which is also suitable for very small structural dimensions.
  • an auxiliary layer is applied to a polysilicon layer to be structured, which is preferably made of a material suitable for an antireflection layer. Then a resist mask is applied, and the auxiliary layer is laterally provided with cavities, so that in one subsequent etching step for the intended structuring of the polysilicon layer rounded edges are produced.
  • the etching step is substantially anisotropic in a direction perpendicular to the top of the device, with the resist mask shielding the etch attack. In the narrow regions of the lateral cavities of the auxiliary layer present under the resist mask, the upper edges of the polysilicon are also subjected to etching attack, albeit to a lesser extent.
  • the polysilicon is removed at these points so far that the upper edges of the polysilicon electrodes produced are not sharp-edged or angular, but are formed with fillets. This results in a much better operational performance of the components produced in this way, which is particularly noticeable in the case of the semiconductor memory components with floating gate electrodes mentioned in the introduction.
  • a soluble material as an auxiliary layer.
  • the lateral cavities in this case can be prepared by applying a suitable solvent, which may be in particular water.
  • the described additional method step can be integrated into the customary production method without significant effort, so that after the development and structuring of the photoresist layer to the photoresist mask, the method step for lateral hollowing of the auxiliary layer can be inserted without problems.
  • FIG. 1 shows in cross-section an intermediate product of the method after the production of the photoresist mask and the lateral cavities of the auxiliary layer.
  • FIG. 2 shows a cross-section according to FIG. 1 after the etching of the polysilicon electrode with rounded edges.
  • FIG. 1 shows in cross-section a substrate 1, for example a semiconductor body, with a base layer 2 applied thereto and the polysilicon layer 3 to be patterned.
  • the base layer 2 is not essential. This may be, for example, a dielectric layer, which is provided in the production of transistor structures as a gate dielectric, in particular as a gate oxide. However, it can also be one of the customary pad oxide or pad nitride layers.
  • the auxiliary layer 4 and a photoresist layer are applied on the upper side, which is patterned photolithographically to the marked paint mask 5.
  • the material of the auxiliary layer 4 is preferably soluble, in particular water-soluble.
  • the drawn in the figure 1 side cavities 6 are attached, which are formed in particular in an auxiliary layer 4 of a soluble material in the illustrated concave shape.
  • the auxiliary layer 4 is preferably made of a suitable anti-reflection layers material, in particular from the above-mentioned BARC WIDE-15. It is according to the invention at most 120 nm thick and preferably, in particular when using WIDE-15, 70 nm to 80 nm thick.
  • the polysilicon layer 3 is typically 100 nm to 400 nm thick.
  • the polysilicon electrode is made strip-shaped for this purpose; in the figure 1, the longitudinal direction is perpendicular to the plane.
  • the hotplate temperature determines the solubility of the material; the higher the temperature, the lower the solubility.
  • the development time is preferably about 60 seconds.
  • FIG. 2 shows the cross section according to FIG. 1 after the etching process, with which the polysilicon layer is patterned to form the polysilicon electrode 8. It can be clearly seen in FIG. 2 that as a result of the lateral cavities of the auxiliary layer 4, an etching attack has taken place at the upper edges of the polysilicon electrode 8 produced, as a result of which the rounded edges 7 have been formed.
  • the etching process is basically a wet-chemical etching process, a dry etching or a thermal process possible. Preference is given to RIE, in which a chemical attack of the etchant takes place at those points of the auxiliary layer 4 at which the auxiliary layer 4 only thinly or no longer covers the polysilicon layer 3 because of the existing lateral cavities 6. This etching attack is sufficient to produce the desired edge rounding.
  • a particular advantage of this method is that only a further process step follows the photolithography and structuring of the resist mask to produce the lateral cavities in the auxiliary layer 4, without the subsequent etching step must be modified compared to a standard process. Obtained in this way an exact structuring of the polysilicon electrode 8 with the provided and defined by the resist mask 5 dimensions, in addition, the desired rounding of the edges without changing the lateral dimensions of the polysilicon electrode 8 is achieved.
  • a base layer 2, if present as shown in the figures, may function as an etch stop layer in etching the polysilicon layer 3.

Landscapes

  • Semiconductor Memories (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Drying Of Semiconductors (AREA)

Abstract

Eine für eine Polysiliziumelektrode (8) vorgesehene Polysili-ziumschicht wird mittels einer Lackmaske (5) und einer Hilfs-schicht (4) aus einem als Antireflexschicht geeigneten Mate-rial strukturiert, wobei die Hilfsschicht (4) mit seitlichen Aushöhlungen derart versehen wird, dass die Polysilizium-elektrode beim Ätzen mit gerundeten Kanten (7) ausgebildet wird. Vorzugsweise wird die Hilfsschicht aus einem löslichen Material und in einer Dicke von 70 nm bis 80 nm hergestellt. Eine Basisschicht (2) kann als Gate-Dielektrikum von Spei-cherzellentransistoren und zusätzlich als Ätzstoppschicht vorgesehen werden.

Description

Beschreibung
Verfahren zur Herstellung von verrundeten Polysiliziumelekt- roden auf Halbleiterbauelementen
Die vorliegende Erfindung betrifft ein Verfahren, mit dem optimierte Polysiliziumstrukturen, insbesondere für Gate- Elektroden von Speicherzellen, hergestellt werden können.
Bei vielen Halbleiterbauelementen werden auf einer Oberseite Leiterbahnen oder Elektroden aus Polysilizium strukturiert . Dazu wird eine Polysiliziumschicht ganzflächig aufgebracht und anschließend unter Verwendung einer Maske insbesondere mittels Fotolack und Fotolithographie , strukturiert . Im Bereich der Maskenöffnungen wird das Polysilizium durch Ätzen entfernt , was zum Beispiel mittels RIE (reactive ion etching) geschehen kann . Auf diese Weise werden die Gate-Elektroden von Transistorstrukturen hergestellt , die auch für Speicherzellen von Halbleiterspeicherbauelementen verwendet werden . EEPROM-Bauelemente verfügen über so genannte Floating-Gate- Elektroden, die zwischen einer Kontroll -Gate-Elektrode über dem Kanalbereich des Transistors angeordnet und ringsum e- lektrisch isoliert sind . Beim Programmieren werden auf diesen Floating-Gate-Elektroden Ladungsträger gesammelt .
Bei dem üblichen Herstellungsverfahren werden derartige E- lektroden in Polysilizium mit ziemlich scharfen, zumindest näherungsweise rechtwinkligen Kanten hergestellt . Nachteilig dabei ist , dass das elektrische Feld an Kanten und Spitzen von Leiteroberflächen besonders hohe Werte annimmt , sodass dort Bedingungen für einen Durchbruch und eine Entladung durch das elektrisch isolierende Material hindurch vorhanden sind . Dieser Umstand beeinträchtigt eine Vielzahl von Anwendungen der Halbleiterbauelemente . Es ist daher wünschenswert , über ein einfaches Verfahren zu verfügen, mit dem die Elektrodenstrukturen ohne allzu scharfe Kanten oder Ecken ausgebildet werden können. Eine Möglichkeit , das zu erreichen, ist die Reoxidation der Polysiliziumoberflachen bei hoher Oxida- tionstemperatur . Abgerundete Kanten lassen sich mit diesem Verfahren aber nur herstellen, solange die Abmessungen der hergestellten Strukturen über einer bestimmten Grenze liegen . Die anwendbaren Temperaturen sind nämlich abhängig von der Strukturbreite begrenzt , sodass bei sehr kleinen Strukturen mit den Oxidationsschritten keine verrundeten Kanten hergestellt werden können und sogar die Schärfe der Kanten noch stärker ausgeprägt wird .
Die übliche Maskentechnik zur Strukturierung von Halbleiterschichten bedient sich der Fotolithographie, mit der ein aufgebrachter Fotolack den herzustellenden Strukturen entsprechend belichtet und dann entwickelt wird . Je nach Art des Fotolacks werden die belichteten Anteile oder die unbelichteten Anteile nach dem Entwickeln entfernt . Zur Verbesserung der optischen Verhältnisse bei der Fotolithographie wird unter dem Fotolack eine Antireflexschicht vorgesehen . Die Antire- flexschichten sind üblicherweise sehr dünn im Verhältnis zu den Lackschichten . Ein handelsübliches Material , das als BARC (bottom antireflective coating) verwendet wird, ist WIDE-15 der Firma Brewer Science .
Aufgabe der vorliegenden Erfindung ist es , ein Verfahren zur Herstellung von Polysiliziumelektroden mit ausreichend verrundeten Kanten anzugeben, das auch für sehr kleine Strukturabmessungen geeignet ist .
Diese Aufgabe wird mit dem Verfahren mit den Merkmalen des Anspruches 1 gelöst . Ausgestaltungen ergeben sich aus den abhängigen Ansprüchen.
Bei diesem Verfahren wird auf eine zu strukturierende Polysi- liziumschicht eine Hilfsschicht aufgebracht , die vorzugsweise aus einem für eine Antireflexschicht geeigneten Material ist . Darauf wird eine Lackmaske aufgebracht , und die Hilfsschicht wird seitlich mit Aushöhlungen versehen, sodass in einem nachfolgenden Ätzschritt zur vorgesehenen Strukturierung der Polysiliziumschicht verrundete Kanten hergestellt werden. Der Ätzschritt erfolgt im Wesentlichen anisotrop in einer Richtung senkrecht zur Oberseite des Bauelementes, wobei die Lackmaske den Ätzangriff abschirmt . In den schmalen Bereichen der seitlichen Aushöhlungen der unter der Lackmaske vorhandenen Hilfsschicht sind auch die oberen Kanten des Polysilizi- ums , wenn auch in geringerem Umfang, dem Ätzangriff ausgesetzt . Infolgedessen wird an diesen Stellen das Polysilizium so weit abgetragen, dass die oberen Kanten der hergestellten Polysiliziumelektroden nicht scharfkantig oder eckig, sondern mit Verrundungen ausgebildet werden. Daraus resultiert eine wesentlich bessere Betriebseigenschaft (Performance) der so hergestellten Bauelemente , was insbesondere bei den eingangs erwähnten Halbleiterspeicherbauelementen mit Floating-Gate- Elektroden zum Tragen kommt .
Besonders bevorzugt ist die Verwendung eines löslichen Materials als Hilfsschicht . Die seitlichen Aushöhlungen können in diesem Fall durch Aufbringen eines geeigneten Lösungsmittels , das insbesondere Wasser sein kann, hergestellt werden . Der beschriebene zusätzliche Verfahrensschritt lässt sich ohne wesentlichen Aufwand in das übliche Herstellungsverfahren integrieren, sodass nach dem Entwickeln und Strukturieren der Fotolackschicht zur Fotolackmaske der Verfahrensschritt zur seitlichen Aushöhlung der Hilfsschicht problemlos eingeschoben werden kann .
Es folgt eine genauere Beschreibung von Beispielen des Verfahrens anhand der beigefügten Figuren .
Die Figur 1 zeigt im Querschnitt ein Zwischenprodukt des Verfahrens nach dem Herstellen der Fotolackmaske und der seitlichen Aushöhlungen der Hilfsschicht .
Die Figur 2 zeigt einen Querschnitt gemäß der Figur 1 nach dem Ätzen der Polysiliziumelektrode mit verrundeten Kanten . Die Figur 1 zeigt im Querschnitt ein Substrat 1 , zum Beispiel einen Halbleiterkörper, mit einer darauf aufgebrachten Basis- schicht 2 und der zu strukturierenden Polysiliziumschicht 3. Die Basisschicht 2 ist nicht wesentlich . Es kann sich dabei zum Beispiel um eine dielektrische Schicht handeln, die bei der Herstellung von Transistorstrukturen als Gate-Dielektrikum, insbesondere als Gate-Oxid vorgesehen ist . Es kann aber auch eine der üblichen Padoxid oder Padnitridschichten sein. Zur Strukturierung der Polysiliziumschicht 3 werden auf der Oberseite die Hilfsschicht 4 und eine Fotolackschicht aufgebracht , die fotolithographisch zu der eingezeichneten Lackmaske 5 strukturiert wird . Das Material der Hilfsschicht 4 ist vorzugsweise löslich, insbesondere wasserlöslich . An den Seiten der entsprechend der Lackmaske 5 strukturierten Hilfsschicht 4 werden die in der Figur 1 eingezeichneten seitlichen Aushöhlungen 6 angebracht , die insbesondere bei einer Hilfsschicht 4 aus einem löslichen Material in der dargestellten konkaven Form ausgebildet werden .
Die Hilfsschicht 4 ist vorzugsweise aus einem für Antireflex- schichten geeigneten Material , insbesondere aus dem eingangs angegebenen BARC WIDE-15. Sie ist erfindungsgemäß höchstens 120 nm dick und vorzugsweise, insbesondere bei Verwendung von WIDE-15 , 70 nm bis 80 nm dick . Zur Herstellung von Polysili- ziumelektroden für die Anwendung als Floating-Gate-Elektroden ist die Polysiliziumschicht 3 typisch 100 nm bis 400 nm dick . Die Polysiliziumelektrode wird hierfür streifenförmig hergestellt ; in der Figur 1 ist die Längsrichtung senkrecht zur Zeichenebene .
Ein typisches und bevorzugtes Ausführungsbeispiel für die Herstellung der Hilfsschicht 4 ist bei Verwendung von WIDE-15 eine Schichtdicke von 110 nm, eine erste Hotplatetemperatur, die einer Anwendung der Hilfsschicht als Antireflexschicht entspricht , von 1000C (60 Sekunden lang) und eine zweite Hotplatetemperatur von 1720C bis 178°C (60 Sekunden lang) . Mit der Hotplatetemperatur wird die Löslichkeit des Materials bestimmt ; j e höher die Temperatur ist , desto geringer ist die Löslichkeit . Die Entwicklungszeit beträgt vorzugsweise etwa 60 Sekunden.
Die Figur 2 zeigt den Querschnitt entsprechend der Figur 1 nach dem Ätzprozess , mit dem die Polysiliziumschicht zu der Polysiliziumelektrode 8 strukturiert wird . Es ist in der Figur 2 deutlich erkennbar, dass infolge der seitlichen Aushöhlungen der Hilfsschicht 4 ein Ätzangriff an den oberen Kanten der hergestellten Polysiliziumelektrode 8 stattgefunden hat , wodurch die gerundeten Kanten 7 ausgebildet worden sind.
Als Ätzprozess ist grundsätzlich ein nasschemischer Ätzprozess , ein Trockenätzverfahren oder ein thermischer Prozess möglich . Bevorzugt ist RIE, bei dem ein chemischer Angriff des Ätzmittels an denj enigen Stellen der Hilfsschicht 4 erfolgt , an denen die Hilfsschicht 4 wegen der vorhandenen seitlichen Aushöhlungen 6 die Polysiliziumschicht 3 nur dünn oder gar nicht mehr bedeckt . Dieser Ätzangriff ist ausreichend, um die gewünschte Kantenverrundung herzustellen .
Ein besonderer Vorteil dieses Verfahrens ist , dass sich nur ein weiterer Prozessschritt an die Fotolithographie und Strukturierung der Lackmaske anschließt , um die seitlichen Aushöhlungen in der Hilfsschicht 4 herzustellen, ohne dass der nachfolgende Ätzschritt gegenüber einem Standardprozess modifiziert werden muss . Man erhält auf diese Weise eine exakte Strukturierung der Polysiliziumelektrode 8 mit den vorgesehenen und durch die Lackmaske 5 definierten Abmessungen, wobei zusätzlich die gewünschte Verrundung der Kanten ohne Veränderung der seitlichen Abmessungen der Polysiliziumelektrode 8 erreicht wird . Eine Basisschicht 2 , falls wie in den Figuren dargestellt vorhanden, kann als Ätzstoppschicht beim Ätzen der Polysiliziumschicht 3 fungieren . Bezugszeichenliste
Substrat
Basisschicht
Polysiliziumschicht
Hilfsschicht
Lackmaske seitliche Aushöhlung gerundete Kante
Polysiliziumelektrode

Claims

Patentansprüche
1. Verfahren zur Herstellung von Polysiliziumelektroden auf Halbleiterbauelementen, bei dem eine Polysiliziumschicht (3) auf einer Oberseite eines Substrates (1) aufgebracht wird, eine Hilfsschicht (4 ) auf die Polysiliziumschicht (3 ) aufgebracht wird, eine Schicht aus Fotolack auf die Hilfsschicht (4) aufgebracht und zu einer Lackmaske (5) strukturiert wird, die Hilfsschicht (4 ) entsprechend den seitlichen Abmessungen der Lackmaske (5) strukturiert wird und unter Verwendung der Lackmaske (5 ) und der strukturierten Hilfsschicht (4) eine Ätzung durchgeführt wird, um eine entsprechende Struktur in der Polysiliziumschicht (3 ) herzustel len, dadurch gekennzeichnet , dass die Hilfsschicht vor dem Ätzen der Polysiliziumschicht (3 ) mit seitlichen Aushöhlungen (6) versehen wird und die Polysiliziumschicht (3) zu einer Polysiliziumelektrode ( 8 ) mit gerundeten Kanten (7) geätzt wird .
2. Verfahren nach Anspruch 1 , bei dem die Hilfsschicht (4 ) ein lösliches Material ist und die seitlichen Aushöhlungen (6) mit einem für dieses Material vorgesehenen Lösungsmittel selektiv zu der Lackmaske (5) und der Polysiliziumschicht (3 ) hergestellt werden .
3. Verfahren nach Anspruch 1 oder 2 , bei dem als Hilfsschicht (4 ) ein Material einer für eine Fotolithographie vorgesehenen Antireflexschicht verwendet wird .
4. Verfahren nach Anspruch 3 , bei dem als Hilfsschicht (4) BARC WIDE-15 verwendet wird und eine Hotplatetemperatur von 1720C bis 1780C eingestellt wird.
5. Verfahren nach einem der Ansprüche 1 bis 4 , bei dem die Hilfsschicht (4 ) höchstens 120 nm dick hergestellt wird.
6. Verfahren nach Anspruch 5 , bei dem die Hilfsschicht (4 ) 70 nm bis 80 nm dick hergestellt wird .
7. Verfahren nach einem der Ansprüche 1 bis 6 , bei dem die Polysiliziumschicht (3 ) 100 nm bis 400 nm dick hergestellt wird.
EP06700494A 2005-02-01 2006-01-13 Verfahren zur herstellung von verrundeten polysiliziumelektroden auf halbleiterbauelementen Withdrawn EP1728268A1 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
DE102005004596A DE102005004596B4 (de) 2005-02-01 2005-02-01 Verfahren zur Herstellung von verrundeten Polysiliziumelektroden auf Halbleiterbauelementen
PCT/EP2006/000287 WO2006081929A1 (de) 2005-02-01 2006-01-13 Verfahren zur herstellung von verrundeten polysiliziumelektroden auf halbleiterbauelementen

Publications (1)

Publication Number Publication Date
EP1728268A1 true EP1728268A1 (de) 2006-12-06

Family

ID=35789280

Family Applications (1)

Application Number Title Priority Date Filing Date
EP06700494A Withdrawn EP1728268A1 (de) 2005-02-01 2006-01-13 Verfahren zur herstellung von verrundeten polysiliziumelektroden auf halbleiterbauelementen

Country Status (5)

Country Link
US (1) US7867837B2 (de)
EP (1) EP1728268A1 (de)
DE (1) DE102005004596B4 (de)
TW (1) TW200639948A (de)
WO (1) WO2006081929A1 (de)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109065764B (zh) 2018-08-14 2023-04-28 京东方科技集团股份有限公司 显示面板的制造方法及显示面板

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5804088A (en) * 1996-07-12 1998-09-08 Texas Instruments Incorporated Intermediate layer lithography
US6037246A (en) * 1996-09-17 2000-03-14 Motorola Inc. Method of making a contact structure
KR100240880B1 (ko) * 1997-08-16 2000-01-15 윤종용 반도체 장치의 게이트 전극 형성 방법
EP1269258B1 (de) 2000-02-22 2012-01-11 Brewer Science, Inc. Organische polymerische antireflexionsbeschichtungen, die durch chemisches aufdampfen abgelagert werden
KR100396473B1 (ko) 2001-05-29 2003-09-02 삼성전자주식회사 플로팅 게이트를 갖는 반도체 메모리 장치 및 그 제조방법
US6699641B1 (en) * 2001-12-12 2004-03-02 Advanced Micro Devices, Inc. Photosensitive bottom anti-reflective coating
KR100466312B1 (ko) * 2002-08-07 2005-01-13 삼성전자주식회사 유전막을 갖는 반도체 장치의 제조방법
US20040077173A1 (en) * 2002-10-17 2004-04-22 Swaminathan Sivakumar Using water soluble bottom anti-reflective coating
US6806531B1 (en) * 2003-04-07 2004-10-19 Silicon Storage Technology, Inc. Non-volatile floating gate memory cell with floating gates formed in cavities, and array thereof, and method of formation

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
See references of WO2006081929A1 *

Also Published As

Publication number Publication date
TW200639948A (en) 2006-11-16
US20090197407A1 (en) 2009-08-06
DE102005004596B4 (de) 2011-09-15
DE102005004596A1 (de) 2006-08-10
US7867837B2 (en) 2011-01-11
WO2006081929A1 (de) 2006-08-10

Similar Documents

Publication Publication Date Title
DE19929239B4 (de) Verfahren zur Herstellung von MOS-FET-Halbleiterelementen
EP0030640B1 (de) Verfahren zum Anbringen einer selbstausrichtenden Gateelektrode in einem V-Metalloxid-Feldeffekttransistor
DE19548056C1 (de) Verfahren zur Herstellung einer Gateelektrode für eine MOS-Struktur
EP0057254B1 (de) Verfahren zur Erzeugung von extremen Feinstrukturen
DE3784758T2 (de) Herstellungsverfahren für EPROM-Zellen mit Oxid-Nitrid-oxid-Dielektrikum.
DE3706127A1 (de) Diskontinuierliches aetzverfahren
DE3933965C2 (de)
DE2723944A1 (de) Anordnung aus einer strukturierten schicht und einem muster festgelegter dicke und verfahren zu ihrer herstellung
EP0338102B1 (de) Verfahren zur Herstellung von integrierten Halbleiterstrukturen welche Feldeffekttransistoren mit Kanallängen im Submikrometerbereich enthalten
DE3540422C2 (de) Verfahren zum Herstellen integrierter Strukturen mit nicht-flüchtigen Speicherzellen, die selbst-ausgerichtete Siliciumschichten und dazugehörige Transistoren aufweisen
EP0129045B1 (de) Verfahren zum Herstellen eines integrierten Isolierschicht-Feldeffekttransistors mit zur Gateelektrode selbstausgerichteten Kontakten
DE10203998A1 (de) Verfahren zum Herstellen einer zackenförmigen Struktur, Verfahren zum Herstellen eines Transistors, Verfahren zum Herstellen eines Floating Gate-Transistors, Transistor, Floating Gate-Transistor und Speicher-Anordnung
DE2636971A1 (de) Verfahren zum herstellen einer isolierenden schicht mit ebener oberflaeche auf einem substrat
DE10256978B4 (de) Verfahren zum Herstellen einer Flashspeicherzelle
DE69401243T2 (de) Feldemissionsvorrichtung mit Kleinradiuskathode und Herstellungsverfahren dieser Vorrichtung
DE3689971T2 (de) Herstellung einer halbleiteranordnung.
DE19717363C2 (de) Herstellverfahren für eine Platinmetall-Struktur mittels eines Lift-off-Prozesses und Verwendung des Herstellverfahrens
EP0218039B1 (de) Verfahren zur Übertragung feinster Fotolackstrukturen
DE10012897A1 (de) Transistor und Verfahren zu seiner Herstellung
DE102004054561A1 (de) Verfahren zur Fertigung eines Halbleiterbauelements und Verfahren zur Behandlung einer Halbleiteroberfläche
DE102005004596B4 (de) Verfahren zur Herstellung von verrundeten Polysiliziumelektroden auf Halbleiterbauelementen
DE102005037566B4 (de) Herstellungsverfahren für eine Halbleiterstruktur und entsprechende Halbleiterstruktur
DE112011104041B4 (de) Flash-Speicher mit Siliziumnitridschicht zwischen Source-Anschluss und Kanal und Verfahren zu seiner Herstellung
DE3280420T2 (de) Verfahren zum herstellen eines mos-transistors auf einem substrat.
DE10258420B4 (de) Verfahren zur Herstellung einer Halbleiterspeichereinrichtung mit Charge-trapping-Speicherzellen und vergrabenen Bitleitungen

Legal Events

Date Code Title Description
PUAI Public reference made under article 153(3) epc to a published international application that has entered the european phase

Free format text: ORIGINAL CODE: 0009012

17P Request for examination filed

Effective date: 20060911

AK Designated contracting states

Kind code of ref document: A1

Designated state(s): AT BE BG CH CY CZ DE DK EE ES FI FR GB GR HU IE IS IT LI LT LU LV MC NL PL PT RO SE SI SK TR

AX Request for extension of the european patent

Extension state: AL BA HR MK YU

DAX Request for extension of the european patent (deleted)
RBV Designated contracting states (corrected)

Designated state(s): FR GB IE IT

REG Reference to a national code

Ref country code: DE

Ref legal event code: 8566

STAA Information on the status of an ep patent application or granted ep patent

Free format text: STATUS: THE APPLICATION HAS BEEN WITHDRAWN

18W Application withdrawn

Effective date: 20090520