EP1468442A2 - Verfahren zum herstellen eines kondensators in einer dielektrikumschicht - Google Patents

Verfahren zum herstellen eines kondensators in einer dielektrikumschicht

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Publication number
EP1468442A2
EP1468442A2 EP03702510A EP03702510A EP1468442A2 EP 1468442 A2 EP1468442 A2 EP 1468442A2 EP 03702510 A EP03702510 A EP 03702510A EP 03702510 A EP03702510 A EP 03702510A EP 1468442 A2 EP1468442 A2 EP 1468442A2
Authority
EP
European Patent Office
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layer
dielectric layer
recess
capacitor
dielectric
Prior art date
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Withdrawn
Application number
EP03702510A
Other languages
English (en)
French (fr)
Inventor
Klaus Goller
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Publication of EP1468442A2 publication Critical patent/EP1468442A2/de
Withdrawn legal-status Critical Current

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    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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    • H10D1/60—Capacitors
    • H10D1/68—Capacitors having no potential barriers
    • H10D1/682—Capacitors having no potential barriers having dielectrics comprising perovskite structures
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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    • H10D1/60—Capacitors
    • H10D1/68—Capacitors having no potential barriers
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    • H10P50/20—Dry etching; Plasma etching; Reactive-ion etching
    • H10P50/26—Dry etching; Plasma etching; Reactive-ion etching of conductive or resistive materials
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    • H10P52/00—Grinding, lapping or polishing of wafers, substrates or parts of devices
    • H10P52/40—Chemomechanical polishing [CMP]
    • H10P52/403—Chemomechanical polishing [CMP] of conductive or resistive materials
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    • H10W20/00—Interconnections in chips, wafers or substrates
    • H10W20/01—Manufacture or treatment
    • H10W20/031—Manufacture or treatment of conductive parts of the interconnections

Definitions

  • the present invention relates to a method for producing a capacitor and in particular to a method for producing a capacitor which is suitable for integrating a capacitor into an intermediate dielectric between two wiring levels.
  • a large number of techniques are known for producing capacitors in integrated circuits, the capacitance of a capacitor being determined by the area of its electrodes, the distance from them from one another and the permittivity number or dielectric constant ⁇ r of a dielectric layer between the electrodes.
  • the capacitance of a capacitor being determined by the area of its electrodes, the distance from them from one another and the permittivity number or dielectric constant ⁇ r of a dielectric layer between the electrodes.
  • the electrodes and the dielectric layer between the electrodes generally have to be structured laterally during the production of the capacitor, which is done, for example, in each case by means of a positive photoresist mask and an etching step or by means of a negative photoresist mask and one applied in front of the respective layer Lift-off step is effected.
  • Every type of lateral structuring of a layer places more or less high demands on the chemical and mechanical robustness of the layer to be structured, since during the structuring it is also exposed to at least one solvent for the photoresist mask in the areas in which it should remain is.
  • the layer to be structured is furthermore exposed to mechanical contact with the photoresist and an exposure mask.
  • Another disadvantage of the conventional production of a capacitor is that its own lithography and etching steps are required to structure the upper capacitor plate.
  • the object of the present invention is to provide an improved method for producing a capacitor in a dielectric layer.
  • a method for producing a capacitor in a first dielectric layer comprises the following steps: Forming a recess in a surface of the first dielectric layer;
  • the present invention is based on the finding that it is possible, under the conditions mentioned, to produce a capacitor in a recess in a first dielectric layer by producing a layer sequence of two conductive layers and an intermediate dielectric layer in the recess, and then up to the surface of the the first dielectric layer is planarized. As a result, the layer sequence is structured laterally, as a result of which the capacitor is formed. It has been recognized that this manufacturing method can be carried out in particular if the depth or the vertical dimensions of the recess are greater than the thickness of the first conductive layer to be deposited thereon and if the lateral dimensions of the recess are greater than twice the thickness of the first conductive layer ,
  • the present invention is also based on the finding that the standard deposition of tungsten (W) for filling through holes for producing through hole constructions clocking can be used to generate the first conductive layer.
  • W tungsten
  • the lateral and vertical dimensions of the recess are to be defined in such a way that the recess is not completely filled by the tungsten layer applied to fill the through holes.
  • the second dielectric layer does not have to be patterned separately before the second conductive layer covering it is produced and therefore does not have to be exposed to a photoresist or a solvent for the same or to contact with an exposure mask. Rather, the second dielectric layer and the second conductive layer can be produced one after the other. As a result, the second dielectric layer is packed in a sandwich-like manner during processing and protected against process influences. In particular, a direct or indirect etching attack on the second dielectric layer is avoided in this way, and even any contact of the second dielectric layer with an atmosphere can be avoided.
  • the second dielectric layer can therefore be made almost arbitrarily thin and in extreme cases only have a thickness of one or a few atomic layers, since no requirements are placed on its mechanical or chemical robustness.
  • the second dielectric layer is preferably produced over the entire area on the first conductive layer.
  • GOLCAP Global Layered CAPacity
  • Another advantage of the present invention is that by planarizing the layer structure, the second conductive layer and, moreover, optionally the second dielectric layer and the first conductive layer can be structured laterally in a single method step. Therefore, no other step to the lateral structure ration of the layers, in particular the upper capacitor plate from the second conductive layer required, whereby the equipment and process engineering effort for producing the capacitor is reduced.
  • the method according to the invention can be integrated with the production of through-hole conductors, so that, for example, a through-hole conductor can be produced in the first dielectric layer and the first conductive layer in a single step.
  • the step of planarizing the layer structure can also preferably take place in the same step in which the filling of the through holes is planarized. The effort to manufacture the capacitor is thus minimized.
  • Another advantage of the present invention is that the resulting trough shape of the second dielectric layer and thus the lateral and vertical configuration of the capacitor plates or electrodes brings about an increased electrode area and thus an increased effective capacitance compared to a purely planar configuration of a dielectric layer.
  • Another advantage is that both capacitor plates can be contacted on the same metal level or in the same conductor track layer. Furthermore, additional stop layers which are conventionally used when contacting the capacitor plates are eliminated in the present invention.
  • the present invention also eliminates high demands on the (CMP) planarization of the first dielectric layer, which are conventionally caused by flat W electrodes (tungsten electrodes).
  • the conventionally existing high demands on lithography when structuring the lower capacitor plate are also eliminated.
  • the second dielectric layer is not flat on the surface generated by the planarization, but only as a linear structure. This means that the second dielectric layer only exists on the electrically active area of the W electrodes and not outside the electrodes. Problems with a subsequent photoresist exposure due to absorption properties changed by the * dielectric layer are thus avoided.
  • FIG. 1 to 11 are schematic sectional views for explaining a method according to a first exemplary embodiment of the present invention.
  • FIG. 12 is a schematic sectional view of a capacitor made by a method according to an alternative embodiment of the present invention.
  • FIG. 13 is a schematic top view of the capacitor of FIG. 12;
  • 20 to 22 are schematic sectional illustrations for explaining a method according to a further alternative exemplary embodiment of the present invention
  • 23 to 25 are schematic sectional representations of further alternative capacitors produced by the method according to the invention.
  • 26 to 30 are schematic sectional views for explaining a method according to a further alternative exemplary embodiment of the present invention.
  • FIGS. 1 to 10 A first exemplary embodiment of a method according to the invention is explained below with reference to FIGS. 1 to 10, in which a capacitor is partly produced together with a plated-through hole in an intermediate dielectric between two wiring levels.
  • the carrier layer 10 can have, for example, a dielectric or a semiconductor material.
  • the conductor track 12 has a conductive material, for example aluminum or copper, and is provided as part of a wiring level arranged on the carrier layer 10 for interconnecting components (not shown) in the carrier layer above a component layer (not shown).
  • the first dielectric layer 20 is produced by applying boron-phosphorus-silicate glass (BPSG) or an oxide to the carrier layer 10, which fills the spaces between the conductor track 12 and further conductor tracks, not shown, and covers the same. This creates a wavy surface, which is then planarized by chemical mechanical polishing (CMP; chemical mechanical polishing), as a result of which the initially flat surface 22 of the first dielectric layer 20 is produced.
  • BPSG boron-phosphorus-silicate glass
  • CMP chemical mechanical polishing
  • the first dielectric layer 20 can be a dielectric layer between two wiring levels over a component layer of a half conductor structure, for example a memory element or a microprocessor.
  • a through hole for forming a through hole conductor is produced in a conventional manner, for example by means of a lithography and an etching step.
  • the resulting structure is shown in FIG. 2.
  • the through hole 30 extends from the surface 22 of the first dielectric layer 20 to the conductor track 12.
  • a recess 40 is formed in the surface 22 of the first dielectric layer 20 using a further lithography step and a further etching step.
  • the recess 40 has a small depth in relation to its lateral dimensions.
  • a thin liner or a thin intermediate layer 50 which is shown in FIG. 4, is applied to the surface 22 or the surfaces of the through hole 30 and the recess 40.
  • the intermediate layer 50 has Ti or TiN or another line sequence serving as a diffusion barrier and preferably a thickness of approximately 50 nm.
  • the W layer 60 completely fills the narrow and deep through hole 30.
  • a chemical reaction between the W of the first W layer 60 and the material of the first dielectric layer 20 is prevented by the intermediate layer 50 and / or the contact resistance between the W layer 60 and the conductor track 12 in the through hole 30 is set.
  • the depth of the recess 40 is preferably greater than the thickness of the first W layer 60 in the recess and the lateral dimensions of the recess 40 are greater than twice the thickness of the first W layer 60. Under these conditions, the recess 40 becomes different the through hole 30 is not completely filled by the first W layer 60, but the thickness of the first W layer 60 within the recess 40 is essentially the same as outside the recess 40 and the through hole 30.
  • a thin second dielectric layer 70 is produced over the entire surface of the first W layer 60 and has, for example, a nitride, oxide, tantalum oxide or aluminum oxide.
  • CVD chemical vapor deposition
  • ALD atomic layer deposition
  • a second W layer 80 is preferably produced immediately above the creation of the second dielectric layer 70 over the second dielectric layer 70, which results in the state shown in FIG. 7.
  • the deposition of the second dielectric layer 70 and the second W layer 80 immediately one after the other means in particular that the second dielectric layer 70 before the formation of the second W layer 80 is neither coated with a photoresist mask nor brought into mechanical contact with an exposure mask, no solvent, no etching bath and no exposure to light. If the second dielectric layer 70 and the second W layer 80 are within the same device or within the same (vacuum) Are generated container, the second dielectric layer 70 is not exposed to an air or protective gas atmosphere. The effect of light on the second dielectric layer can also be avoided without further ado. Furthermore, the time period between the generation of the second dielectric layer 70 and the generation of the second W layer 80 can be as short as desired.
  • the layer structure shown in FIG. 7 from the first W layer 60, the second dielectric layer 70 and the second W layer 80 is planarized by polishing, preferably chemical-mechanical polishing.
  • polishing preferably chemical-mechanical polishing.
  • the intermediate layer 50, the first W layer 60, the second dielectric layer 70 and the second W layer 80 outside the through hole 30 and the recess 40 essentially to a level defined by the original surface 22 of the first dielectric layer 20 is removed, as can be seen in FIG. 8.
  • Layers 60, 80 protrude somewhat above the first dielectric layer 20 in the vertical direction, as is indicated in FIG. 8.
  • the thickness of the first W layer 60 and the thickness of the second dielectric layer 70 are together smaller than the depth of the recess 40, so that after planarization in the recess Take 40 not only the first W layer 60, but also the intermediate layer 50 and the second W layer 80 partially remain.
  • the remaining section of the first W layer 60 forms a first electrode 90 of a capacitor 92
  • the remaining section of the second W layer 80 forms a second electrode 94 of the capacitor 92
  • the first electrode 90 and the second electrode 94 of the capacitor 92 are spatially separated from one another and electrically insulated by a remaining section 96 of the second dielectric layer 70.
  • the lateral extent of the electrodes 90, 94 and thus their areas and the capacitance of the capacitor 92 are determined by the area of the section 96 of the second dielectric layer 70 and thus essentially by the lateral extent of the recess 40.
  • an edge 100 of the first electrode 90 essentially corresponds to an edge 102 of the recess 40.
  • An edge 104 of the second electrode 94 is at a distance from the edge 102 of the recess 40, which is essentially determined by the thickness of the first W layer 60 Depth of the recess 40 and an inclination of the side wall of the recess 40 is determined.
  • a section of the first W layer 60 remaining in the through hole 30 forms a through hole conductor 110.
  • the step of planarizing in particular removes the intermediate layer 50 and the first W layer 60 in a region between the through hole 30 and the recess 40, so that initially there is no electrically conductive connection between the through-hole conductor 110 and the first electrode 90 of the capacitor 92.
  • a part of the first dielectric layer 20 is preferably also removed during planarization, so that the surface 22 of the first dielectric layer 20 can lie deeper or closer to the carrier layer 10 after the planarizing step. The formation of the capacitor 92 is thus completed. In subsequent process steps, contact connections or conductor tracks are created for wiring.
  • FIG. 9 shows a conductor track 120 on the through-hole conductor 110 and a conductor track 122 on the second electrode 94 of the capacitor 92. While the conductor track 120 can be wider than the through hole conductor 110 as shown and thus can cover the surface 22 of the dielectric layer 20 in the vicinity of the through hole conductor 110, the conductor track 122 is only provided on the second electrode 94 of the capacitor 92.
  • the first electrode 90 of the capacitor 92 is additionally contacted with a further conductor 124.
  • This further conductor track 124 can be generated simultaneously with the conductor tracks 120, 122 or in the case of separate process steps.
  • the first electrode 90 of the capacitor 92 is additionally shown in FIG. 11 with a further conductor track 126.
  • the conductor tracks 120, 122, 124, 126 are produced from an electrically conductive material, preferably from Al or Cu, and can be produced together or separately.
  • FIG. 12 shows a schematic sectional illustration of a capacitor 92, which was produced in accordance with an alternative exemplary embodiment of the method of the present invention
  • FIG. 13 shows a schematic plan view of the same.
  • This exemplary embodiment differs from the exemplary embodiment illustrated with reference to FIGS. 1 to 11 in that the first electrode 90 of the capacitor 92 and a through-hole line 110 'are connected to one another directly via a W-bridge.
  • the recess 40 is provided with a projecting section 130, in which a through hole 30 'is provided. Width and depth of the projecting section 130 of the recess 40 are chosen so small that when the first W layer 60 is produced with the aid of FIG. 5, the latter completely fills the projecting section 130 similarly to the through hole 30.
  • the first electrode 90 of the capacitor 92 is thus in one piece via a through hole conductor 110 '.
  • the conductor track 120 is provided above the through-hole conductor 110 ′, which likewise contacts the first electrode of the capacitor 92.
  • the protruding section 130 creates more space for contacting the first electrode 92 on the surface 22 of the dielectric layer 20.
  • the illustrated geometry of the recess 40 with the projecting section 130 is thus advantageous both when the first electrode 92 is contacted by the conductor track 12 on the carrier layer 10 and when the first electrode 90 is contacted by the conductor track 120 on the surface 22 of the dielectric layer 20 , In a departure from the illustration in FIG. 12, the first electrode 90 can also be contacted only by one of the two conductor tracks 12, 120, the through-hole line 110 ′ possibly being omitted.
  • FIG. 14 to 19 show different phases of a manufacturing method according to a further alternative exemplary embodiment of the present invention in schematic vertical sectional representations.
  • the HDP oxide is characterized in that it is on all edges the same thickness grows, so it has only a slight planarizing effect.
  • HDP oxide is particularly suitable here, since primarily the spaces 140, 142, 144 between the conductor tracks 12, 12a are to be filled and a planarizing effect is undesirable.
  • oxide hats 150, 152 form over the conductor tracks 12, 12a. The state thus generated is shown in FIG. 14. *
  • a stop layer 160 is then applied to the oxide hats 150, 152 and the oxide in the spaces 140, 142, 144, as shown in FIG. 15.
  • the stop layer 160 serves as an etching stop in a subsequent method step.
  • a thick silane layer 170 is deposited on the stop layer 160 to produce the state shown in FIG. 16. In contrast to the HDP oxide with which the interstices 140, 142, 144 were filled, the silane layer 170 has a more planarizing effect.
  • the silane layer 170 is then planarized by means of CMP, as in the first exemplary embodiment, in order to obtain a flat surface which corresponds to the surface 22 of the first dielectric layer 20 from the first exemplary embodiment.
  • the structure thus generated is shown in FIG. 17.
  • the oxide hats 150, 152, the stop layer 160 and the silane layer 170 together correspond to the first dielectric layer 20 from the first exemplary embodiment.
  • a through hole 30 is then etched to obtain the structure shown in FIG. 18.
  • the through hole 30 extends from the surface 22 through the silane layer 170, the stop layer 160 and the oxide bump 150 to the conductor track 12.
  • a recess 40 is etched with an etchant which is selective with respect to the stop layer 160. etches to obtain the state shown in FIG. 19.
  • the stop layer 160 serves as an etching stop, so that the recess 40 only extends from the surface 22 to the stop layer 160. All of the following method steps correspond to those of the first exemplary embodiment, so that they will not be presented again.
  • a metal level such as the conductor track 12a can also be used as the stop layer. This is the case in a further alternative exemplary embodiment shown with reference to FIGS. 20 to 22.
  • the carrier layer 10, the conductor tracks 12, a further conductor track 12a and the first dielectric layer 20 become as in the first
  • the lateral extent of the conductor track 12a is preferably at least as large as the lateral extent of the recess 40 created later.
  • the state achieved after the surface 22 has been produced by planarizing the first dielectric layer 20 is shown in FIG. 20.
  • a through hole 30 and a recess 40 are then created in the first dielectric layer 20 in order to produce the structures in succession which are shown in FIGS. 21 and 22, respectively.
  • both the through hole 30 and the recess 40 extend from the surface 22 of the first dielectric layer 20 to the conductor track 12 or the conductor track 12a, the lithography and / or the etching of the through hole 30 and the recess can be carried out in this exemplary embodiment 40 can be carried out in a common step.
  • the conductor track 12 or the conductor track 12a serves as an etching stop.
  • FIG. 23 is a schematic sectional view of two capacitors 92, 92a made in accordance with another alternative embodiment of the present invention were.
  • two recesses 40, 40a are formed simultaneously or in succession and, in accordance with the method steps from the previous exemplary embodiments, the capacitors 92, 92a are formed from first electrodes 90, 90a and second electrodes 94, 94a, sections 96, 96a in each case a second dielectric layer, spatially separate the first electrodes 90, 90a and the second electrodes 94, 94a and electrically isolate them.
  • the second electrodes are contacted by means of conductor tracks 122, 122a.
  • the first electrodes 90, 90a are contacted together by a single conductor track 124.
  • the two capacitors 92, 92a are thus coupled and can, for example, be connected in parallel in order to form a total capacitance.
  • a large number of such capacitors can also be connected in parallel, individual capacities being able to be separated for fine-tuning or for fine adjustment of the total capacitance, for example by means of laser fusing or electric fusing.
  • the recesses 40, 40a as shown in FIG. 23, have a depth which is considerably greater than the thickness of the first electrodes 90, 90a, the second dielectric layers 96, 96a have vertical sections or sections with a vertical one Component on. As a result, the effective electrode areas and the capacitances of the capacitors 92, 92a are increased compared to an essentially flat design, as is present in the exemplary embodiments in FIGS. 1 to 22.
  • a W-bridge is formed over the edge of the section 96 of the second dielectric layer 70 between the electrodes 90, 94 of the capacitor 92.
  • Such a W bridge creates a short circuit between the electrodes 90, 94 and thus destroys it the functionality of the capacitor 92.
  • the risk of dishing or the formation of a tungsten bridge can be reduced, for example, by selective overetching when structuring the wiring conductors 120, 122, 124, as is the case in the capacitor shown in FIG according to a further alternative embodiment of the present invention.
  • the capacitor 92 shown essentially corresponds to the capacitor produced according to the first exemplary embodiment and shown in FIG. 10.
  • part of the first electrode 90 and part of the second electrode 94 of the capacitor 92 are removed by an edge 180 of the Expose section 96 of the second dielectric layer 70 between the first electrode 90 and the second electrodes 94.
  • This is done by using an etching medium whose removal rate is higher for the W of the electrodes 90, 94 than for the material of the second dielectric layer 70.
  • the result is the structure shown in FIG. 24, in which the edge 180 of the section 96 of the second Dielectric layer 70 is exposed or protrudes with respect to the first electrode 90 and the second electrode 94. This ensures that the electrodes 90, 94 are not short-circuited by a W bridge.
  • FIG. 25 is a schematic illustration of a vertical section through a capacitor 92 in a dielectric layer 20, which is produced in accordance with a further alternative exemplary embodiment of the present invention.
  • This exemplary embodiment differs from the preceding ones in that instead of a single homogeneous thin second dielectric layer 70, a dielectric layer system 190 is formed between the first W layer 60 and the second W layer 80. Another difference is that in the first electrode 90, the dielectric Layer system 190 and the second electrode 94, a deep trench 192, which completely surrounds the second electrode 94, is etched such that its inner side wall 194 laterally delimits the dielectric layer system 190.
  • the formation of the trench 192 reliably removes a W-bridge between the electrodes 90, 94, which may have been created during planarization, and thus a short circuit between them. Furthermore, the trench 192 defines the area of the second electrodes 94 that determines the capacitance of the capacitor 92 exactly and largely independently of fluctuations in the manufacturing process. Furthermore, the trench 192 can be filled with a dielectric, for example an oxide or nitride, in order to protect the dielectric layer system 190 from chemical and physical environmental influences where it is exposed on the inner wall 194 of the trench 192.
  • a dielectric for example an oxide or nitride
  • 26 to 31 show in schematic vertical sectional representations a further alternative exemplary embodiment of the present invention.
  • Layer 60 are identical to those of the first exemplary embodiment.
  • the present exemplary embodiment differs from the first exemplary embodiment in that an additional, first planarization step is carried out after the generation of the first W layer 60 shown in FIG. 5 in order to obtain the structure shown in FIG. 26.
  • this additional planarization step the first W layer 60 is immediately outside the
  • the polishing is carried out to such an extent that the intermediate layer 50 is removed in all areas outside the through hole 30 and the recess 40.
  • the W blocks are in the through hole 30 and in the recess 40 with respect to the first Dielectric layer slightly increased, as indicated in Fig. 26.
  • the through-hole conductor 110 and the first electrode 90 are thus spatially separated and electrically insulated from one another and are essentially in their final form. Since the thickness of the first electrode 90 is smaller than the depth of the recess 40, the first electrode 90 has a recess 200 which will later accommodate the second dielectric layer and the second electrode.
  • a second dielectric layer 70 is deposited over the entire surface on the surface 22 of the dielectric layer 20, the first electrode 90 and the through-hole conductor 110 in order to obtain the structure shown in FIG. 27.
  • a second W layer 80 is likewise deposited over the entire surface over the second dielectric layer 70 in order to obtain the structure shown in FIG. 28.
  • planarization is carried out up to the second dielectric layer 70 in order to obtain the structure shown in FIG. 29.
  • the second W layer 80 which remains only in the recess 200 within the first electrode 90, results in the second electrode 94.
  • the dielectric layer 70 thus serves as a stop layer for the second planarization step.
  • the second dielectric layer 70 is removed except for a section 96 between the electrodes 90, 94.
  • the structure shown in FIG. 30 results, on the surface of which the through-hole conductor 110, the first electrode 90 and the second electrode 94 are exposed.
  • the through hole conductor 110 and the electrodes 90, 94 of the capacitor 92 can then be contacted by means of wiring conductor tracks, as in the previous exemplary embodiments.
  • An advantage of the seventh exemplary embodiment of the method according to the present invention illustrated with reference to FIGS. 26 to 30 is that it also has a very hard second dielectric layer 70 which is not easily removed or penetrated in a polishing step or planarization step can, is compatible.
  • the second dielectric layer 70 in this case represents a reliably acting stop layer for the second planarization step.
  • the first dielectric layer 20 can be a first layer directly adjacent to a component layer of a semiconductor structure, the carrier layer 10 representing the component layer and the through-hole 30 preferably directly up to a component in the component layer 10 instead of up to the conductor track 12 or extends up to a contact of the component.
  • the present invention can be used just as well to produce a capacitor in a dielectric layer 20 spaced apart from a component layer of a semiconductor structure, the first dielectric layer 20 being able to lie between any two wiring levels or being the uppermost dielectric layer.
  • a particular advantage of the material W used in the exemplary embodiments as material for the through-hole conductor 110 and the electrodes 90, 94 is its excellent polishability. If a through hole 30 is provided, the use of W for the electrodes 90, 94 is also advantageous because the first electrode 90 can be formed in a common step with the through hole conductor 110.
  • the manufacturing method according to the invention can also be used with other materials for electrodes 90, 94. reversible, provided that they enable planarization with sufficient precision and reliability.
  • different conductive materials can be used for the first electrode 90 and the second electrode 94.
  • the depth of the recess 40 is selected to be substantially greater than the thickness of the first conductive layer 60, a capacitor 92 with cup-shaped electrodes 90, 94 and a cup-shaped section 96 of the second dielectric layer 70 between the electrodes 90, 94 is produced, as is the case is already shown in Fig. 23.
  • the section 96 of the second dielectric layer 70 not only has a surface parallel to the surface 22 of the first dielectric layer 70, but also a vertical surface component.
  • the area of the portion 96 of the second dielectric layer 70 which determines the capacitance of the capacitor is increased compared to an essentially planar capacitor in a flat recess 40 and also compared to a conventional capacitor. This means an improved use of space.
  • the method according to the invention advantageously enables the simultaneous production of one or more capacitors and of one or more through-hole conductors directly or indirectly connected to the capacitors or electrically insulated from them in the same dielectric layer.
  • it can also be used and is advantageous without the simultaneous production of a through-hole conductor.
  • several capacitors can be produced at the same time, which are connected in parallel, for example to form a total capacitance, and from which individual ones can be separated by means of laser fusing to fine-tune the total capacitance.
  • carrier layer 12 conductor track 20 first dielectric layer

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Abstract

Bei einem Verfahren zum Herstellen eines Kondensators (92) in einer ersten Dielektrikumschicht (20) wird eine Ausnehmung (40) in einer Oberfläche (22) der ersten Dielektrikumschicht (20) gebildet. Auf der Oberfläche (22) der ersten Dielektrikumschicht (20) und in der Ausnehmung (40) wird eine erste leitfähige Schicht (60) gebildet. Auf der ersten leitfähigen Schicht (60) wird eine zweite Dielektrikumschicht (70) gebildet, wobei die Summe einer Dicke der ersten leitfähigen Schicht (60) und einer Dicke der zweiten Dielektrikumschicht (70) in der Ausnehmung (40) kleiner ist als eine Tiefe der Ausnehmung (40). Auf der zweiten Dielektrikumschicht (70) wird eine zweite leitfähige Schicht (80) gebildet. Durch Planarisieren der so gebildeten Schichtstruktur erhält man einen Kondensator.

Description

Beschreibung
Verfahren zum Herstellen eines Kondensators in einer Dielektrikumschicht
Die vorliegende Erfindung bezieht sich auf ein Verfahren zum Herstellen eines Kondensators und insbesondere auf ein Verfahren zum Herstellen eines Kondensators, das sich zur Integration eines Kondensators in ein Zwischendielektrikum zwi- sehen zwei Verdrahtungsebenen eignet.
Zur Erzeugung von Kondensatoren in integrierten Schaltungen ist eine Vielzahl von Techniken bekannt, wobei die Kapazität eines Kondensators durch die Fläche seiner Elektroden, den Abstand derselben voneinander und die Permitivitätszahl bzw. Dielektrizitätszahl εr einer Dielektrikumschicht zwischen den Elektroden bestimmt ist. Um eine erwünschte hohe Kapazität bei einer möglichst geringen Elektrodenfläche zu erzielen, ist neben einer hohen Dielektrizitätszahl εr vor allem ein möglichst geringer Abstand der Elektroden bzw. eine möglichst geringe Dicke der Dielektrikumschicht zwischen den Elektroden nötig.
Bei üblichen Verfahren müssen während der Herstellung des Kondensators in der Regel die Elektroden und die Dielektrikumschicht zwischen den Elektroden lateral strukturiert werden, was beispielsweise jeweils mittels einer Positiv-Photo- lackmaske und eines Ätzschrittes oder mittels einer vor der jeweiligen Schicht aufgebrachten Negativ-Photolackmaske und eines Lift-off-Schrittes bewirkt wird. Jede Art einer lateralen Strukturierung einer Schicht stellt dabei mehr oder weniger hohe Anforderungen an eine chemische und mechanische Robustheit der zu strukturierenden Schicht, da diese während der Strukturierung auch in den Bereichen, in denen sie ver- bleiben soll, mindestens einem Lösungsmittel für die Photolackmaske ausgesetzt ist. Im Fall einer Positiv-Photolack- maske als Ätzmaske ist die zu strukturierende Schicht ferner einem mechanischen Kontakt mit dem Photolack und einer Belichtungsmaske ausgesetzt. Die resultierenden fertigungstechnisch begründeten Anforderungen an die Robustheit der zu strukturierenden Schichten haben Beschränkungen bei der Aus- wähl der Materialien zur Folge und bedingen Mindestdicken der Schichten.
Im Fall einer Dielektrikumschicht wird durch diese Anforderungen einer Vergrößerung der Kapazität des Kondensators bzw. umgekehrt einer Verringerung seiner Elektrodenfläche durch Verwendung einer dünneren Dielektrikumschicht eine unerwünschte Grenze gesetzt.
Ein weiteres Problem besteht darin, daß eine seitlich unter der oberen Kondensatorplatte überstehende Dielektrikumschicht Absorptionseigenschaften einer darunterliegenden Antireflex- beschichtung (ARC; ARC = Anti Reflex Coating) vermindert. Dies ist bei einem nachfolgenden Belichtungsschritt nachteilig.
Ein weiterer Nachteil der herkömmlichen Herstellung eines Kondensators besteht darin, daß zum Strukturieren der oberen Kondensatorplatte eigene Lithographie- und Ätz-Schritte erforderlich sind.
Die Aufgabe der vorliegenden Erfindung besteht darin ein verbessertes Verfahren zum Herstellen eines Kondensators in einer Dielektrikumschicht zu schaffen.
Diese Aufgabe wird durch ein Verfahren nach Anspruch 1 gelöst.
Gemäß der vorliegenden Erfindung umfaßt ein Verfahren zum Herstellen eines Kondensators in einer ersten Dielektrikum- schicht folgende Schritte: Bilden einer Ausnehmung in einer Oberfläche der ersten Dielektrikumschicht;
Erzeugen einer ersten leitfähigen Schicht auf der Oberfläche der ersten Dielektrikumschicht und in der Ausnehmung;
Erzeugen einer zweiten Dielektrikumschicht auf der etfsten leitfähigen Schicht, wobei die Summe einer Dicke der ersten leitfähigen Schicht und einer Dicke der zweiten Dielektrikum- Schicht in der Ausnehmung kleiner ist als eine Tiefe der Ausnehmung;
Erzeugen einer zweiten leitfähigen Schicht auf der zweiten Dielektrikumschicht; und
Planarisieren der so gebildeten Schichtstruktur, um den Kondensator zu erhalten.
Der vorliegenden Erfindung liegt die Erkenntnis zugrunde, daß es unter genannten Bedingungen möglich ist, einen Kondensator in einer Ausnehmung in einer ersten Dielektrikumschicht herzustellen, indem eine Schichtfolge aus zwei leitfähigen Schichten und einer dazwischenliegenden Dielektrikumschicht in der Ausnehmung erzeugt wird, wobei anschließend bis zur Oberfläche der ersten Dielektrikumschicht planarisiert wird. Dadurch wird die Schichtfolge lateral strukturiert, wodurch der Kondensator gebildet wird. Es wurde erkannt, daß dieses Herstellungsverfahren insbesondere durchführbar ist, wenn die Tiefe bzw. die vertikalen Abmessungen der Ausnehmung größer sind als die Dicke der darauf abzuscheidenden ersten leitfähigen Schicht und wenn die lateralen Abmessungen der Ausnehmung größer sind als das Doppelte der Dicke der ersten leitfähigen Schicht.
Der vorliegenden Erfindung liegt ferner die Erkenntnis zug- rund, daß die Standardabscheidung von Wolfram (W) zum Füllen von Durchgangslöchern zur Herstellung von Durchgangslochkon- takten verwendet werden kann, um die erste leitfähige Schicht zu erzeugen. In diesem Fall sind die lateralen und vertikalen Abmessungen der Ausnehmung so zu definieren, daß durch die zum Füllen der Durchgangslöcher aufgebrachte Wolframschicht die Ausnehmung nicht vollständig gefüllt wird.
Ein Vorteil besteht darin, daß insbesondere die zweite Dielektrikumschicht nicht separat vor dem Erzeugen der sie bedeckenden zweiten leitfähigen Schicht strukturiert werden muß und deshalb weder einem Photolack noch einem Lösungsmittel für denselben oder einem Kontakt mit einer Belichtungsmaske ausgesetzt werden muß. Vielmehr können die zweite Dielektrikumschicht und die zweite leitfähige Schicht unmittelbar nacheinander erzeugt werden. Dadurch wird die zweite Die- lektrikumschicht während des Prozessierens Sandwich-artig verpackt und gegen Prozeßeinflüsse geschützt. Insbesondere wird so ein direkter oder indirekter Ätzangriff auf die zweite Dielektrikumschicht vermieden, und sogar jedweder Kontakt der zweiten Dielektrikumschicht mit einer Atmosphäre kann vermieden werden. Die zweite Dielektrikumschicht kann deshalb ohne weiteres nahezu beliebig dünn ausgeführt werden und im Extremfall nur eine Dicke von einer oder wenigen Atomlagen aufweisen, da keinerlei Anforderungen an ihre mechanische o- der chemische Robustheit gestellt werden.
Bevorzugt wird die zweite Dielektrikumschicht ganzflächig auf der ersten leitfähigen Schicht erzeugt. Mit Bezug auf die laterale Einbettung in eine Dielektrikumschicht wird ein erfindungsgemäß hergestellter Kondensator auch als GOLCAP (GOLCAP = Global Layered CAPacity) bezeichnet.
Ein weiterer Vorteil der vorliegenden Erfindung besteht darin, daß durch das Planarisieren der Schichtstruktur die zweite leitfähige Schicht und darüber hinaus optional die zweite Dielektrikumschicht und die erste leitfähige Schicht in einem einzigen Verfahrensschritt lateral strukturiert werden können. Deshalb ist kein anderer Schritt zur lateralen Struktu- rierung der Schichten, insbesondere der oberen Kondensatorplatte aus der zweiten leitfähigen Schicht erforderlich, wodurch der apparative und verfahrenstechnische Aufwand zur Herstellung des Kondensators verringert wird.
Ein weiterer Vorteil besteht darin, daß das erfindungsgemäße Verfahren mit der Herstellung von Durchgangslochleite^rn integrierten werden kann, so daß beispielsweise in einem einzigen Schritt ein Durchgangslochleiter in der ersten Dielektri- kumschicht und die erste leitfähige Schicht erzeugt werden können. Auch der Schritt des Planarisierens der Schichtstruktur kann bevorzugt bei dem gleichen Schritt erfolgen, bei dem die Füllung der Durchgangslöcher planarisiert wird. Der Aufwand zur Herstellung des Kondensators wird so minimiert.
Ein weiterer Vorteil der vorliegenden Erfindung besteht darin, daß die resultierende Wannenform der zweiten Dielektrikumschicht und damit die laterale und vertikale Ausbildung der Kondensatorplatten bzw. Elektroden eine gegenüber einer rein planaren Ausbildung einer Dielektrikumschicht erhöhte Elektrodenfläche und damit eine erhöhte effektive Kapazität bewirkt .
Ein weiterer Vorteil ist, daß beide Kondensatorplatten auf der selben Metallebene bzw. in der selben Leiterbahnschicht kontaktiert werden können. Ferner entfallen bei der vorliegenden Erfindung zusätzliche Stoppschichten, die herkömmlich beim Kontaktieren der Kondensatorplatten verwendet werden.
Durch die vorliegende Erfindung entfallen ferner hohe Anforderungen an die (CMP-) Planarisierung der ersten Dielektrikumschicht, die herkömmlich durch flache W-Elektroden (Wolfram- Elektroden) hervorgerufen werden. Auch die herkömmlich bestehenden hohen Anforderungen an die Lithographie beim Struktu- rieren der unteren Kondensatorplatte entfallen. Gemäß einem bevorzugten Ausführungsbeispiel liegt die zweite Dielektrikumschicht an der durch das Planarisieren erzeugten Oberfläche nicht flächig sondern nur als linienförmige Struktur vor. Das bedeutet, daß die zweite Dielektrikumschicht nur auf dem elektrisch aktiven Bereich der W-Elektroden existiert und nicht außerhalb der Elektroden. Probleme bei einer nachfolgenden Photolackbelichtung aufgrund von durch die *Die- lektrikumschicht veränderten Absorptionseigenschaften werden somit vermieden.
Weitere bevorzugte Weiterbildungen werden in den Unteransprüchen definiert.
Nachfolgend werden bevorzugte Ausführungsbeispiele mit Bezug auf die beiliegenden Figuren näher erläutert. Es zeigen:
Fig. 1 bis 11 schematische Schnittdarstellungen zur Erläuterung eines Verfahrens gemäß einem ersten Ausführungsbeispiel der vorliegenden Erfindung;
Fig. 12 eine schematische Schnittansicht eines Kondensators, der durch ein Verfahren gemäß einem alternativen Ausführungsbeispiel der vorliegenden Erfindung hergestellt wurde;
Fig. 13 eine schematische Draufsicht des Kondensators aus Fig. 12;
Fig. 14 bis 19 schematische Schnittdarstellungen zur Erläute- rung eines Verfahrens gemäß einem weiteren alternativen Ausführungsbeispiel der vorliegenden Erfindung;
Fig. 20 bis 22 schematische Schnittdarstellungen zur Erläute- rung eines Verfahrens gemäß einem weiteren alternativen Ausführungsbeispiel der vorliegenden Erfindung; Fig. 23 bis 25 schematische Schnittdarstellungen weiterer alternativer durch erfindungsgemäße Verfahren hergestellter Kondensatoren; und
Fig. 26 bis 30 schematische Schnittdarstellungen zur Erläuterung eines Verfahrens gemäß einem weitferen alternativen Ausführungsbeispiel der vorliegenden Erfindung.
Mit Bezug auf die Figuren 1 bis 10 wird nachfolgend ein erstes Ausführungsbeispiel eines erfindungsgemäßen Verfahrens erläutert, bei dem ein Kondensator teilweise zusammen mit einer Durchkontaktierung in einem Zwischendielektrikum zwischen zwei Verdrahtungsebenen erzeugt wird.
Fig. 1 zeigt eine Ausgangsstruktur, bei der auf einer Trägerschicht 10 eine Leiterbahn 12 gebildet ist. Die Trägerschicht 10 kann beispielsweise ein Dielektrikum oder ein Halbleiter- material aufweisen. Die Leiterbahn 12 weist ein leitfähiges Material, beispielsweise Aluminium oder Kupfer, auf und ist als Teil einer auf der Trägerschicht 10 angeordneten Verdrahtungsebene zur Verschaltung von nicht-dargestellten Bauelementen in der Trägerschicht über einer nicht-dargestellten Bauelementschicht vorgesehen.
Die erste Dielektrikumschicht 20 wird erzeugt, indem Bor- Phosphor-Silikat-Glas (BPSG) oder ein Oxid auf die Trägerschicht 10 aufgebracht wird, das Zwischenräume zwischen der Leiterbahn 12 und weiteren, nicht-dargestellten Leiterbahnen füllt und dieselben bedeckt. Dabei entsteht eine wellige 0- berfläche, die anschließend durch chemisch-mechanisches Polieren (CMP; CMP = chemical mechanical polishing) planarisiert wird, wodurch die zunächst ebene Oberfläche 22 der ers- ten Dielektrikumschicht 20 erzeugt wird. Die erste Dielektrikumschicht 20 kann eine Dielektrikumschicht zwischen zwei Verdrahtungsebenen über einer Bauelementschicht einer Halb- leiterstruktur, beispielsweise eines Speicherelements oder eines Mikroprozessors, sein.
Ausgehend von der in Fig. 1 gezeigten Struktur wird in übli- eher Weise, beispielsweise mittels eines Lithographie- und eines Ätz-Schrittes ein Durchgangsloch zur Bildung eines Durchgangslochleiters erzeugt. Die sich ergebende Struktur ist in Fig. 2 gezeigt. Das Durchgangsloch 30 reicht von der Oberfläche 22 der ersten Dielektrikumschicht 20 bis zu der Leiterbahn 12.
Anschließend wird, wie es in Fig. 3 dargestellt ist, mit einem weiteren Lithographieschritt und einem weiteren Ätzschritt eine Ausnehmung 40 in der Oberfläche 22 der ersten Dielektrikumschicht 20 gebildet. Im Gegensatz zu dem Durchgangsloch 30, das bei einer geringen Querschnittsfläche eine große Tiefe aufweist, weist die Ausnehmung 40 eine im Verhältnis zu ihren lateralen Abmessungen geringe Tiefe auf.
Auf der Oberfläche 22 bzw. die Oberflächen des Durchgangsloches 30 und der Ausnehmung 40 wird ein dünner Liner bzw. eine dünne Zwischenschicht 50 aufgebracht, die in Fig. 4 dargestellt ist. Die Zwischenschicht 50 weist Ti oder TiN oder eine andere als Diffusionsbarriere dienende Linerfolge und vor- zugsweise eine Dicke von ca. 50 nm auf.
In einem nächsten Schritt wird eine erste W-Schicht 60 (W = Wolfram) auf der Zwischenschicht 50 erzeugt. Wie in Fig. 5 zu erkennen ist, füllt die W-Schicht 60 das schmale und tiefe Durchgangsloch 30 vollständig aus. Durch die Zwischenschicht 50 wird eine chemische Reaktion zwischen dem W der ersten W- Schicht 60 und dem Material der ersten Dielektrikumschicht 20 verhindert und/oder der Kontaktwiderstand zwischen der W- Schicht 60 und der Leiterbahn 12 im Durchgangsloch 30 einge- stellt. Vorzugsweise sind die Tiefe der Ausnehmung 40 größer als die Dicke der ersten W-Schicht 60 in der Ausnehmung und die lateralen Abmessungen der Ausnehmung 40 größer als das Doppelte der Dicke der ersten W-Schicht 60. Unter diesen Voraussetzungen wird die Ausnehmung 40 im Unterschied zu dem Durchgangsloch 30 durch die erste W-Schicht 60 nicht vollständig aufgefüllt, sondern die Dicke der ersten W-Schicht 60 ist innerhalb der Ausnehmung 40 im wesentlichen genauso groß wie außerhalb der Ausnehmung 40 und des Durchgangsloches 30.
Auf der ersten W-Schicht 60 wird ganzflächig eine dünne zweite Dielektrikumschicht 70 erzeugt, die beispielsweise ein Nitrid, Oxid, Tantaloxid oder Aluminiumoxid aufweist. Die zweite Dielektrikumschicht 70 kann eine Dicke von beispiels- weise 30 nm - 50 nm aufweisen. Vorzugsweise weist sie jedoch eine sehr geringe Dicke von 10 Atomlagen oder weniger auf und besonders bevorzugt eine Dicke von nur einer, zwei oder drei Atomlagen. Sie wird mittels chemischer Dampfabscheidung (CVD; CVD = chemical vapor deposition) , Abscheidung einzelner Atom- lagen aus der Gasphase (ALD; ALD = atomic layer deposition) oder eines anderen Verfahrens erzeugt, das zur Abscheidung derart dünner Schichten geeignet ist.
Vorzugsweise unmittelbar anschließend an die Erzeugung der zweiten Dielektrikumschicht 70 wird eine zweite W-Schicht 80 über der zweiten Dielektrikumschicht 70 erzeugt, wodurch der in Fig. 7 dargestellte Zustand resultiert.
Die Abscheidung der zweiten Dielektrikumschicht 70 und der zweiten W-Schicht 80 unmittelbar nacheinander bedeutet insbesondere, daß die zweite Dielektrikumschicht 70 vor der Erzeugung der zweiten W-Schicht 80 weder mit einer Photolackmaske beschichtet noch in mechanischem Kontakt mit einer Belichtungsmaske gebracht wird, keinem Lösungsmittel, keinem Ätzbad und keiner Belichtung ausgesetzt wird. Wenn die zweite Dielektrikumschicht 70 und die zweite W-Schicht 80 innerhalb der gleichen Vorrichtung bzw. innerhalb des gleichen (Vakuum-) Behälters erzeugt werden, ist die zweite Dielektrikumschicht 70 keiner Einwirkung einer Luft- oder Schutzgas-Atmosphäre ausgesetzt. Auch eine Einwirkung von Licht auf die zweite Dielektrikumschicht kann ohne weiteres vermieden werden. Fer- ner kann die Zeitdauer zwischen der Erzeugung der zweiten Dielektrikumschicht 70 und der Erzeugung der zweiten W- Schicht 80 beliebig kurz sein. Es werden somit keinerlei Anforderungen an eine chemische oder mechanische Robustheit, eine Lichtbeständigkeit oder eine Alterungsbeständigkeit der zweiten Dielektrikumschicht 70 gestellt. Insofern existieren somit keinerlei Einschränkungen bei der Auswahl eines Materials für die zweite Dielektrikumschicht 70, vielmehr ist eine uneingeschränkte Optimierung bezüglich einer minimalen Dicke, einer maximalen Dielektrizitätszahl εr, einer erwünschten Frequenzabhängigkeit derselben, einer hohen Spannungsfestigkeit bzw. einer hohen elektrischen Durchbruchsfeldstärke oder anderer für eine jeweilige Anwendung wichtiger Parameter möglich.
Bei einem weiteren Verfahrensschritt wird die in Fig. 7 dargestellte Schichtstruktur aus der ersten W-Schicht 60, der zweiten Dielektrikumschicht 70 und der zweiten W-Schicht 80 durch Polieren, vorzugsweise chemisch-mechanisches Polieren, planarisiert. Dabei werden die Zwischenschicht 50, die erste W-Schicht 60, die zweite Dielektrikumschicht 70 und die zweite W-Schicht 80 außerhalb des Durchgangsloches 30 und der Ausnehmung 40 im wesentlichen bis zu einer Ebene, die durch die ursprüngliche Oberfläche 22 der ersten Dielektrikumschicht 20 definiert ist, entfernt, wie es in Fig. 8 zu er- kennen ist. Dabei können die verbleibenden Bereiche der W-
Schichten 60, 80 in vertikaler Richtung etwas über die erste Dielektrikumschicht 20 überstehen, wie es in Fig. 8 angedeutet ist.
Die Dicke der ersten W-Schicht 60 und die Dicke der zweiten Dielektrikumschicht 70 sind zusammen kleiner als die Tiefe der Ausnehmung 40, so daß nach dem Planarisieren in der Aus- nehmung 40 nicht nur die erste W-Schicht 60, sondern auch die Zwischenschicht 50 und die zweite W-Schicht 80 teilweise verbleiben. Der verbleibende Abschnitt der ersten W-Schicht 60 bildet eine erste Elektrode 90 eines Kondensators 92, der verbleibende Abschnitt der zweiten W-Schicht 80 bildet eine zweite Elektrode 94 des Kondensators 92, wobei die erste E- lektrode 90 und die zweite Elektrode 94 des Kondensators 92 durch einen verbleibenden Abschnitt 96 der zweiten Dielektrikumschicht 70 voneinander räumlich getrennt und elektrisch isoliert sind. Die laterale Ausdehnung der Elektroden 90, 94 und damit ihre Flächen und die Kapazität des Kondensators 92 sind durch den Flächeninhalt des Abschnittes 96 der zweiten Dielektrikumschicht 70 und somit im wesentlichen durch die laterale Ausdehnung der Ausnehmung 40 bestimmt. Insbesondere entspricht ein Rand 100 der ersten Elektrode 90 im wesentlichen einem Rand 102 der Ausnehmung 40. Ein Rand 104 der zweiten Elektrode 94 weist einen Abstand vom Rand 102 der Ausnehmung 40 auf, der im wesentlichen durch die Dicke der ersten W-Schicht 60, die Tiefe der Ausnehmung 40 sowie eine Neigung der Seitenwand der Ausnehmung 40 bestimmt ist.
Ein im Durchgangsloch 30 verbleibender Abschnitt der ersten W-Schicht 60 bildet einen Durchgangslochleiter 110. Durch den Schritt des Planarisierens werden insbesondere die Zwischen- schicht 50 und die erste W-Schicht 60 in einem Bereich zwischen dem Durchgangsloch 30 und der Ausnehmung 40 entfernt, so daß zunächst keine elektrisch leitfähige Verbindung zwischen dem Durchgangslochleiter 110 und der ersten Elektrode 90 des Kondensators 92 besteht. Um dies sicherzustellen, wird beim Planarisieren vorzugsweise auch ein Teil der ersten Dielektrikumschicht 20 abgetragen, so daß die Oberfläche 22 der ersten Dielektrikumschicht 20 nach dem Schritt des Planarisierens tiefer bzw. näher an der Trägerschicht 10 liegen kann. Die Bildung des Kondensators 92 ist damit abgeschlossen. In nachfolgenden Verfahrensschritten werden Kontaktanschlüsse bzw. Leiterbahnen zur Verdrahtung erzeugt.
In Fig. 9 sind eine Leiterbahn 120 auf dem Durchgangslochleiter 110 und eine Leiterbahn 122 auf der zweiten Elektrode 94 des Kondensators 92 dargestellt. Während die Leiterbahn 120 wie dargestellt breiter sein kann als der Durchgangslochleiter 110 und somit in der Umgebung des Durchgangslochleiters 110 die Oberfläche 22 der Dielektrikumschicht 20 bedecken kann, ist die Leiterbahn 122 lediglich auf der zweiten Elektrode 94 des Kondensators 92 vorgesehen.
In Fig. 10 ist zusätzlich die erste Elektrode 90 des Konden- sators 92 mit einer weiteren Leiterbahn 124 kontaktiert. Diese weitere Leiterbahn 124 kann gleichzeitig mit den Leiterbahnen 120, 122 oder bei eigenen Verfahrensschritten erzeugt werden.
Alternativ ist in Fig. 11 die erste Elektrode 90 des Kondensators 92 zusätzlich mit einer weiteren Leiterbahn 126 dargestellt. Die Leiterbahnen 120, 122, 124, 126 werden aus einem elektrisch leitfähigen Material erzeugt, vorzugsweise aus AI oder Cu, und können gemeinsam oder getrennt hergestellt wer- den.
Fig. 12 zeigt eine schematische Schnittdarstellung eines Kondensators 92, der gemäß einem alternativen Ausführungsbeispiel des Verfahrens der vorliegenden Erfindung hergestellt wurde, und Fig. 13 eine schematische Draufsicht auf denselben. Dieses Ausführungsbeispiel unterscheidet sich von dem anhand der Figuren 1 bis 11 dargestellten Ausführungsbeispiel dadurch, daß die erste Elektrode 90 des Kondensators 92 und eine Durchgangslochleitung 110' direkt über eine W-Brücke miteinander verbunden werden. Die Ausnehmung 40 ist zu diesem Zweck mit einem vorstehenden Abschnitt 130 versehen, in dem ein Durchgangsloch 30' vorgesehen ist. Breite und Tiefe des vorstehenden Abschnittes 130 der Ausnehmung 40 sind dabei so klein gewählt, daß bei der anhand der Fig. 5 dargestellten Erzeugung der ersten W-Schicht 60 diese den vorstehenden Abschnitt 130 ähnlich wie das Durchgangsloch 30 vollständig füllt. Nach Durchführung der anhand der Figuren 1 bis 9 dargestellten Verfahrensschritte ist somit die erste Elektrode 90 des Kondensators 92 einstückig über eine dem Durchgangslochleiter 110' verbunden. Zusätzlich ist die Leiterbahn 120 über dem Durchgangslochleiter 110' vorgesehen, die ebenfalls die erste Elektrode des Kondensators 92 kontaktiert. Durch den vorstehenden Abschnitt 130 wird mehr Platz zum Kontaktieren der ersten Elektrode 92 an der Oberfläche 22 der Dielektrikumschicht 20 geschaffen. Die dargestellte Geometrie der Ausnehmung 40 mit dem vorstehenden Abschnitt 130 ist somit sowohl bei einer Kontaktierung der ersten Elektrode 92 durch die Leiterbahn 12 auf der Trägerschicht 10 als auch bei einer Kontaktierung der ersten Elektrode 90 mittels der Leiterbahn 120 an der Oberfläche 22 der Dielektrikumschicht 20 vorteilhaft. Abweichend von der Darstellung in Fig. 12 kann die erste Elektrode 90 auch nur durch eine der beiden Leiterbahnen 12, 120 kontaktiert werden, wobei ggf. die Durchgangslochleitung 110' weggelassen werden kann.
Die Fig. 14 bis 19 zeigen in schematischen vertikalen Schnittdarstellungen verschiedene Phasen eines Herstellungsverfahrens gemäß einem weiteren alternativen Ausführungsbeispiel der vorliegenden Erfindung. Dieses Verfahren unterscheidet sich von dem ersten Ausführungsbeispiel dadurch, daß nach der Erzeugung von Leiterbahnen 12, 12a auf der Träger- Schicht 10 die erste Dielektrikumschicht 20 nicht in einem Schritt homogen erzeugt wird. Vielmehr werden zunächst mit einem konformen HDP-Oxid (HDP = High Density Plasma silan o- xid) Zwischenräume 140, 142, 144 zwischen den Leiterbahnen 12, 12a gefüllt, d. h. es wird lediglich so viel HDP-Oxid ab- geschieden, daß die Zwischenräume 140, 142, 144 zwischen den Leiterbahnen 12, 12a im wesentlichen gefüllt sind. Das HDP- Oxid zeichnet sich dadurch aus, daß es an allen Kanten mit der gleichen Dicke aufwächst, es weist also nur eine geringe planarisierende Wirkung auf. HDP-Oxid ist deshalb hier besonders geeignet, da in erster Linie die Zwischenräume 140, 142, 144 zwischen den Leiterbahnen 12, 12a gefüllt werden sollen und eine planarisierende Wirkung unerwünscht ist. Dabei bilden sich über den Leiterbahnen 12, 12a Oxidhüte 150, 152. Der so erzeugte Zustand ist in Fig. 14 dargestellt. *
Anschließend wird eine Stoppschicht 160 auf die Oxidhüte 150, 152 und das Oxid in den Zwischenräumen 140, 142, 144 aufgebracht, wie es in Fig. 15 dargestellt ist. Die Stoppschicht 160 dient in einem nachfolgenden Verfahrensschritt als Ätzstopp.
Auf der Stoppschicht 160 wird eine dicke Silanschicht 170 abgeschieden, um den in Fig. 16 dargestellten Zustand zu erzeugen. Die Silanschicht 170 weist im Gegensatz zu dem HDP-Oxid, mit dem die Zwischenräume 140, 142, 144 gefüllt wurden, eine stärker planarisierende Wirkung auf.
Die Silanschicht 170 wird dann wie bei dem ersten Ausführungsbeispiel mittels CMP planarisiert, um eine ebene Oberfläche zu erhalten, die der Oberfläche 22 der ersten Dielektrikumschicht 20 aus dem ersten Ausführungsbeispiel ent- spricht. Die so erzeugte Struktur ist in Fig. 17 dargestellt. Die Oxidhüte 150, 152, die Stoppschicht 160 und die Silanschicht 170 entsprechen zusammen der ersten Dielektrikumschicht 20 aus dem ersten Ausführungsbeispiel.
Ebenfalls wie im ersten Ausführungsbeispiel wird anschließend ein Durchgangsloch 30 geätzt, um die in Fig. 18 dargestellte Struktur zu erhalten. Das Durchgangsloch 30 reicht von der Oberfläche 22 durch die Silanschicht 170, die Stoppschicht 160 und den Oxidhügel 150 bis zu der Leiterbahn 12.
In einem weiteren Ätzschritt wird eine Ausnehmung 40 mit einem bezüglich der Stoppschicht 160 selektiven Ätzmittel ge- ätzt, um den in Fig. 19 dargestellten Zustand zu erhalten. Hierbei dient die Stoppschicht 160 als Ätzstopp, so daß die Ausnehmung 40 von der Oberfläche 22 lediglich bis zu der Stoppschicht 160 reicht. Alle folgenden Verfahrensschritte entsprechen denen des ersten Ausführungsbeispieles, auf eine erneute Darstellung wird deshalb verzichtet.
Anstelle einer Stoppschicht in der ersten Dielektrikumschicht 20, wie es in dem anhand der Fig. 14 bis 19 dargestellten Ausführungsbeispiel gezeigt ist, kann auch eine Metallebene wie die Leiterbahn 12a als Stoppschicht verwendet werden. Dies ist in einem anhand der Fig. 20 bis 22 gezeigten weiteren alternativen Ausführungsbeispiel der Fall. Die Trägerschicht 10, die Leiterbahnen 12, eine weitere Leiterbahn 12a und die erste Dielektrikumschicht 20 werden wie im ersten
Ausführungsbeispiel hergestellt. Dabei ist die laterale Ausdehnung der Leiterbahn 12a vorzugsweise mindestens so groß wie die laterale Ausdehnung der später erzeugten Ausnehmung 40. Der nach dem Erzeugen der Oberfläche 22 durch Planarisie- ren der ersten Dielektrikumschicht 20 erreichte Zustand ist in Fig. 20 dargestellt.
Anschließend werden ein Durchgangsloch 30 und eine Ausnehmung 40 in der ersten Dielektrikumschicht 20 erzeugt, um nachein- ander die Strukturen zu erzeugen, die in den Fig. 21 bzw. 22 gezeigt sind. Da bei diesem Ausführungsbeispiel sowohl das Durchgangsloch 30 als auch die Ausnehmung 40 von der Oberfläche 22 der ersten Dielektrikumschicht 20 bis zu der Leiterbahn 12 bzw. der Leiterbahn 12a reichen, können bei diesem Ausführungsbeispiel die Lithographie und/oder das Ätzen des Durchgangsloches 30 und der Ausnehmung 40 jeweils in einem gemeinsamen Schritt durchgeführt werden. Dabei dient jeweils die Leiterbahn 12 bzw. die Leiterbahn 12a als Ätzstopp.
Fig. 23 ist eine schematische Schnittdarstellung zweier Kondensatoren 92, 92a, die gemäß einem weiteren alternativen Ausführungsbeispiel der vorliegenden Erfindung hergestellt wurden. Abweichend von den vorangegangenen Ausführungsbeispielen werden gleichzeitig oder nacheinander zwei Ausnehmungen 40, 40a und darin entsprechend den Verfahrensschritten aus den vorangegangenen Ausführungsbeispielen die Kondensato- ren 92, 92a aus ersten Elektroden 90, 90a und zweiten Elektroden 94, 94a gebildet, wobei jeweils Abschnitte 96, 96a einer zweiten Dielektrikumschicht, die ersten Elektroden 90, 90a und die zweiten Elektroden 94, 94a voneinander räumlich trennen und elektrisch isolieren. Die zweiten Elektroden wer- den mittels Leiterbahnen 122, 122a kontaktiert. Die ersten Elektroden 90, 90a werden gemeinsam durch eine einzige Leiterbahn 124 kontaktiert.
Die zwei Kondensatoren 92, 92a sind somit gekoppelt und kön- nen beispielsweise parallel geschaltet sein, um eine Gesamtkapazität zu bilden. Es kann auch eine Vielzahl von derartigen Kondensatoren parallel geschaltet werden, wobei zum Fine- Tuning bzw. zur Feineinstellung der Gesamtkapazität einzelne Kapazitäten abgetrennt werden können, beispielsweise mittels Laser Fusing oder Electric Fusing.
Wenn die Ausnehmungen 40, 40a, wie es in Fig. 23 dargestellt ist, eine Tiefe aufweisen, die erheblich größer ist als die Dicke der ersten Elektroden 90, 90a, weisen die zweiten Die- lektrikumschichten 96, 96a vertikale Abschnitte oder Abschnitte mit einer vertikalen Komponente auf. Dadurch werden die effektiven Elektrodenflächen und die Kapazitäten der Kondensatoren 92, 92a gegenüber einer im wesentlichen flachen Ausführung, wie sie in den Ausführungsbeispielen der Fig. 1 bis 22 vorliegt, erhöht.
Bei den vorangehenden Ausführungsbeispielen besteht die Gefahr, daß beim Planarisieren mittels CMP eine W-Brücke über den Rand des Abschnittes 96 der zweiten Dielektrikumschicht 70 hinweg zwischen den Elektroden 90, 94 des Kondensators 92 gebildet werden. Eine solche W-Brücke erzeugt einen Kurzschluß zwischen den Elektroden 90, 94 und zerstört damit die Funktionsfähigkeit des Kondensators 92. Das Risiko des Dishing bzw. der Bildung einer Wolframbrücke kann beispielsweise durch ein selektives Überätzen beim Strukturieren der Verdrahtungsleiter 120, 122, 124 reduziert werden, wie es in dem anhand der Fig. 24 dargestellten Kondensator der Fall ist, der gemäß einem weiteren alternativen Ausführungsbeispiel der vorliegenden Erfindung hergestellt wurde. Öer gezeigte Kondensator 92 entspricht im wesentlichen dem gemäß dem ersten Ausführungsbeispiel hergestellten, in Fig. 10 dar- gestellten Kondensator. Im Unterschied zum ersten Ausführungsbeispiel werden jedoch beim Strukturieren der Verdrahtungsleiterbahnen 120, 122, 124 aus einer ganzflächigen leitfähigen Schicht mittels einer Photolackmaske und eines Ätzbades ein Teil der ersten Elektrode 90 und ein Teil der zweiten Elektrode 94 des Kondensators 92 entfernt, um einen Rand 180 des Abschnittes 96 der zweiten Dielektrikumschicht 70 zwischen der ersten Elektrode 90 und der zweiten Elektroden 94 freizulegen. Dies geschieht, indem ein Ätzmedium verwendet wird, dessen Abtragungsrate für das W der Elektroden 90, 94 höher ist als für das Material der zweiten Dielektrikumschicht 70. Es resultiert die in Fig. 24 dargestellte Struktur, bei der der Rand 180 des Abschnittes 96 der zweiten Dielektrikumschicht 70 freiliegt bzw. gegenüber der ersten E- lektrode 90 und der zweiten Elektrode 94 vorsteht. Damit ist sichergestellt, daß die Elektroden 90, 94 nicht durch eine W- Brücke kurzgeschlossen sind.
Fig. 25 ist eine schematische Darstellung eines vertikalen Schnitts durch einen Kondensator 92 in einer Dielektrikum- schicht 20, der gemäß einem weiteren alternativen Ausführungsbeispiel der vorliegenden Erfindung hergestellt ist. Dieses Ausführungsbeispiel unterscheidet sich von den vorangehenden dadurch, daß anstatt einer einzigen homogenen dünnen zweiten Dielektrikumschicht 70 ein dielektrisches Schichtsys- tem 190 zwischen der ersten W-Schicht 60 und der zweiten W- Schicht 80 gebildet wird. Ein weiterer Unterschied besteht darin, daß in die erste Elektrode 90, das dielektrische Schichtsystem 190 und die zweite Elektrode 94 ein tiefer, die zweite Elektrode 94 vollständig umschließender Graben 192 so geätzt wird, daß seine innere Seitenwand 194 das dielektrische Schichtsystem 190 lateral begrenzt. Durch die Bildung des Grabens 192 wird eine beim Planarisieren gegebenenfalls erzeugte W-Brücke zwischen den Elektroden 90, 94 und damit ein Kurzschluß zwischen denselben zuverlässig entferrt. Ferner wird durch den Graben 192 die die Kapazität des Kondensators 92 bestimmende Fläche der zweiten Elektroden 94 exakt und weitgehend unabhängig von Fluktuationen im Herstellungsverfahren definiert. Ferner kann der Graben 192 durch ein Dielektrikum, beispielsweise ein Oxid oder Nitrid, aufgefüllt werden, um das dielektrische Schichtsystem 190 dort, wo es an der Innenwandung 194 des Grabens 192 offenliegt, vor chemi- sehen und physikalischen Umwelteinflüssen zu schützen.
Die Fig. 26 bis 31 zeigen in schematischen vertikalen Schnittdarstellungen ein weiteres alternatives Ausführungsbeispiel der vorliegenden Erfindung. Die ersten Verfahrens- schritte bis einschließlich der Erzeugung der ersten W-
Schicht 60 sind mit denen des ersten Ausführungsbeispieles identisch.
Das vorliegende Ausführungsbeispiel unterscheidet sich von dem ersten Ausführungsbeispiel dadurch, daß bereits nach der Erzeugung der in Fig. 5 gezeigten ersten W-Schicht 60 ein zusätzlicher, erster Planarisierungsschritt erfolgt, um die in Fig. 26 dargestellte Struktur zu erhalten. Mittels dieses zusätzlichen Planarisierungsschrittes wird die erste W-Schicht 60 bereits unmittelbar nach deren Erzeugung außerhalb des
Durchgangsloches 30 und der Ausnehmung 40, d. h. im wesentlichen oberhalb einer Ebene, die durch die ursprüngliche Oberfläche 22 der Dielektrikumschicht 20 definiert ist, entfernt. Dabei wird so weit poliert, daß die Zwischenschicht 50 in al- len Bereichen außerhalb des Durchgangsloches 30 und der Ausnehmung 40 entfernt wird. Dabei sind die W-Blöcke im Durchgangsloch 30 und in der Ausnehmung 40 gegenüber der ersten Dielektrikumschicht leicht erhöht, wie es in Fig. 26 angedeutet ist. Damit liegen bereits der Durchgangslochleiter 110 und die erste Elektrode 90 räumlich getrennt und elektrisch voneinander isoliert und im wesentlichen in ihrer endgültigen Gestalt vor. Da die Dicke der ersten Elektrode 90 kleiner ist als die Tiefe der Ausnehmung 40, weist die erste Elektrode 90 eine Ausnehmung 200 auf, die später die zweite Dielektrikumschicht und die zweite Elektrode aufnehmen wird.
Anschließend wird wie in den vorangegangenen Ausführungsbeispielen ganzflächig eine zweite Dielektrikumschicht 70 auf der Oberfläche 22 der Dielektrikumschicht 20, der ersten E- lektrode 90 und dem Durchgangslochleiter 110 abgeschieden, um die in Fig. 27 dargestellte Struktur zu erhalten.
Über der zweiten Dielektrikumschicht 70 wird ebenfalls ganzflächig eine zweite W-Schicht 80 abgeschieden, um die in Fig. 28 dargestellte Struktur zu erhalten.
In einem folgenden Planarisierungsschritt, der im wesentlichen dem Planarisierungsschritt aus den vorangegangenen Ausführungsbeispielen entspricht, wird bis zu der zweiten Dielektrikumschicht 70 planarisiert, um die in Fig. 29 dargestellte Struktur zu erhalten. Dabei entsteht aus der zweiten W-Schicht 80, die nur in der Vertiefung 200 innerhalb der ersten Elektrode 90 verbleibt, die zweite Elektrode 94. Die Dielektrikumschicht 70 dient in diesem Ausführungsbeispiel somit als Stoppschicht für den zweiten Planarisierungsschritt.
Mit einem definierten Überpolieren bzw. Overpolish oder einem zusätzlichen Schritt einer Naßreinigung wird die zweite Dielektrikumschicht 70 bis auf einen Abschnitt 96 zwischen den Elektroden 90, 94 entfernt. Es entsteht die in Fig. 30 darge- stellte Struktur, an deren Oberfläche der Durchgangslochleiter 110, die erste Elektrode 90 und die zweite Elektrode 94 offenliegen. Der Durchgangslochleiter 110 und die Elektroden 90, 94 des Kondensators 92 können anschließend wie in den vorangegangenen Ausführungsbeispielen mittels Verdrahtungsleiterbahnen kontaktiert werden.
Ein Vorteil des anhand der Fig. 26 bis 30 dargestellten siebten Ausführungsbeispieles des Verfahrens gemäß der vorliegenden Erfindung besteht darin, daß es auch mit einer se*hr harten zweiten Dielektrikumschicht 70, die nicht ohne weiteres in einem Polierschritt bzw. Planarisierungsschritt abgetragen bzw. durchdrungen werden kann, kompatibel ist. Andererseits stellt die zweite Dielektrikumschicht 70 in diesem Fall eine zuverlässig wirkende Stoppschicht für den zweiten Planarisierungsschritt dar.
Bei allen Ausführungsbeispielen kann die erste Dielektrikumschicht 20 eine erste, direkt an eine Bauelementschicht einer Halbleiterstruktur angrenzende Schicht sein, wobei die Trägerschicht 10 die Bauelementschicht darstellt und das Durchgangsloch 30 vorzugsweise statt bis zu der Leiterbahn 12 di- rekt bis zu einem Bauelement in der Bauelementschicht 10 bzw. bis zu einem Kontakt des Bauelements reicht. Die vorliegende Erfindung kann jedoch genauso gut zur Herstellung eines Kondensators in einer von einer Bauelementschicht einer Halbleiterstruktur beabstandeten Dielektrikumschicht 20 verwendet werden, wobei die erste Dielektrikumschicht 20 zwischen zwei beliebigen Verdrahtungsebenen liegen kann oder auch die o- berste Dielektrikumschicht sein kann.
Ein besonderer Vorteil des in den Ausführungsbeispielen als Material für den Durchgangslochleiter 110 und die Elektroden 90, 94 verwendeten Materials W ist seine hervorragende Po- lierbarkeit. Sofern ein Durchgangsloch 30 vorgesehen ist, ist eine Verwendung von W für die Elektroden 90, 94 auch deshalb vorteilhaft, weil die erste Elektrode 90 in einem gemeinsamen Schritt mit dem Durchgangslochleiter 110 gebildet werden kann. Das erfindungsgemäße Herstellungsverfahren ist jedoch auch mit anderen Materialien für die Elektroden 90, 94 an- wendbar, sofern diese eine Planarisierung mit einer ausreichenden Präzision und Zuverlässigkeit ermöglichen. Ferner können für die erste Elektrode 90 und die zweite Elektrode 94 unterschiedliche leitfähige Materialien verwendet werden.
Besonders wenn die Tiefe der Ausnehmung 40 wesentlich größer als die Dicke der ersten leitfähigen Schicht 60 gewählt wird, entsteht ein Kondensator 92 mit topfförmigen Elektroden 90, 94 und einem topfförmigen Abschnitt 96 der zweiten Dielektri- kumschicht 70 zwischen den Elektroden 90, 94, wie es bereits in Fig. 23 dargestellt ist. In diesem Fall weist der Abschnitt 96 der zweiten Dielektrikumschicht 70 nicht nur eine Fläche parallel zu der Oberfläche 22 der ersten Dielektrikumschicht 70 auf, sondern zusätzlich einen vertikale Flächenan- teil. Dadurch ist der die Kapazität des Kondensators bestimmende Flächeninhalt des Abschnittes 96 der zweiten Dielektrikumschicht 70 gegenüber einem im wesentlichen ebenen Kondensator in einer flachen Ausnehmung 40 wie auch gegenüber einem herkömmlichen Kondensator vergrößert. Dies bedeutet eine ver- besserte Raumausnutzung.
Das erfindungsgemäße Verfahren ermöglicht vorteilhaft die gleichzeitige Herstellung von einem oder mehreren Kondensatoren und von einem oder mehreren mit den Kondensatoren direkt oder indirekt verbundenen oder von ihnen elektrisch isolierten Durchgangslochleitern in derselben Dielektrikumschicht. Es ist jedoch auch ohne gleichzeitige Herstellung eines Durchgangslochleiters verwendbar und vorteilhaft. Ferner können mehrere Kondensatoren gleichzeitig hergestellt werden, die beispielsweise zur Bildung einer Gesamtkapazität parallel geschaltet sind, und von denen zur Feineinstellung der Gesamtkapazität einzelne mittels Laserfusing abgetrennt werden können. Bezugszeichenliste
10 Trägerschicht 12 Leiterbahn 20 erste Dielektrikumschicht
22 Oberfläche der ersten Dielektrikumschicht 20 30 Durchgangsloch 40 Ausnehmung 50 Zwischenschicht 60 erste W-Schicht
70 zweite Dielektrikumschicht 80 zweite W-Schicht
90 erste Elektroden des Kondensators 92 92 Kondensator 94 zweite Elektrode des Kondensators 92
96 Abschnitt der zweiten Dielektrikumschicht 70 100 Rand der ersten Elektrode 90 102 Rand der Ausnehmung 40 104 Rand der zweiten Elektrode 94 110, 110' Durchgangslochleiter 120, 122, 124, 126 Leiterbahn 130 vorstehender Abschnitt der Ausnehmung 40 140, 142, 144 Zwischenraum zwischen Leiterbahnen 20, 20a 150, 152 Oxidhut 160 Stoppschicht 170 Silanschicht 180 Rand des Abschnittes 96 190 dielektrisches Schichtsystem 192 Graben 194 Innenwandung des Grabens 192 200 Vertiefung

Claims

Patentansprüche
1. Verfahren zum Herstellen eines Kondensators (92) in einer ersten Dielektrikumschicht (20), mit folgenden Schritten:
Bilden einer Ausnehmung (40) in einer Oberfläche (22) der ersten Dielektrikumschicht (20) ;
Erzeugen einer ersten leitfähigen Schicht (60) auf der Ober- fläche (22) der ersten Dielektrikumschicht (20) und in der Ausnehmung (40);
Erzeugen einer zweiten Dielektrikumschicht (70) auf der ersten leitfähigen Schicht (60), wobei die Summe einer Dicke der ersten leitfähigen Schicht (60) und einer Dicke der zweiten Dielektrikumschicht (70) in der Ausnehmung (40) kleiner ist als eine Tiefe der Ausnehmung (40) ;
Erzeugen einer zweiten leitfähigen Schicht (80) auf der zwei- ten Dielektrikumschicht (70); und
Planarisieren der so gebildeten Schichtstruktur, um den Kondensator (92) zu erhalten.
2. Verfahren nach Anspruch 1, bei dem der Schritt des Erzeugens der ersten leitfähigen Schicht (60) und/oder der Schritt des Erzeugens der zweiten leitfähigen Schicht (80) einen Schritt des Erzeugens einer Metallschicht umfaßt.
3. Verfahren nach Anspruch 2, bei dem der Schritt des Erzeugens einer Metallschicht einen Schritt des Erzeugens einer W- Schicht umfaßt.
4. Verfahren nach einem der Ansprüche 1 bis 3, bei dem der Schritt des Erzeugens der zweiten Dielektrikumschicht (70) einen Schritt des Abscheidens einer Atomlage aus einer Gasphase umfaßt.
5. Verfahren nach einem der Ansprüche 1 bis 4, bei dem der Schritt des Erzeugens der zweiten Dielektrikumschicht (70) einen Schritt des Erzeugens der zweiten Dielektrikumschicht (70) mit einer Dicke von 40 nm oder weniger umfaßt.
6. Verfahren nach Ansprüche 4, bei dem der Schritt de*s Erzeugens der zweiten Dielektrikumschicht (70) einen Schritt des Erzeugens der zweiten Dielektrikumschicht (70) mit einer Di- cke von 10 Atomlagen oder weniger umfaßt.
7. Verfahren nach einem der Ansprüche 1 bis 6, bei dem der Schritt des Planarisierens einen Schritt des Entfernens der ersten und der zweiten leitfähigen Schicht (60, 80) und der zweiten Dielektrikumschicht (70) außerhalb der Ausnehmung
(40) bis zu einer durch die Oberfläche (22) der ersten Dielektrikumschicht (20) definierten Ebene umfaßt.
8. Verfahren nach einem der Ansprüche 1 bis 6, ferner mit ei- nem Schritt des Planarisierens der ersten leitfähigen Schicht
(60) vor dem Erzeugen der zweiten Dielektrikumschicht (70),
wobei der Schritt des Planarisierens der Schichtstruktur ein Entfernen der zweiten leitfähigen Schicht (80) außerhalb der Ausnehmung (40) bis zu einer durch die Oberfläche der zweiten Dielektrikumschicht (70) außerhalb der Ausnehmung (40) definierten Ebene umfaßt.
9. Verfahren nach einem der Ansprüche 1 bis 8, ferner mit ei- nem Schritt des Bildens eines Durchgangsloches (30, 30'), wobei das Durchgangsloch bei dem Schritt des Erzeugens der ersten leitfähigen Schicht (60) vollständig gefüllt wird, um einen Durchgangslochleiter (110, 110') zu bilden.
10. Verfahren nach einem der Ansprüche 1 bis 9, ferner mit einem Schritt des Erzeugens einer Stoppschicht (160) in der ersten Dielektrikumschicht (20) vor dem Bilden der Ausnehmung (40),
wobei die Anordnung der Stoppschicht (160) bei dem Schritt des Bildens der Ausnehmung (40) die Tiefe der Ausnehmung (40) bestimmt .
11. Verfahren nach einem der Ansprüche 1 bis 10, ferner mit einem Schritt des Ätzens nach dem Schritt des Planarisierens der gebildeten Schichtstruktur, bei dem das Material der ersten leitfähigen Schicht (60) und das Material der zweiten leitfähigen Schicht (80) teilweise entfernt werden, um die zweite Dielektrikumschicht (70) an ihrem Rand (180, 190) freizulegen.
12. Verfahren nach einem der Ansprüche 1 bis 11, ferner mit einem Schritt des Kontaktierens der ersten leitfähigen Schicht (60) und der zweiten leitfähigen Schicht (80) mit je einer Leiterbahn (122, 124, 126) oder einem Durchgangsloch- leiter (110, 110').
13. Verfahren nach einem der Ansprüche 1 bis 12, bei dem die zweite Dielektrikumschicht (70) vor dem Erzeugen der zweiten leitfähigen Schicht (80) keinem weiteren Verfahrensschritt unterzogen wird.
14. Verfahren nach einem der Ansprüche 1 bis 13, bei dem das erste Dielektrikum ein zwischen zwei Verdrahtungsebenen angeordnetes Zwischendielektrikum ist.
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