EP1423774A1 - Unabhängige einstellbarkeit des timing von hin- und rückrichtung bidirektionaler digitaler signale - Google Patents

Unabhängige einstellbarkeit des timing von hin- und rückrichtung bidirektionaler digitaler signale

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Publication number
EP1423774A1
EP1423774A1 EP02776954A EP02776954A EP1423774A1 EP 1423774 A1 EP1423774 A1 EP 1423774A1 EP 02776954 A EP02776954 A EP 02776954A EP 02776954 A EP02776954 A EP 02776954A EP 1423774 A1 EP1423774 A1 EP 1423774A1
Authority
EP
European Patent Office
Prior art keywords
clock
data
clock signal
digital system
line
Prior art date
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Withdrawn
Application number
EP02776954A
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English (en)
French (fr)
Inventor
Falk HÖHNEL
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Siemens AG
Siemens Corp
Original Assignee
Siemens AG
Siemens Corp
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Filing date
Publication date
Application filed by Siemens AG, Siemens Corp filed Critical Siemens AG
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Publication of EP1423774A1 publication Critical patent/EP1423774A1/de
Withdrawn legal-status Critical Current

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Classifications

    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
    • G06F1/10—Distribution of clock signals, e.g. skew

Definitions

  • Figure 1 shows the temporal position of a digital signal at the output of the driver of a transmitter and at the input of the receiver, the temporal influence of the factors mentioned being shown.
  • the setuptime requirement states how many ns before the clock edge a signal to be clocked in must be stable.
  • the holdtime requirement states how long the signal must remain stable after a clock edge. So if you change the position of the times of clock and signal to each other, this has a positive effect for one requirement, but negative for the other. Runtime of clock and signals must be optimized so that even in extreme environmental conditions These positive margins remain and no timing violations occur anywhere. The compromise determines the maximum possible frequency and thus the performance of the system or forces restrictions in the architecture.
  • optimization is even more difficult with bidirectional signals. If, for example, there is a relatively long runtime due to a large distance between the transmitter and receiver, compliance with the holdtime is not a problem. On the other hand, there is likely to be a problem for the setup time. In the case of unidirectional signals, optimization could be done by letting the receiver's clock lag somewhat in relation to the transmitter's clock. This gives you more time for setup and reduces the abundant hold time. The clock period is extended somewhat for this direction.
  • a table is usually created that lists all timing parameters to be observed for each signal and for both directions and calculates a margin or an infringement.
  • Table 1 Setup and Hold Time Margin calculation (for one direction, another table for reverse direction)
  • the clock and signals for the SDRAMs come from the same chip.
  • An additional clock output is looped back to the PLL of the transmitter, with the same physical length that the SDRAM clocks have.
  • the PLL sends this feedback clock rather according to the board runtime, so that it then arrives in phase with the reference clock at the PLL input of the SDRAM controller. Because of the same runtime of the clocks for SDRAM, these are automatically in phase at their receivers.
  • the invention enables delayed clocking in of the signal direction without any strobe signals provided.
  • Appropriate delay lines on the board allow the signal clocking for the forward and backward direction to be set independently of one another.
  • the timing of the entire bus system is adjustable. This enables an increase in the maximum frequency or the operation of the bus frequency with fewer restrictions. The design risk in timing drops considerably because it can still be changed on the finished board by equipping other delay lines.
  • the invention is based on the PLL clock system described above for minimizing the clock skew.
  • An essential idea of the invention is to send out a further clock together with the output clock for the receivers and the feedback clock for the PLL. This is looped back via a delay line and used to clock in the direction signals.
  • Delay lines are also provided in the feedback clock of the PLL and in the receiver clock path. By equipping different delay lines, the times of switching off and on at the transmitter and the clock of the receiver can be set as desired within limits (see Figure 3).
  • Delay 2 can be used to delay the clocking in of the reverse direction signals. Because with SDRAM the clock-to-output time of 5.6ns is relatively high (the entire clock period is only 7.5ns!), This is very necessary. With Delay 3 the entire clock system can be moved forward.
  • DIMM Dual Inline Memory Module
  • DRAM Dynamic Random Access Memory
  • SDRAM Synchronous Dynamic Random Access Memory
  • DDR SDRAM Double Data Rate Synchronous Random Access Memory
  • Clock skew Time difference that arises due to different durations and / or due to different driver strengths or receiver loads. Caused by clock skew, some receiver registers switch earlier / later than others.
  • Output skew the spread of the tco times for similar signals (buses) that belong together
  • Input skew the range of input transit times from the outer pin to the receiver in the chip for buses

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Dram (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)
  • Information Transfer Systems (AREA)

Abstract

Bei bidirektionalen digitalen Signalen hoher Frequenz ist die Optimierung des Timings von Hin- und Rückrichtung schwierig. Die Erfindung verbessert die Einstellbarkeit des Timings, indem zusammen mit dem Output-Takt für die Empfänger und dem Feedback-Takt für die PLL ein weiterer Takt ausgesendet wird. Dieser wird über eine Delayline zurückgeschleift und zum Eintakten der Rückrichtungs-Signale verwendet.

Description

Beschreibung
Unabhängige Einstellbarkeit des Timing von Hin- und Rückrichtung bidirektionaler digitaler Signale
Gliederung der Beschreibung :
1 . Welches technische Problem soll durch Ihre Erfindung gelöst werden?
2 . Wie wurde dieses Problem bisher gelöst? 3 . In welcher Weise löst die Erfindung das angegebene technische Problem? 4 . Ausführungsbeispiel [e] der Erfindung .
1 . Welches technische Problem soll durch die Erfindung gelöst werden?
Die Performance digitaler Systeme hängt stark von der Frequenz ab . Aber : j e höher die Frequenz um so kleiner ist die verbleibende Zeit, um digitale Signale sicher von einem Treiber über eine Leiterbahn bis zu den Empfängern zu bekommen . Begrenzende Faktoren sind die Clock- to-Output Time (tco) , die Laufzeit auf dem Board (trun) , die Setup/Hold-Time (tse- tup/thold) des Empfängers , Output und Input Skew (Skew der Sender und
Empfänger) sowie Clock Skew bzw. Jitter (tskew) .
Bild 1 zeigt die zeitliche Lage eines digitalen Signals am Ausgang des Treibers eines Senders und am Eingang des Empfän- gers , wobei der zeitliche Einfluß der genannten Paktoren dargestellt ist .
Die Setuptime -Forderung besagt , wie viel ns vor der Takt flanke ein einzutaktendes Signal stabil sein muss . Die Holdtime- Forderung besagt , wie lange nach einer Takt flanke das Signal noch stabil bleiben muss . Ändert man also die Lage der Zeitpunkte von Takt und Signal zueinander, so wirkt sich dies positiv aus für die eine Forderung, aber negativ für die andere Forderung aus . Laufzeit von Clock und Signalen müssen so op- timiert werden, dass selbst bei extremen Umgebungsverhältnis- sen positive- Margins verbleiben und nirgends Timingverletzun- gen entstehen. Der Kompromiss bestimmt die maximal mögliche Frequenz und damit die Performance des Systems oder zwingt zu Einschränkungen in der Architektur.
Bei bidirektionalen Signalen ist die Optimierung noch schwieriger. Entsteht beispielsweise durch einen großen Abstand zwischen Sender und Empfänger sowieso eine relative große Laufzeit, so ist die Einhaltung der Holdtime kein Problem. Dagegen ergibt sich wahrscheinlich ein Problem für die Setuptime. Bei unidirektionalen Signalen könnte optimieren, indem man den Clock der Empfänger bezogen auf den Clock des Senders etwas nacheilen lässt. Damit erhält man mehr Zeit für Setup und verringert die reichlich vorhandene Holdtime. Die Taktpe- riode wird für diese Richtung etwas verlängert.
Bei bidirektionalen Signalen ist dies unmöglich. In der Gegenrichtung wäre ja dann der Empfängertakt dem Sendertakt voreilend. Die Taktperiode wäre verkürzt. Und das, obwohl die Distanz für die Signale ja die gleiche ist. Jede Veränderung zugunsten der einen Richtung schadet dem Timing der anderen Richtung !
2. Wie wurde dieses Problem bisher gelöst?
Dieses Problem wurde für einfache digitale Schaltungen gar nicht gelöst. Allgemein wird dafür gesorgt, dass beide beteiligten Sender/Receiver möglichst wenig Taktskew haben. Damit ist das Timing-Budget für beide Richtungen gleich. Nur wenn sich beide Bausteine in den Setup/Hold bzw. Clock-to-Output
Werten vom Datenblatt her unterscheiden, war eine Optimierung zugunsten einer Richtung möglich.
Üblicherweise wird eine Tabelle erstellt, die für jedes Signal und für beide Richtungen alle zu beachtenden Timing- Parameter auflistet und ein Spielraum bzw. eine Verletzung errechnet .
Tabelle 1: Setup und Hold Time Margin Berechnung (für eine Richtung, für Rückrichtung noch eine Tabelle)
hold margin = tco, min + trun,min - tskew - thold setup margin = 7.5ns - tco, max - trun,max - tsetup - tskew (Taktperiode = 7.5ns)
In speziellen digitalen Systemen (z.B. RAMBus oder DDR SDRAM) wird dafür gesorgt, dass das Eintakten der Signale nicht mit dem zentral verteilten Takt erfolgt, sondern verzögert mit den mitgelieferten Taktsignalen, sogenannten Strobe-Signalen, erfolgt. Dies setzt voraus, dass die beteiligten Bausteine diese Strobe-Signale auch liefern. Einfachere Schaltungen haben diese Möglichkeit nicht.
Eine bereits teilweise übliche Variante zur Minimierung des Takt-Skews zwischen Sender und Empfänger, die in Bild 2 dargestellt ist, verwendet eine PLL im Sender-Baustein (z.B. SDRAM-Controller) . Dabei kommen Takt und Signale für die SDRAM' s aus dem selben Chip. Ein zusätzlicher Taktausgang wird wieder zur PLL des Senders zurückgeschleift, und zwar mit der gleichen physikalischen Länge, die die SDRAM-Clocks haben. Die PLL schickt diesen Feedback-Takt entsprechend der Board-Laufzeit eher los, damit der dann phasengleich mit dem Referenz-Takt am PLL-Eingang des SDRAM-Controllers eintrifft. Wegen der gleichen Laufzeit der Clocks zum SDRAM sind auch diese an ihren Empfängern automatisch phasengleich.
Zu 3. In welcher Weise löst die Erfindung das angegebene technische Problem?
Die Erfindung ermöglicht ein verzögertes Eintakten der Signa- le der Rückrichtung ohne mitgelieferte Strobe-Signale. Durch entsprechende Delaylines auf dem Board ist die Einstellung der Signal-Eintaktung für Hin- und Rückrichtung unabhängig voneinander möglich. Außerdem ist die zeitliche Lage des gesamten Bussytems verstellbar. Damit ist eine Erhöhung der maximalen Frequenz bzw. der Betrieb der Busfrequenz mit weniger Einschränkungen möglich. Das Design-Risko beim Timing sinkt erheblich, weil es auf dem fertigen Board durch Bestückung anderer Delaylines noch änderbar ist.
Die Erfindung baut auf dem oben beschriebenen PLL-Clocksystem zur Taktskew-Minimierung auf. Eine wesentliche Idee der Erfindung besteht darin, zusammen mit dem Output-Takt für die Empfänger und dem Feedback-Takt für die PLL einen weiteren Takt auszusenden. Dieser wird über eine Delayline zurückgeschleift und zum Eintakten der Rückrichtungs-Signale verwendet. Auch im Feedback-Clock der PLL und im Receiver-Clock- Pfad werden Delaylines vorgesehen. Durch Bestückung verschiedener Delaylines können die Zeitpunkte des Aus- und Eintak- tens beim Sender und des Taktes der Empfänger in Grenzen beliebig eingestellt werden (siehe Bild 3) .
Im übrigen wird durch eine Koppelung der Output-Signale an den Output-Takt eine Verbesserung des Timings und eine Mini- mierung externer Einflüsse erreicht. Diese Kopplung wird dadurch erreicht, daß das Output-Data-Register nicht mit dem normalen System-Takt für den Core des ASIC's getaktet wird, sondern mit dem Takt, der vom Ausgangstakt der PLL abgeleitet ist (siehe Bild 4) . Schließlich werden zur Minimierung exter- ner Einflüsse Buffertyp und Platzierung von Clock- und Signal-Outputbuffern identisch ausgeführt.
Zu 4. Ausführungsbeispiel [e] der Erfindung. Das vorgestellte Prinzip ist beispielhaft verwirklicht bei einer SDRAM-Speicheransteuerung mit einem ASIC, 4x512MB SDRAM DIMM's (siehe Bild 4) .
Betrachtet man zunächst die Delaylines als nicht vorhanden, so sind alle Taktflanken am ASIC-Eingang und an den DIMM's phasensynchron (TO) .
Mit Delay 1 kann der Takt der DIMM's verschoben werden. Eine Vergrößerung bedeutet, dass der DIMM-Takt voreilt, was der
Einhaltung der Holdtime nützt. Für genügend Budget zur Setup- Einhaltung sorgt die Kopplung der Output-Signale an den Output-Takt .
Mit Delay 2 kann das Eintakten der Ruckrichtungs-Signale verzögert werden. Weil bei SDRAM die Clock-to-Output Zeit mit 5.6ns relativ hoch ist (die gesamte Taktperiode hat nur 7.5ns!), ist dies sehr nötig. Mit Delay 3 kann das gesamte Clocksystem nach vorn verschoben werde .
Zusätzlich zum Prinzip-Schaltbild unter (3) Ist noch ein PLL Clock Driver eingebaut. Dieser vervielfältigt den Ausgangsc- lock des ASIC um 16 Takte für die 4 DIMM's zu erhalten. De- layl ist hier in den Feeback-Pfad verschoben, um eine Vorverlegung der DIMM Takte zu erreichen (Holdtime-Problematik war hier bestimmend) . Die Laufzeit bis zum PLL Clock Driver gleicht sich mit der Laufzeit seines Feedback-Pfades aus. Die Laufzeit vom PLL Clock Driver zu den DIMM' s wird gleichge- stellt mit t_extl, der Laufzeit von ASIC-Feedbacks und Signalen zum DIMM. Damit ist es möglich trotz besonderer, in der PC-Welt nicht vorhandener Forderungen (4 DIMM-Steckplätze mit schrägen, weit auseinenderliegenden Sockeln wegen niedriger Board- Aufbauhöhe 3cm) , einen Bustakt von 133MHz bei sicherem Timing ohne Performance-Einbußen für das System zu verwirklichen.
Verwendete Abkürzungen
DIMM: Dual Inline Memory Module
DRAM: Dynamic Random Access Memory
SDRAM: Synchronous Dynamic Random Access Memory
DDR SDRAM: Double Data Rate Synchronous Random Access Me- mory
PLL: Phase Locked Loop
SPLL: PLL for SDRAM
Skew: (wörtlich übersetzt) Schiefläge, Verzerrung
Takt-Skew: Zeitdifferenz, die durch verschieden lange Laufzeiten und/oder durch verschienene Treiberstärken oder Empfängerlasten entsteht. Hervorgerufen durch Takt-Skew, schalten einige Empfänger-Register eher/später als andere.
Output-Skew: die Streubreite der tco Zeiten bei gleichartigen zusammengehörigen Signalen (Bussen) ,
Input Skew: die Streubreite der Input-Laufzeiten vom äußeren Pin zum Empfänger im Chip bei Bussen

Claims

Patentansprüche
1. Digitales System, mit
- einer Bearbeitungs-Einrichtung (Core) zur Bearbeitung von Daten, die über ein erstes Taktsignal getaktet wird,
- einem Datenausgangs-Register zum Senden von Daten über eine Datensignalleitung zu einem weiteren digitalen System, einem Dateneingangs-Register zum Empfangen von Daten über die genannte Datensignalleitung, - einer PLL-Einrichtung, die aus dem genannten ersten Taktsignal ein zweites Taktsignal erzeugt, wobei die Rückführungsschleife der PLL-Einrichtung die gleiche Laufzeit wie die genannte Datensignalleitung aufweist, dadurch geken zeic net, daß - das zweite Taktsignal über eine erste Taktleitung dem genannten weiteren digitalen System als Taktsignal zugeführt ist, wobei die erste Taktleitung die gleiche physikalische Länge wie die genannte Datensignalleitung aufweist und eine Verzögerung-Einrichtung enthält, durch die die Laufzeit über die erste Taktleitung veränderbar ist, das zweite Taktsignal des weiteren über eine zweite Taktleitung dem Dateneingangs-Register als Taktsignal zugeführt ist, wobei die zweite Taktleitung eine Verzögerung- Einrichtung enthält, durch die die Laufzeit über die zwei- te Taktleitung veränderbar ist,
2. Digitales System nach Anspruch 1 dadurch ge ennzeichnet , daß die Rückführungsschleife der PLL-Einrichtung eine Verzöge- rungs-Einrichtung enthält, durch die die Laufzeit der Rück- führungsschleife der PLL-Einrichtung veränderbar ist.
3. Digitales System nach Anspruch 1 oder 2 , dadurch gekennzeichnet , daß die zweite Taktleitung die gleiche physikalische Länge wie die genannte Datensignalleitung aufweist
4. Digitales System nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß das zweite Taktsignal dem Datenausgangs-Register als Taktsignal zugeführt ist.
5. Digitales System System nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß die Laufzeiten innerhalb des digitalen Systems und die Buffertypen von Taktsignalen und Datensignalen gleich gehalten sind.
6. Digitales System, mit einer Bearbeitungs-Einrichtung (Gore) zur Bearbeitung von Daten, die über ein erstes Taktsignal getaktet wird, einem Datenausgangs-Register zum Senden von Daten über eine Datenleitung zu einem weiteren digitalen System, - einem Dateneingangs-Register zum Empfangen von Daten über die genannte Datenleitung, - einer PLL-Einrichtung, die aus dem genannten ersten Takt- signal ein zweites Taktsignal erzeugt, gekennzeichnet durch, - eine erste Verzögerungs-Einrichtung (deklay 1) , die in einer ersten Taktleitung zwischen dem digitalen System und dem genannten weiteren digitalen System angeordnet ist und bewirkt, daß die Zuleitung des zweiten Taktsignals zu dem genannten weiteren digitalen System um eine erste Zeit- spanne verzδgerbar ist, einer zweiten Verzögerungs-Einrichtung (delay 2) , die in einer zweiten Taktleitung angeordnet ist und bewirkt, daß das die Zuleitung des zweiten Taktsignals zu dem Dateneingangs-Register des genannten digitalen System um eine zweite Zeitspanne verzögerbar ist, eine dritte Verzögerungs-Einrichtung (delay 3) , die in der Rückführungsschleife der PLL-Einrichtung angeordnet ist, und bewirkt, daß das zweite Taktsignal um eine dritte Zeitspanne gegenüber dem ersten Taktsignal zeitlich vorlaufend verschiebbar ist.
EP02776954A 2001-09-06 2002-08-30 Unabhängige einstellbarkeit des timing von hin- und rückrichtung bidirektionaler digitaler signale Withdrawn EP1423774A1 (de)

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