EP1388168A2 - Verfahren zur herstellung eines elektronischen bauelements, insbesondere eines speicherchips - Google Patents

Verfahren zur herstellung eines elektronischen bauelements, insbesondere eines speicherchips

Info

Publication number
EP1388168A2
EP1388168A2 EP02740593A EP02740593A EP1388168A2 EP 1388168 A2 EP1388168 A2 EP 1388168A2 EP 02740593 A EP02740593 A EP 02740593A EP 02740593 A EP02740593 A EP 02740593A EP 1388168 A2 EP1388168 A2 EP 1388168A2
Authority
EP
European Patent Office
Prior art keywords
laser
layer
vias
rewiring
cover layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
EP02740593A
Other languages
English (en)
French (fr)
Inventor
Harry Hedler
Roland Irsigler
Barbara Vasquez
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Publication of EP1388168A2 publication Critical patent/EP1388168A2/de
Withdrawn legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P74/00—Testing or measuring during manufacture or treatment of wafers, substrates or devices
    • H10P74/23—Testing or measuring during manufacture or treatment of wafers, substrates or devices characterised by multiple measurements, corrections, marking or sorting processes
    • H10P74/232—Testing or measuring during manufacture or treatment of wafers, substrates or devices characterised by multiple measurements, corrections, marking or sorting processes comprising connection or disconnection of parts of a device in response to a measurement
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W20/00—Interconnections in chips, wafers or substrates
    • H10W20/40—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes
    • H10W20/49—Adaptable interconnections, e.g. fuses or antifuses
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W20/00—Interconnections in chips, wafers or substrates
    • H10W20/40—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes
    • H10W20/49—Adaptable interconnections, e.g. fuses or antifuses
    • H10W20/493—Fuses, i.e. interconnections changeable from conductive to non-conductive
    • H10W20/494—Fuses, i.e. interconnections changeable from conductive to non-conductive changeable by the use of an external beam, e.g. laser beam or ion beam
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/94—Laser ablative material removal

Definitions

  • the invention relates to a method for producing an electronic component, in particular a memory chip, with a laser-induced correction for matching an integrated circuit via one or more laser vias introduced into a layer at least partially covering the circuit, the component being rewired which has contact pads.
  • the integrated circuit In the case of a large number of electronic components, in particular in the form of memory chips, the integrated circuit must be adjusted to set a setpoint.
  • a laser-induced correction is preferably used for the adjustment.
  • laser light is used to cut out laser fuse lines arranged below a covering layer, usually a polyimide layer, which are accessible via previously opened laser vias. This comparison takes place immediately after completion of the afers in the frontend. After the laser adjustment, the via openings must be closed again with a second, large-area polyimide layer in order to avoid short-circuits in the subsequent processes (metallization for rewiring) and to prevent corrosion of the laser fuses.
  • Rewiring is necessary because the spacing of the contact pads, which are close to the laser vias, on the front-end chip is too small to be able to use standard module boards.
  • This rewiring which is generated by electroplating, usually runs over the laser vias that are covered again. After creating the rewiring, the housing and the pre-aging take place. However, since the adjustment has already taken place, these can possibly have negative effects on the operation or the functionality of the circuit or the component later processes during the adjustment are no longer taken into account, since laser intervention after the house is no longer possible. As a result, components cannot be correctly aligned and, if necessary, repaired, which show additional errors in these last work steps. This results in an increased scrap.
  • the invention is therefore based on the problem of specifying a simple and flexible method which makes it possible to carry out the laser adjustment at a later point in time.
  • the method according to the invention advantageously provides that the individual laser vias are closed by means of separate, locally applied cover layers and no longer a large-area polyimide as in the prior art.
  • the primary wiring is then applied in such a way that it no longer runs over the covered laser vias, but between the laser vias or the local cover layers, which has the advantage that the local cover layers lead to any later Can be removed again in order to carry out the laser-induced correction.
  • the necessary narrowing of the redistribution conductor track which may be associated with this positioning of the rewiring, is not problematic since the distance of the possible narrowing is only very short and therefore there is only a very small increase in the conductor track resistance.
  • the method according to the invention permits a laser comparison at any time. That is, there is a particular advantage of being able to test the component or the memory chip / wafer and to carry out a burn-in after the rewiring has been generated and thus before the covering layer locally covering the laser vias has been removed, and only then afterwards to carry out the comparison. It is then advantageously possible within the scope of this comparison, for example also to repair and adjust those chips that only show additional errors in the last working steps.
  • a cover layer that can be decomposed chemically, thermally or by radiation, in particular by UV radiation, is used as the cover layer.
  • a cover layer can be removed very easily to open the laser vias, if necessary, an expensive etching step or any photolithographic steps are particularly advantageously not required.
  • the laser vias are also covered by a local, but thin cover layer, with each laser via being closed with a separate cover layer.
  • the rewiring running between the local cover layers is then applied.
  • the cover layer is no longer removed here; rather, a laser-induced correction takes place here through the closed laser vias.
  • the cover layer is very thin and advantageously has a thickness of 1 1 ⁇ , it is possible to penetrate the cover layer with the laser.
  • This method according to the invention also offers extensive freedom with regard to carrying out laser alignment within the manufacturing process, since the laser vias - although always closed in this method according to the invention - are accessible at any time due to the positioning of the rewiring. It is also possible to test the chip or wafer and carry out a burn-in, and only then to make the correction.
  • the cover layer should in any case be resistant to a subsequent etching step, in particular to produce the rewiring. Such an etching step is normally required for etching off the plating base sputtered over the entire surface after the laser vias have been sealed, which was treated in a subsequent photolithography step to structure the rewiring.
  • the top layer must not decompose here.
  • the first and / or the reinforcing cover layer and / or the cover layer are printed on.
  • the requirements in the method according to the invention for the positioning accuracy of the cover layers closing the laser vias or else the cover layer and the structure resolution are lower in the method according to the invention than in the known process sequence in the prior art, which is why a simple printing technique for applying the cover layer or Cover layer can be used.
  • a covering layer usually a polyimide layer
  • the laser fuse lines (possibly already in the front end) are covered with a thin passivation layer and the entire wafer is subsequently coated with a covering layer, for example polyimide.
  • the windows for the laser vias and contact pads are then opened.
  • the rewiring between the laser vias is then applied.
  • the thin passivation layer above the laser fuse lines is no longer removed, but instead the laser-induced correction on the covered laser fuse lines takes place in the opened laser vias. Because the passivation layer of the laser fuse lines is very thin and advantageously has a thickness of 0,5 0.5 ⁇ m, it is possible to penetrate this thin passivation layer with the laser.
  • This method according to the invention also offers extensive freedom with regard to carrying out the laser adjustment within the manufacturing process, since the laser fuses - although always closed in this method according to the invention - are accessible at any time via the opened laser vias and due to the positioning of the rewiring , Here too there is the possibility of testing the chip or wafer and performing a burn-in and only then carrying out the correction.
  • the passivation layer of the laser fuse lines should also in any case be resistant to a subsequent etching step, in particular to produce the rewiring.
  • a layer thickness of less than 0.5 ⁇ m is usually sufficient when using silicon nitride, silicon oxynitride or silicon oxide. When using other materials, the layer thickness can be adjusted accordingly.
  • cover layer can also be printed on due to the low demands on the positioning accuracy.
  • a stencil or screen printing process in which the cover layer or cover layer, which preferably consists of a polymer material, can be printed on. It is therefore particularly advantageous to dispense with the high-precision photographic technology required in the prior art.
  • the expensive photosensitive polyimides which in the known method according to the prior art have to be laboriously lithographically processed, are no longer necessary here the stake inexpensive printable polymers possible for the respective layer production.
  • a further alternative to the invention for the method for producing an electronic component just described is to open the contact pads separately for rewiring and to open the laser vias only after the rewiring to be carried out in the manner described.
  • This has the advantage that the covered laser fuse lines cannot be attacked by the etching step for producing the rewiring.
  • the layer thickness of the laser fuse passivation layer can be reduced or completely dispensed with.
  • the invention further relates to an electronic component, in particular a memory chip, produced by one of the methods described above.
  • Figures la, lb a chip or wafer in its initial configuration in a sectional view and one
  • FIGS. 1a, b the chip / wafer from FIGS. 1a, b after the application of the cover layers closing the laser vias in a sectional view and a top view
  • FIGS. 3a, 3b the chip / wafer from FIGS. 2a, b after the rewiring is processed in a sectional view and a top view
  • FIGS. 4a, 4b the chip / wafer from FIGS. 3a, b after the decomposition of the cover layers covering the laser vias in a sectional view and a top view
  • FIGS. 5a, 5b the chip / wafer from FIGS. 4a, b during the laser alignment in a sectional view and a top view
  • FIGS. 6a, 6b the chip / wafer from FIGS. 5a, b after the application of the cover layer covering the laser vias in a sectional view and a top view
  • FIGS. 7a, 7b show a chip / wafer corresponding to that according to FIGS. 1a, b after the application of a thin cover layer covering the laser vias and a laser alignment through the cover layer in a sectional view and a top view, and
  • FIGS. 8a-c show a side view and a top view of the details of a method alternative in which a thin passivation layer is applied to the laser fuse lines instead of the cover layer.
  • Figures la, 1b show an electronic component 1 according to the invention in the form of a chip or wafer 2 in a sectional view and a plan view.
  • an electronic component 1 according to the invention in the form of a chip or wafer 2 in a sectional view and a plan view.
  • chips or wafers 2 were applied to contact pads 3, to which rewiring is to be attached, as will be described below.
  • the top of the chip or wafer 2 is covered over a large area with a polyimide layer 4.
  • Laser vias 5 associated with the contact pads 3 are introduced into the polyimide layer 4, via which laser vias are used to align the integrated circuit lines underneath can be separated.
  • All of the figures show the component 1 in the form of a schematic diagram, the actual structure of such a component can be of any type and is well known.
  • the laser vias 5 are closed by means of a cover layer 6.
  • the cover layer 6 is e.g. a simple polymer material that can be printed using a stencil or screen printing process.
  • each laser via is covered with its own cover layer 6, the cover layers 6 of adjacent laser vias are spaced apart.
  • FIGS. 3a, 3b a rewiring 7 is now laid, which on the one hand contacts the contact pad 3 (see FIG. 3a), on the other hand a contact pad 8 for the connection to the module board or another chip forms.
  • the width of the wiring conductor narrows somewhat in the area between the cover layers 6, but the resulting increase in resistance is minimal and tolerable.
  • cover layer 6 is expediently decomposable chemically, thermally or by electromagnetic, in particular UV radiation, ie the cover layer can be easily prepared by solvents, appropriate heating or
  • Irradiation of the chip or wafer removed and placed on it the respective laser via 5 can be opened as shown in FIGS. 4a, 4b.
  • the laser adjustment is carried out by, if necessary, using a laser beam 9 to cut the lines underneath via the laser vias 5.
  • a laser beam 9 to cut the lines underneath via the laser vias 5.
  • the adjustment or correction can be carried out at any time after the rewiring has been generated, since the rewiring according to the invention no longer lies above the laser vias but in the area in between.
  • the final covering of the laser vias 5 takes place in a last step.
  • a final covering layer 10 is printed over a large area in this case.
  • the laser vias are completely closed in this way.
  • This cover layer is also expediently printed in a stencil or screen printing process using a suitable inexpensive polymer.
  • FIGS. 7a, 7b show the method alternative described in the introduction, in which instead of the cover layer 6, which is decomposed and removed for laser adjustment and therefore as an op- layer works, a much thinner cover layer 11 is printed over each laser via 5.
  • the thickness of this cover layer 11 should be ⁇ 1 ⁇ m. In any case, the thickness should be chosen so that the top layer can be penetrated by the laser light used.
  • the laser alignment or the laser-induced correction 9 can take place directly through this very thin cover layer 11. It is no longer necessary to remove the cover layer 11 for adjustment and to subsequently close the laser via again.
  • FIGS. 7a, 7b show, the rewiring between the local cover layers 11 also takes place here. With this embodiment of the invention, a test and a burn-in are possible at any time after the rewiring has been generated, and the laser adjustment can also be carried out here at the end of the production process - Processed.
  • a printable, simple and inexpensive polymer is also used as the cover layer in this process design. In general, care must be taken that the applied covering layer is sufficiently resistant to etching against the etching process which takes place in the course of producing the rewiring.
  • FIGS. 8a and 8b show a side view and a top view of the details of the method alternative described in the introduction, in which a thin passivation layer 12 is used instead of the cover layer 6, which is decomposed and removed for laser alignment and thus functions as a sacrificial layer the laser fuse lines 13 is applied.
  • the thickness of this passivation layer 12 should be ⁇ 0.5 ⁇ m. In any case, the thickness should be chosen so that the passivation layer can be penetrated by the laser light used.
  • the laser alignment or the laser-induced correction 9 can take place directly through this very thin passivation layer 12. It is no longer necessary to remove the passivation layer 12 for adjustment and to subsequently close the laser via again.
  • FIG. 8a thin passivation layer 12 is used instead of the cover layer 6, which is decomposed and removed for laser alignment and thus functions as a sacrificial layer the laser fuse lines 13 is applied.
  • the thickness of this passivation layer 12 should be ⁇ 0.5 ⁇ m. In any case, the thickness should be chosen so
  • silicon nitride, silicon oxynitride, silicon oxide or another suitable material is used as the passivation layer.
  • the passivation applied is sufficiently etch-resistant to the etching process that takes place in the course of generating the rewiring.

Landscapes

  • Design And Manufacture Of Integrated Circuits (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)

Abstract

Verfahren zur Herstellung eines elektronischen Bauelements, insbesondere eines Speicherchips, mit einer laserindizierten Korrektur zum Abgleich einer integrierten Schaltung über ein oder mehrere in eine die Schaltung zumindest teilweise abdeckende Schicht eingebrachte Laser-Vias, wobei das Bauelement eine Umverdrahtung der Kontaktpads aufweist, umfassend folgende Schritte: Verschliessen jedes Laser-Vias mittels einer separaten lokal aufzubringenden Deckschicht; Erzeugen einer zwischen den lokalen Deckschichten verlaufenden Umverdrahtung; Entfernen der lokalen Deckschichten; Durchführung der laserinduzierten Korrektur über die geöffneten Laser-Vias.

Description

Beschreibung
Verfahren zur Herstellung eines elektronischen Bauelements, insbesondere eines Speicherchips
Die Erfindung betrifft ein Verfahren zur Herstellung eines elektronischen Bauelements, insbesondere eines Speicherchips, mit einer laserinduzierten Korrektur zum Abgleich einer integrierten Schaltung über ein oder mehrere in eine die Schal- tung zumindest teilweise abdeckende Schicht eingebrachte La- ser-Vias, wobei das Bauelement eine Umverdrahtung der Kon- taktpads aufweist.
Bei einer Vielzahl von elektronischen Bauelementen, insbeson- dere in Form von Speicherchips ist ein Abgleich der integrierten Schaltung zur Einstellung eines Sollwerts erforderlich. Zum Abgleich wird bevorzugt eine laserinduzierte Korrektur genutzt. Hierbei wird Laserlicht verwendet, um unterhalb einer abdeckenden Schicht, in der Regel eine Polyimid- schicht angeordnete Laser-Fuse Leitungen au zutrennen, die über zuvor geöffnete Laser-Vias zugänglich sind. Dieser Abgleich erfolgt unmittelbar nach der Fertigstellung des afers im Frontend. Nach dem Laserabgleich müssen die Via-Öffnungen mit einer zweiten großflächig aufgebrachten Polyimidschicht wieder verschlossen werden, um Kurzschlüsse bei den nachfolgenden Prozessen (Metallisierung für die Umverdrahtung) zu vermeiden und um eine Korrosion der Laser-Fuses zu verhindern. Eine Umverdrahtung ist nötig, da der Abstand der Kon- taktpads, die nahe der Laser-Vias liegen, auf dem Frontend- Chip zu klein ist, um Standard-Modulboards verwenden zu können. Diese Umverdrahtung, die durch Elektroplating erzeugt wird, verläuft üblicherweise über den wieder abgedeckten Laser-Vias. Nach dem Erzeugen der Umverdrahtung erfolgt die Häusung und die Voralterung. Da jedoch der Abgleich bereits erfolgte, können diese gegebenenfalls negative Auswirkungen auf den Betrieb oder die Funktionstüchtigkeit der Schaltung bzw. des Bauelements habenden späteren Prozesse beim Abgleich nicht mehr berücksichtigt werden, da ein Lasereingriff nach dem Hausen nicht mehr möglich ist. Infolgedessen können Bauelemente nicht korrekt abgeglichen und gegebenenfalls repariert werden, welche gerade in diesen letzten Arbeitsschrit- ten zusätzliche Fehler zeigen. Hieraus resultiert ein erhöhter Ausschuss.
Ein weiterer Nachteil neben der eingangs genannten mangelhaften Abgleichmöglichkeit und damit Unflexibilität des bisheri- gen Verfahrens ist darin zu sehen, dass das eingangs beschriebene Verfahren auch prozesstechnisch sehr aufwendig ist. Bei dem bekannten Verfahren wird zunächst eine erste Ab- deckschicht auf den Chip oder afer aufgebracht, in der anschließend durch Fototechnik in die fotosensitive Abdeck- schicht die Laser-Vias eingebracht werden. Nach erfolgtem Abgleich wird eine zweite Polyimid-Abdeckschicht aufgebracht. Schließlich ist noch sicherzustellen, dass die Kontaktpads wieder geöffnet werden, damit anschließend die Umverdrahtung aufgebracht werden kann. Dieser Schritt wird üblicherweise mittels einer Fototechnik realisiert welche aufwendig und teuer ist.
Insgesamt ist das bekannte konventionelle Verfahren sehr aufwendig und umständlich.
Der Erfindung liegt damit das Problem zugrunde, ein einfaches und flexibles Verfahren anzugeben, das es ermöglicht, den Laser-Abgleich auch zu einem späteren Zeitpunkt durchzuführen.
Zur Lösung dieses Problems sind bei einem Verfahren der eingangs genannten Art erfindungsgemäß folgende Schritte vorgesehen:
Verschließen jedes Laser-Vias mittels einer separaten lo- kal aufzubringenden Deckschicht,
Erzeugen einer zwischen den lokalen Deckschichten verlaufenden Umverdrahtung, Entferner der lokalen Deckschichten,
Durchführung der laserinduzierten Korrektur über die geöffneten Laser-Vias, und
Bei Bedarf Verschließen der Laser-Vias mittels einer Ab- deckschicht.
Das erfindungsgemäße Verfahren sieht vorteilhaft vor, dass die einzelnen Laser-Vias mittels separater, lokal aufzubringender Deckschichten verschlossen werden und nicht mehr wie bisher im Stand der Technik eine großflächige Polyimid-
Abdeckung aufgebracht wird. Im Gegensatz zum Stand der Technik werden anschließend die Uraverdrahtungen derart aufgebracht, dass sie nicht mehr über die abgedeckten Laser-Vias verlaufen, sondern zwischen den Laser-Vias bzw. den lokalen Deckschichten, was den Vorteil bringt, dass die lokalen Deckschichten zu einem beliebigen späteren Zeitpunkt erneut entfernt werden können, um die laserinduzierte Korrektur vorzunehmen. Die mit dieser Positionierung der Umverdrahtung gegebenenfalls einhergehende nötige Verengung der Umverdrahtungs- leiterbahn ist nicht problematisch, da die Wegstrecke der etwaigen Verengung nur sehr kurz ist und sich daher nur eine sehr geringe Zunahme des Leiterbahnwiderstandes ergibt. Nach Durchführung der laserinduzierten Korrektur - die wie beschrieben zu einem beliebigen Zeitpunkt eben nach dem Erzeu- gen der Umverdrahtung erfolgen kann - werden die Laser-Vias bei Bedarf mittels einer Abdeckschicht letztendlich verschlossen.
Insgesamt lässt das erfindungsgemäße Verfahren einen Laserab- gleich zu einem beliebigen Zeitpunkt zu. D.h., es besteht mit besonderem Vorteil die Möglichkeit, nach dem Erzeugen der Umverdrahtung und damit vor dem Entfernen der die Laser-Vias lokal abdeckenden Abdeckschicht das Bauelement bzw. den Spei- cherchip/Wafer zu testen und einen Burn-in durchzuführen, und erst anschließend den Abgleich vorzunehmen. Im Rahmen dieses Abgleiche ist es dann vorteilhaft möglich, beispielweise auch jene Chips zu reparieren und abzugleichen, die erst in den letzten Arbeitsschritten zusätzliche Fehler zeigen.
In Weiterbildung des Erfindungsgedankens kann vorgesehen sein, dass als Deckschicht eine chemisch, thermisch oder durch Bestrahlung, insbesondere durch UV-Bestrahlung zersetzbare Deckschicht verwendet wird. Eine solche Deckschicht lässt sich wenn es erforderlich wird sehr leicht zum Öffnen der Laser-Vias entfernen, ein aufwendiger Ätz-Schritt oder etwaige fotolithografische Schritte sind mit besonderem Vorteil nicht erforderlich.
Eine Erfindungsalternative zum eingangs beschriebenen Verfahren zur Herstellung eines elektronischen Bauelements sieht erfindungsgemäß folgende Schritte vor:
Verschließen jedes Laser-Vias mittels einer separaten lokalen aufzubringenden dünnen Deckschicht,
Erzeugen einer zwischen den lokalen Deckschichten umlau- fenden Umverdrahtung, und
Durchführung der laserinduzierten Korrektur über die geschlossenen Laser-Vias .
Nach dieser zweckmäßigen Erfindungsausgestaltung werden die Laser-Vias ebenfalls mittels einer lokalen, jedoch dünnen Deckschicht abgedeckt, wobei auch hier jedes Laser-Via mit einer separaten Deckschicht verschlossen wird. Anschließend wird die zwischen den lokalen Deckschichten verlaufende Umverdrahtung aufgebracht. Anders als beim eingangs beschriebe- nen Verfahren wird hier jedoch die Deckschicht nicht mehr entfernt, vielmehr erfolgt hier eine laserinduzierte Korrektur durch die geschlossenen Laser-Vias hindurch. Da die Deckschicht sehr dünn ist und vorteilhaft eine Dicke von ≤ 1 μ aufweist ist es möglich, mit dem Laser durch die Deckschicht hindurch zu dringen. Auch dieses erfindungsgemäße Verfahren bietet hinsichtlich der Vornahme des Laserabgleichs innerhalb des Fertigungsprozesses weitgehende Freiheit, da die Laser-Vias - wenngleich bei diesem erfindungsgemäßen Verfahren stets verschlossen - aufgrund der Positionierung der Umverdrahtung zu jedem beliebigen Zeitpunkt zugänglich sind. Es besteht also auch hier die Möglichkeit, den Chip oder Wafer zu testen und ein Burn- in durchzuführen, und erst anschließend die Korrektur vorzunehmen.
Die Deckschicht sollte auf jeden Fall gegen einen nachfolgenden, insbesonderen zur Erzeugung der Umverdrahtung erfolgenden Ätzschritt resistent sein. Ein solcher Ätzschritt ist normalerweise zum Abätzen der nach dem Verschließen der La- ser-Vias ganzflächig aufgesputterten Plating-Base, die in einem nachfolgenden Fotolithografieschritt zur Strukturierung der Umverdrahtung behandelt wurde, erforderlich. Hierbei darf sich die Deckschicht nicht zersetzen.
Weiterhin kann vorgesehen sein, dass - sofern es der Prozessablauf zulässt - aus Schutzzwecken auf die dünne Deckschicht eine verstärkende Deckschicht nach dem Abgleich aufgebracht wird, was von Fall zu Fall erforderlich sein kann.
Nach einer besonders zweckmäßigen Erfindungsausgestaltung ist vorgesehen, dass die erste und/oder die verstärkende Deckschicht und/oder die Abdeckschicht aufgedruckt werden. Die Anforderungen beim erfindungsgemäßen Verfahren an die Positioniergenauigkeit der die Laser-Vias verschließenden Deck- schichten oder aber der Abdeckschicht und die Strukturauflösung sind beim erfindungsgemäßen Verfahren geringer als bei der bekannten Prozessabfolge im Stand der Technik, weshalb auf eine einfache Drucktechnik zum Aufbringen der Deckschicht oder der Abdeckschicht zurückgegriffen werden kann. Zweckmä- ßigerweise bedient man sich hierzu eines Schablonen- oder
Siebdruckverfahrens, in dem die bevorzugt aus einem Polymermaterial bestehende Deckschicht oder Abdeckschicht aufge- druckt werden kann. Es entfällt also mit besonderem Vorteil die hochgenaue Fototechnik, wie sie im Stand der Technik benötigt wird, gleichermaßen sind die teuren fotosensitiven Po- lyimide nicht mehr erforderlich, die bei dem bekannten Ver- fahren nach dem Stand der Technik aufwendig lithografisch bearbeitet werden müssen, vielmehr ist der Einsatz preiswerter druckbarer Polymere zur jeweiligen Schichterzeugung möglich.
Eine weitere Erfindungsalternative zum eingangs beschriebenen Verfahren zur Herstellung eines elektronischen Bauelements sieht erfindungsgemäß folgende Schritte vor:
- Verschließen oder Beschichten der einzelnen Laser-Fuse
Leitungen mittels einer dünnen Passivierungsschicht beste- hend aus Siliziumnitrid, Siliziumoxynitrid, Siliziumoxid oder anderer geeigneter Materialien,
Aufbringen einer abdeckenden Schicht, in der Regel eine Polyimidschicht, auf den gesamten Wafer, Öffnen der Laser-Vias und der Kontaktpads - Erzeugen einer zwischen den Laser-Vias umlaufenden Umverdrahtung, und
Durchführung der laserinduzierten Korrektur an den passi- vierten Laser-Fuse Leitungen durch die geöffneten Laser- Vias .
Nach dieser zweckmäßigen Erfindungsausgestaltung werden die Laser-Fuse Leitungen (möglicherweise schon im Frontend) mit einer dünnen Passivierungsschicht abgedeckt und hinterher der gesamte Wafer mit einer abdeckenden Schicht, z.B. Polyimid, beschichtet. Daraufhin werden die Fenster für die Laser-Vias und Kontaktpads geöffnet. Anschließend wird die zwischen den Laser-Vias verlaufende Umverdrahtung aufgebracht. Bei dem Verfahren dieser Erfindungsausgestaltung wird die dünne Passivierungsschicht über den Laser-Fuse Leitungen nicht mehr entfernt, sondern erfolgt die laserinduzierte Korrektur an den abgedeckten Laser-Fuse Leitungen in den geöffneten Laser- Vias. Da die Passivierungsschicht der Laser-Fuse Leitungen sehr dünn ist und vorteilhaft eine Dicke von ≤ 0,5 μm aufweist ist es möglich, mit dem Laser durch diese dünne Passivierungsschicht hindurch zu dringen.
Auch dieses erfindungsgemäße Verfahren bietet hinsichtlich der Vornahme des Laserabgleichs innerhalb des Fertigungsprozesses weitgehende Freiheit, da die Laser-Fuses - wenngleich bei diesem erfindungsgemäßen Verfahren stets verschlossen - über die geöffneten Laser-Vias und aufgrund der Positionie- rung der Umverdrahtung zu jedem beliebigen Zeitpunkt zugänglich sind. Es besteht also auch hier die Möglichkeit, den Chip oder Wafer zu testen und ein Burn-in durchzuführen, und erst anschließend die Korrektur vorzunehmen.
Die Passivierungsschicht der Laser-Fuse Leitungen sollte e- benfalls auf jeden Fall gegen einen nachfolgenden, insbeson- deren zur Erzeugung der Umverdrahtung erfolgenden Ätzschritt resistent sein. Eine Schichtdicke von unterhalb 0,5 μm ist bei der Verwendung von Siliziumnitrid, Siliziumoxynitrid oder Siliziumoxid in der Regel ausreichend. Bei der Verwendung von anderen Materialien kann die Schichtdicke entsprechend angeglichen werden.
Weiterhin kann vorgesehen sein, dass - sofern es der Prozess- ablauf zulässt - die Laser-Vias nach dem Abgleich wieder abgedeckt werden, was von Fall zu Fall erforderlich sein kann. Diese Deckschicht kann wegen der geringen Anforderungen an die Positioniergenauigkeit auch aufgedruckt werden. Zweckmäßigerweise bedient man sich hierzu eines Schablonen- oder Siebdruckverfahrens, in dem die bevorzugt aus einem Polymermaterial bestehende Deckschicht oder Abdeckschicht aufgedruckt werden kann. Es entfällt also mit besonderem Vorteil die hochgenaue Fototechnik, wie sie im Stand der Technik benötigt wird, gleichermaßen sind die teuren fotosensitiven Po- lyimide nicht mehr erforderlich, die bei dem bekannten Verfahren nach dem Stand der Technik aufwendig lithografisch bearbeitet werden müssen, vielmehr ist auch hier der Einsatz preiswerter druckbarer Polymere zur jeweiligen Schichterzeugung möglich.
Eine weitere Erfindungsalternative zum eben beschriebenen Verfahren zur Herstellung eines elektronischen Bauelements besteht darin, die Kontaktpads separat für die Umverdrahtung zu öffnen und die Laser-Vias erst nach der auf die beschrie- nene Weise durchzuführenden Umverdrahtung zu öffnen. Dies hat den Vorteil, daß die abgedeckten Laser-Fuse Leitungen nicht von dem Ätzschritt zur Erzeugung der Umverdrahtung angegriffen werden kann. In diesem Fall kann die Schichtdicke der Laser-Fuse Passivierungsschicht reduziert werden bzw. vollständig darauf verzichtet werden.
Neben den erfindungsgemäßen Verfahren selbst betrifft die Erfindung ferner ein elektronisches Bauelement, insbesondere einen Speicherchip, hergestellt nach einem der vorbeschriebenen Verfahren.
Weitere Vorteile, Merkmale und Einzelheiten der Erfindung ergeben sich aus dem im folgenden beschriebenen Ausführungsbeispiel sowie anhand der Zeichnungen. Dabei zeigen:
Figuren la, lb einen Chip oder Wafer in seiner Ausgangskonfi- guration in einer Schnittansicht und einer
Aufsicht,
Figuren 2a, 2b den Chip/Wafer aus Figuren la, b nach dem Aufbringen der die Laser-Vias verschließenden Deckschichten in einer Schnittansicht und einer Aufsicht,
Figuren 3a, 3b den Chip/Wafer aus Figuren 2a, b nach der Prozessierung der Umverdrahtung in einer Schnitt- ansieht und einer Aufsicht, Figuren 4a, 4b den Chip/Wafer aus Figuren 3a, b nach dem Zersetzen der die Laser-Vias abdeckenden Deckschichten in einer Schnittansicht und einer Aufsicht,
Figuren 5a, 5b den Chip/Wafer aus Figuren 4a, b während des Laser-Abgleichs in einer Schnittansicht und einer Aufsicht,
Figuren βa, 6b den Chip/Wafer aus Figuren 5a, b nach dem Aufbringen der die Laser-Vias abdeckenden Abdeckschicht in einer Schnittansicht und einer Aufsicht,
Figuren 7a, 7b einen Chip/Wafer entsprechend dem gemäß Figuren la, b nach dem Aufbringen einer dünnen, die Laser-Vias abdeckenden Deckschicht und einem durch die Deckschicht hindurch erfolgenden Laserabgleich in einer Schnittansicht und ei- ner Aufsicht, und
Figuren 8a-c in einer Seitenansicht und einer Draufsicht die Details einer Verfahrensalternative, bei der anstelle der Deckschicht eine dünne Passi- vierungsschicht auf den Laser-Fuse Leitungen aufgebracht wird.
Figuren la, 1b zeigen ein erfindungsgemäßes elektronisches Bauelement 1 in Form eines Chips oder Wafers 2 in einer Schnittansicht und einer Draufsicht. Auf dem Substrat des
Chips oder Wafers 2 wurden neben einer nicht näher gezeigten integrierten Schaltung Kontaktpads 3 aufgebracht, an denen wie nachfolgend noch beschrieben wird eine Umverdrahtung anzubringen ist. Die Oberseite des Chips oder Wafers 2 ist mit einer Polyimid-Schicht 4 großflächig abgedeckt. In die Polyimid-Schicht 4 sind den Kontaktpads 3 zugeordnete Laser-Vias 5 eingebracht, über die mittels Laserlichts zum Abgleich der integrierten Schaltung darunter liegende Leitungen aufgetrennt werden können. Sämtliche Figuren zeigen das Bauelement 1 in Form einer Prinzipdarstellung, der eigentliche Aufbau eines solchen Bauelements kann beliebig sein und ist hinläng- lieh bekannt.
Im nächsten Schritt (Figuren 2a, 2b) werden die Laser-Vias 5 mittels einer Deckschicht 6 verschlossen. Bei der Deckschicht 6 handelt es sich z.B. um ein einfaches Polymermaterial, das in einem Schablonen- oder Siebdruckverfahren aufgedruckt werden kann. Wie insbesondere Fig. 2b zeigt ist jeder Laser-Via mit einer eigenen Deckschicht 6 abgedeckt, die Deckschichten 6 benachbarter Laser-Vias sind voneinander beabstandet .
In diesen Zwischenraum zwischen den Deckschichten 6 wird nun, siehe Figuren 3a, 3b, eine Umverdrahtung 7 verlegt, die zum einen das Kontaktpad 3 kont-r-aktiert (siehe Fig. 3a) , zum anderen ein Kontaktpad 8 für die Verbindung zum Modulboard oder einem weiteren Chip bildet. Wie aus Fig. 3b ersichtlich ver- engt sich die Breite der Verdrahtungsleiterbahn im Bereich zwischen den Deckschichten 6 etwas, die hieraus resultierende Widerstandserhöhung ist jedoch minimal und tolerabel.
Nach dem Prozessieren der Umverdrahtung gemäß Figuren 3a, 3b besteht nun z.B. die Möglichkeit, den Chip oder Wafer zu testen und einen Burn-in durchzuführen, dies ist in den Figuren nicht näher dargestellt.
Gemäß den Figuren 4a, 4b erfolgt nun zur Ermöglichung eines späteren Abgleiches ein Schritt zur Zersetzung der die einzelnen Laser-Vias abdeckenden Deckschichten 6. Das als Deckschicht 6 verwendete Polymer ist zweckmäßigerweise chemisch, thermisch oder durch elektromagnetische, insbesondere UV- Bestrahlung zersetzbar, d.h., die Deckschicht kann auf einfa- ehe Weise durch Lösungsmittel, entsprechendes Erwärmen oder
Bestrahlen des Chips oder Wafers entfernt und auf diese ein- fache Weise der jeweilige Laser-Via 5 geöffnet werden, wie die Figuren 4a, 4b anschaulich zeigen.
Anschließend erfolgt, siehe die Figuren 5a, 5b, der Laser- Abgleich, indem über einen Laserstrahl 9 sofern erforderlich über die Laser-Vias 5 darunter liegende Leitungen aufgetrennt werden. Ein solcher Abgleich ist an sich hinlänglich bekannt. Der Abgleich bzw. die Korrektur kann wie ausgeführt zu einem beliebigen Zeitpunkt nach dem Erzeugen der Umverdrahtung er- folgen, da die Umverdrahtung erfindungsgemäß nicht mehr über den Laser-Vias, sondern im Bereich dazwischen liegt.
Nach Durchführung der laserinduzierten Korrektur gemäß Figuren 5a, 5b erfolgt in einem letzten Schritt die endgültige Abdeckung der Laser-Vias 5. Hierzu wird eine endgültige Abdeckschicht 10 in diesem Fall großflächig aufgedruckt. Ersichtlich werden auf diese Weise die Laser-Vias vollständig verschlossen. Auch diese Deckschicht wird zweckmäßigerweise in einem Schablonen- oder Siebdruckverfahren unter Verwendung eines geeigneten billigen Polymers aufgedruckt.
Das erfindungsgemäße Verfahren zeichnet sich also durch folgende Prozessschritte aus, wobei hier nur die wesentlichen verfahrensrelevanten Prozessschritte genannt sind:
Druck der separaten Deckschichten über die offenen Laser-Vias in Polyimid-Abdeckung - Sputtern der Plating-Base (ganzflächig) - Fotolithografie zur Strukturierung der Umverdrahtung — Elektroplating der Umverdrahtung ->■ Abätzen der Plating- Base —> Auflösen oder Zersetzung der Deckschichten — Laser- abgleich über offene Laser-Vias in der Polyimid-Abdeckung —=► Druck der Abdeckschicht über offenes Laser-Via in der Polyimid-Abdeckung .
Die Figuren 7a, 7b zeigen die einleitend beschriebene Verfahrensalternative, bei der anstelle der Deckschicht 6, die zum Laser-Abgleich zersetzt und entfernt wird und mithin als Op- ferschicht fungiert, eine wesentlich dünnere Deckschicht 11 über jedes Laser-Via 5 aufgedruckt wird. Die Dicke dieser Deckschicht 11 sollte < 1 μm sein. Die Dicke ist auf jeden Fall so zu wählen, dass die Deckschicht von dem verwendeten Laserlicht durchdrungen werden kann. Durch diese sehr dünne Deckschicht 11 kann der Laser-Abgleich oder die laserinduzierte Korrektur 9 direkt erfolgen. Es ist dazu nicht mehr erforderlich, die Deckschicht 11 zum Abgleich zu entfernen und das Laser-Via nachfolgend erneut zu verschließen. Wie die Figuren 7a, 7b zeigen verlaufen auch hier die Umverdrahtungen zwischen den lokalen Deckschichten 11. Auch bei dieser Erfindungsausgestaltung ist zu einem beliebigen Zeitpunkt nach der Erzeugung der Umverdrahtung ein Test und ein Burn-in möglich, der Laserabgleich kann auch hier zum Ende des Fertigungspro- zesses erfolgen.
Dieser Fertigungsprozess kann durch folgende Schritte charakterisiert werden:
Druck der dünnen Deckschicht mit einer Dicke vorzugsweise < 1 μm über offene Laser-Vias in der Polyimid-Abdeckung — Sput- tern der Plating-Base (ganzflächig) -> Fotolithografie zur Strukturierung der Umverdrahtung -» Elektroplating der Umverdrahtung — Abätzen der Plating-Base — Laserabgleich über geschlossene Laser-Vias in der Polyimid-Abdeckung.
Auch bei dieser Verfahrensausgestaltung wird als Deckschicht ein druckbares einfaches und billiges Polymer verwendet. Generell ist darauf zu achten, dass die aufgebrachte Deck- Schicht hinreichend ätzresistent gegen den im Rahmen der Erzeugung der Umverdrahtung erfolgenden Ätzprozess ist.
Die Figuren 8a und 8b zeigen in einer Seitenansicht und einer Draufsicht die Details der einleitend beschriebene Verfah- rensalternative, bei der anstelle der Deckschicht 6, die zum Laser-Abgleich zersetzt und entfernt wird und mithin als Opferschicht fungiert, eine dünne Passivierungsschicht 12 auf den Laser-Fuse Leitungen 13 aufgebracht wird. Die Dicke dieser Passivierungsschicht 12 sollte < 0,5 μm sein. Die Dicke ist auf jeden Fall so zu wählen, dass die Passivierungsschicht von dem verwendeten Laserlicht durchdrungen werden kann. Durch diese sehr dünne Passivierungsschicht 12 kann der Laser-Abgleich oder die laserinduzierte Korrektur 9 direkt erfolgen. Es ist dazu nicht mehr erforderlich, die Passivierungsschicht 12 zum Abgleich zu entfernen und das Laser-Via nachfolgend erneut zu verschließen. Wie die Figur 8c zeigt verlaufen auch hier die Umverdrahtungen zwischen den Laser- Vias 5. Auch bei dieser Erfindungsausgestaltung ist zu einem beliebigen Zeitpunkt nach der Erzeugung der Umverdrahtung ein Test und ein Burn-in möglich, der Laserabgleich kann auch hier zum Ende des Fertigungsprozesses erfolgen.
Dieser Fertigungsprozess kann durch folgende Schritte charakterisiert werden:
Verschließen oder Beschichten der einzelnen Laser-Fuse Lei- tungen mittels einer dünnen Passivierungsschicht mit einer Dicke von vorzugsweise < 0,5μm — Aufbringen einer abdeckenden Schicht — Fotolithografie zum Öffnen der Laser-Vias und Kontaktpads —> Sputtern der Plating-Base (ganzflächig) -» Fotolithografie zur Strukturierung der Umverdrahtung -» E- lektroplating der Umverdrahtung - Abätzen der Plating-Base — > Laserabgleich an den passivierten Laser-Fuse Leitungen in den Laser-Via Öffnungen.
Bei dieser Verfahrensausgestaltung wird als Passivierungs- Schicht Siliziumnitrid, Siliziumoxynitrid, Siliziumoxid oder ein anderes geeignetes Material verwendet. Generell ist darauf zu achten, dass die aufgebrachte Passivierungs hinreichend ätzresistent gegen den im Rahmen der Erzeugung der Umverdrahtung erfolgenden Ätzprozess ist.

Claims

Patentansprüche
1. Verfahren zur Herstellung eines elektronischen Bauelements, insbesondere eines Speicherchips, mit einer laserindi- zierten Korrektur zum Abgleich einer integrierten Schaltung über ein oder mehrere in eine die Schaltung zumindest teilweise abdeckende Schicht eingebrachte Laser-Vias, wobei das Bauelement eine Umverdrahtung der Kontaktpads aufweist, umfassend folgende Schritte: - Verschließen jedes Laser-Vias mittels einer separaten lokal aufzubringenden Deckschicht,
- Erzeugen einer zwischen den lokalen Deckschichten verlaufenden Umverdrahtung,
- Entfernen der lokalen Deckschichten, - Durchführung der laserinduzierten Korrektur über die geöffneten Laser-Vias, und
2. Verfahren nach Anspruch 1, d a d u r c h g e k e n n z e i c h n e t , dass die Laser-Vias nach erfolg- tem Laserabgleich mittels einer Abdeckschicht wieder abgedeckt werden.
3. Verfahren nach Anspruch 1 oder 2, d a d u r c h g e k e n n z e i c h n e t , dass als Deckschicht eine chemisch, thermisch oder durch Bestrahlung, insbesondere durch UV-Bestrahlung zersetzbare Deckschicht verwendet wird.
4. Verfahren zur Herstellung eines elektronischen Bauelements, insbesondere eines Speicherchips, mit einer laserindi- zierten Korrektur zum Abgleich einer integrierten Schaltung über ein oder mehrere in eine die Schaltung zumindest teilweise abdeckende Abdeckschicht eingebrachte Laser-Vias, wobei das Bauelement eine Umverdrahtung der Kontaktpads aufweist, umfassend folgende Schritte: - Verschließen jedes Laser-Vias mittels einer separaten lokal aufzubringenden dünnen Deckschicht,
- Erzeugen einer zwischen den lokalen Deckschichten verlaufenden Umverdrahtung, und - Durchführung der laserinduzierten Korrektur über die geschlossenen Laser-Vias.
5. Verfahren nach Anspruch 4, d a d u r c h g e k e n n z e i c h n e t , dass auf die dünne Deckschicht eine verstärkende Deckschicht nach der Korrektur aufgebracht wird.
6. Verfahren nach Anspruch 4 oder 5, d a d u r c h g e k e n n z e i c h n e t , dass die gegebenenfalls ers- te Deckschicht eine Dicke von < 1 μm aufweist.
7. Verfahren nach einem der Ansprüche 4 bis β, d a d u r c h g e k e n n z e i c h n e t , dass die gegebenenfalls erste Deckschicht gegen einen nachfolgenden, insbesondere zur Erzeugung der Umverdrahtung erfolgenden Ätzschritt resistent ist.
8. Verfahren zur Herstellung eines elektronischen Bauelements, insbesondere eines Speicherchips, mit einer laserindi- zierten Korrektur zum Abgleich einer integrierten Schaltung über ein oder mehrere in eine die Schaltung zumindest teilweise abdeckende Abdeckschicht eingebrachte Laser-Vias, wobei das Bauelement eine Umverdrahtung der Kontaktpads aufweist, umfassend folgende Schritte: - Verschließen oder Beschichten der einzelnen Laser-Fuse
Leitungen mittels einer dünnen Passivierungsschicht bestehend aus Siliziumnitrid, Siliziumoxynitrid, Siliziumoxid oder anderer geeigneter Materialien,
- Aufbringen einer abdeckenden Schicht, in der Regel eine Polyimidschicht, auf den gesamten Wafer, Öffnen der Laser-Vias und der Kontaktpads Erzeugen einer zwischen den Laser-Vias umlaufenden Umverdrahtung, und
Durchführung der laserinduzierten Korrektur an den passi- vierten Laser-Fuse Leitungen durch die geöffneten Laser- Vias .
9. Verfahren nach Anspruch 8, d a d u r c h g e k e n n z e i c h n e t , dass die Laser-Vias nach erfolg- tem Laserabgleich mittels einer Abdeckschicht wieder abgedeckt werden.
10. Verfahren nach Anspruch 8 oder 9, d a d u r c h g e k e n n z e i c h n e t , dass die Passivierungsschicht auf den Laser-Fuse Leitungen eine Dicke von < 0,5 μm aufweist .
11. Verfahren nach einem der Ansprüche 8 bis 10, d a d u r c h g e k e n n z e i c h n e t , dass die Passi- vierungsschicht auf den Laser-Fuse Leitungen gegen einen nachfolgenden, insbesondere zur Erzeugung der Umverdrahtung erfolgenden Ätzschritt resistent ist.
12. Verfahren zur Herstellung eines elektronischen Bauele- ments, insbesondere eines Speicherchips, mit einer laserindizierten Korrektur zum Abgleich einer integrierten Schaltung über ein oder mehrere in eine die Schaltung zumindest teilweise abdeckende Abdeckschicht eingebrachte Laser-Vias, wobei das Bauelement eine Umverdrahtung der Kontaktpads aufweist, umfassend folgende Schritte:
Verschließen oder Beschichten der einzelnen Laser-Fuse Leitungen mittels einer dünnen Passivierungsschicht bestehend aus Siliziumnitrid, Siliziumoxynitrid, Siliziumoxid oder anderer geeigneter Materialien, Aufbringen einer abdeckenden Schicht, in der Regel eine Polyimidschicht, auf den gesamten Wafer, Öffnen der Kontaktpads
Erzeugen einer zwischen den Laser-Vias umlaufenden Umverdrahtung, und Öffnen der Laser-Vias
Durchführung der laserinduzierten Korrektur an den passi- vierten Laser-Fuse Leitungen durch die geöffneten Laser- Vias .
13. Verfahren nach Anspruch 12, d a d u r c h g e k e n n z e i c h n e t , dass die Laser-Vias nach erfolgtem Laserabgleich mittels einer Abdeckschicht wieder abgedeckt werden.
14. Verfahren nach Anspruch 12, d a d u r c h g e k e n n z e i c h n e t , dass die Passivierungsschicht auf den Laser-Fuse Leitungen eine Dicke zwischen Null und 0,5 μm aufweist .
15. Verfahren nach einem der Ansprüche 12 bis 14, d a d u r c h g e k e n n z e i c h n e t , dass das Bauelement vor der Durchführung der laserinduzierten Korrektur and den Laser-Fuse Leitungen getestet und/oder ein Burn-in durchgeführt wird.
16. Verfahren nach einem der vorangehenden Ansprüche, d a d u r c h g e k e n n z e i c h n e t , dass die erste und/oder die verstärkende Deckschicht und/oder die Ab- deckschicht aufgedruckt werden.
17. Verfahren nach Anspruch 16 , d a d u r c h g e k e n n z e i c h n e t , dass die jeweilige Schicht in einem Schablonen- oder Siebdruckverfahren aufgedruckt wer- den.
18. Verfahren nach einem der vorangehenden Ansprüche, d a d u r c h g e k e n n z e i c h n e t , dass als Deckschicht und/oder als Abdeckschicht eine Polymerschicht verwendet wird.
19. Verfahren nach einem der vorangehenden Ansprüche, d a d u r c h g e k e n n z e i c h n e t , dass das Bauelement vor dem Entfernen der die Laser-Vias lokal abdeckenden Deckschichten oder vor der Durchführung der laserin- duzierten Korrektur durch die geschlossenen Laser-Vias oder passivierten Laser-Fuse Leitungen getestet und/oder ein Burn- in durchgeführt wird.
20. Elektronisches Bauelement, insbesondere Speicherchip, hergestellt nach dem Verfahren nach einem der Ansprüche 1 bis
19.
EP02740593A 2001-05-15 2002-05-13 Verfahren zur herstellung eines elektronischen bauelements, insbesondere eines speicherchips Withdrawn EP1388168A2 (de)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
DE10123686A DE10123686C1 (de) 2001-05-15 2001-05-15 Verfahren zur Herstellung eines elektronischen Bauelements, insbesondere eines Speicherchips und dadurch hergestelltes elektronische Bauelement
DE10123686 2001-05-15
PCT/EP2002/005254 WO2003001588A2 (de) 2001-05-15 2002-05-13 Verfahren zur herstellung eines elektronischen bauelements, insbesondere eines speicherchips

Publications (1)

Publication Number Publication Date
EP1388168A2 true EP1388168A2 (de) 2004-02-11

Family

ID=7684913

Family Applications (1)

Application Number Title Priority Date Filing Date
EP02740593A Withdrawn EP1388168A2 (de) 2001-05-15 2002-05-13 Verfahren zur herstellung eines elektronischen bauelements, insbesondere eines speicherchips

Country Status (7)

Country Link
US (1) US7338843B2 (de)
EP (1) EP1388168A2 (de)
JP (1) JP4368677B2 (de)
KR (1) KR100605447B1 (de)
DE (1) DE10123686C1 (de)
TW (1) TW579572B (de)
WO (1) WO2003001588A2 (de)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10346460A1 (de) 2003-10-02 2005-05-19 Infineon Technologies Ag Anordnung und Verfahren zum Schutz von Fuses/Anti-Fuses
DE102004031465A1 (de) * 2004-06-30 2005-09-08 Infineon Technologies Ag Verfahren zum Bilden einer Umverdrahtungsleitung auf einer Oberfläche einer integrierten Schaltung sowie integrierte Schaltung mit einer Umverdrahtung
KR100843211B1 (ko) * 2006-11-23 2008-07-02 삼성전자주식회사 웨이퍼 뒷면 금속층 배선 방법, 그 구조, 그에 따른 칩패키지 적층 방법 및 그 구조

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5572409A (en) * 1994-02-08 1996-11-05 Prolinx Labs Corporation Apparatus including a programmable socket adapter for coupling an electronic component to a component socket on a printed circuit board
US5813881A (en) * 1994-02-08 1998-09-29 Prolinx Labs Corporation Programmable cable and cable adapter using fuses and antifuses
US5808351A (en) * 1994-02-08 1998-09-15 Prolinx Labs Corporation Programmable/reprogramable structure using fuses and antifuses
US5650355A (en) * 1995-03-30 1997-07-22 Texas Instruments Incorporated Process of making and process of trimming a fuse in a top level metal and in a step
US5641701A (en) * 1995-03-30 1997-06-24 Texas Instruments Incorporated Method for fabricating a semiconductor device with laser programable fuses
US6211080B1 (en) * 1996-10-30 2001-04-03 Matsushita Electric Industrial Co., Ltd. Repair of dielectric-coated electrode or circuit defects
US6025256A (en) * 1997-01-06 2000-02-15 Electro Scientific Industries, Inc. Laser based method and system for integrated circuit repair or reconfiguration
US6048741A (en) * 1997-10-31 2000-04-11 International Business Machines Corporation Top-surface-metallurgy plate-up bonding and rewiring for multilayer devices
US6288436B1 (en) * 1999-07-27 2001-09-11 International Business Machines Corporation Mixed fuse technologies
US6214630B1 (en) * 1999-12-22 2001-04-10 United Microelectronics Corp. Wafer level integrated circuit structure and method of manufacturing the same
JP2001274251A (ja) * 2000-03-23 2001-10-05 Nec Corp ヒューズ切断方法および装置、ヒューズ回路装置、回路製造方法
US6518643B2 (en) * 2001-03-23 2003-02-11 International Business Machines Corporation Tri-layer dielectric fuse cap for laser deletion

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
See references of WO03001588A2 *

Also Published As

Publication number Publication date
TW579572B (en) 2004-03-11
JP2004531082A (ja) 2004-10-07
KR100605447B1 (ko) 2006-07-28
DE10123686C1 (de) 2003-03-20
US20050048676A1 (en) 2005-03-03
WO2003001588A2 (de) 2003-01-03
US7338843B2 (en) 2008-03-04
JP4368677B2 (ja) 2009-11-18
KR20040029983A (ko) 2004-04-08
WO2003001588A3 (de) 2003-03-06

Similar Documents

Publication Publication Date Title
DE2460988C2 (de) Verfahren zum Niederschlagen eines Musters aus einem dünnen Film auf einem anorganischen Substrat
DE69728234T2 (de) Verfahren zur herstellung von erhöhten metallischen kontakten auf elektrischen schaltungen
DE69012444T2 (de) Excimer-induzierte flexible Zusammenschaltungsstruktur.
DE2754396A1 (de) Verfahren zum herstellen von duennfilmmustern
DE1766297A1 (de) Verfahren zum Anpassen einer integrierten Schaltung an ein als Traeger dienendes Substrat
EP0308816A1 (de) Verfahren zum Herstellen von Anschlusskontakten für Dünnfilm-Magnetköpfe
EP1097616B1 (de) Verfahren zur herstellung von leiterplatten mit groben leiterstrukturen und mindestens einem bereich mit feinen leiterstrukturen
EP1388168A2 (de) Verfahren zur herstellung eines elektronischen bauelements, insbesondere eines speicherchips
EP0105189A1 (de) Verfahren zum Herstellen von Metallelektroden unterschiedlicher Dicke für Halbleiterbauelemente, insbesondere für Leistungshalbleiterbauelemente wie Thyristoren
DE10130786C1 (de) Laser-Programmierung integrierter Schaltkreise sowie zugehöriger integrierter Schaltkreis
DE2926516A1 (de) Verfahren zur herstellung eines metallfolienwiderstandes und metallfolienwiderstand
EP1374257B1 (de) Verfahren zum herstellen von dünnschicht-chipwiderständen
DE2632548C2 (de) Anordnung und Verfahren zum Herstellen von Verbindungen zwischen Teilschaltungen
EP0931439B1 (de) Verfahren zur bildung von mindestens zwei verdrahtungsebenen auf elektrisch isolierenden unterlagen
WO2024079183A1 (de) Verfahren zum herstellen eines bauelements und bauelement
DE102010016780B4 (de) Verfahren zur Herstellung einer flexiblen Schaltungsanordnung
EP0003759A1 (de) Verfahren zur Belichtung einer strahlungsempfindlichen Schicht durch Röntgenstrahlen
DE102004018468A1 (de) Verfahren zum strukturierten Aufbringen einer laminierbaren Folie auf ein Substrat für ein Halbleitermodul
DE102009039377B4 (de) Leiterplattenmodul und zugehöriges Herstellungsverfahren
DE10254927A1 (de) Verfahren zur Herstellung von leitfähigen Strukturen auf einem Träger
EP0104684A2 (de) Maske für die Mustererzeugung in Lackschichten mittels Röntgenstrahllithographie und Verfahren zu ihrer Herstellung
DE2028819A1 (en) Electro formed raised contact - for electronic esp semiconductor components umfrd with help of temporary mask
DE3908068C2 (de) Verfahren zum Herstellen von Leiterbahnen auf einem Isolierträger
DE10105190A1 (de) Verfahren zur Herstellung einer Feinstrukturierung eines Materials und Vorrichtung
DE10126130A1 (de) Verfahren zur Herstellung von Kontaktlöchern

Legal Events

Date Code Title Description
PUAI Public reference made under article 153(3) epc to a published international application that has entered the european phase

Free format text: ORIGINAL CODE: 0009012

17P Request for examination filed

Effective date: 20031027

AK Designated contracting states

Kind code of ref document: A2

Designated state(s): AT BE CH CY DE DK ES FI FR GB GR IE IT LI LU MC NL PT SE TR

RAP1 Party data changed (applicant data changed or rights of an application transferred)

Owner name: INFINEON TECHNOLOGIES AG

STAA Information on the status of an ep patent application or granted ep patent

Free format text: STATUS: THE APPLICATION IS DEEMED TO BE WITHDRAWN

18D Application deemed to be withdrawn

Effective date: 20091201

REG Reference to a national code

Ref country code: DE

Ref legal event code: 8566