EP1234333A2 - Dreitransistor-dram-zelle und dazugehöriges herstellungsverfahren - Google Patents

Dreitransistor-dram-zelle und dazugehöriges herstellungsverfahren

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Publication number
EP1234333A2
EP1234333A2 EP00993289A EP00993289A EP1234333A2 EP 1234333 A2 EP1234333 A2 EP 1234333A2 EP 00993289 A EP00993289 A EP 00993289A EP 00993289 A EP00993289 A EP 00993289A EP 1234333 A2 EP1234333 A2 EP 1234333A2
Authority
EP
European Patent Office
Prior art keywords
transistor
layer
dram cell
insulating layer
conductive layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
EP00993289A
Other languages
English (en)
French (fr)
Inventor
Claus Dahl
Siegmar KÖPPE
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Publication of EP1234333A2 publication Critical patent/EP1234333A2/de
Withdrawn legal-status Critical Current

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Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices

Definitions

  • the present invention relates to a three-transistor DRAM cell and an associated production method, and in particular to a three-transistor DRAM cell, which has a longer hold time and less rigidity with a reduced area requirement.
  • FIG. 1 shows a simplified representation of an equivalent circuit diagram for a three-transistor DRAM cell according to the prior art, as is used in a multitude of dynamic 5 memory devices.
  • the conventional three-transistor DRAM cell shown in FIG. 1 essentially consists of a memory transistor T1 for dynamically storing and evaluating information on its gate capacitance, a write transistor T2 for writing information m the memory transistor T1 and a read transistor T3 for reading out information from the memory transistor T1.
  • a memory transistor T1 for dynamically storing and evaluating information on its gate capacitance
  • a write transistor T2 for writing information m the memory transistor T1
  • a read transistor T3 for reading out information from the memory transistor T1.
  • data is applied to a bit write line BW (bit w ⁇ te) and via an address write line AW
  • the read transistor T3 is controlled according to FIG. 1 via an address read line AR (address read) and the switching state of the memory transistor T1 according to its on the Gate capacitance stored charges are output to the bit read line BR (bit read).
  • RAM dynamic RAM cell
  • a polygonal structuring of a gate of the memory transistor T1 is known from JP 11017025.
  • FIG. 2 shows a simplified illustration of the layout of the memory transistor T1 of such a three-transistor DRAM cell with a reduced area requirement.
  • an active region AA for realizing a drain region D and a source region S is formed in a semiconductor substrate.
  • a polysilicon layer 3 for forming a polygonal gate G m in the overlapping regions with the active region AA is located above the active region AA and is spaced apart by an insulating layer.
  • the shape of the polysilicon layer 3 or of the gate G is determined in such a way that both a short channel section A and a long channel section are formed between the source region S and the drain region D. In this way, a three-transistor DRAM cell is obtained with a reduced space requirement and improved memory capacity or dynamic holding time.
  • the invention is therefore based on the object of providing a three-transistor DRAM cell and an associated production method which have improved interference immunity and Ladungshaltefahtechnik with minimum space requirements on ⁇ has.
  • a DRAM cell with increased capacitance and thus charge holding time is obtained .
  • the charges deposited on the gate capacitances of the respective memory transistors can therefore be refreshed at larger intervals.
  • a shielding layer is formed, which reliably shields storage pulses from metallization lines and / or RF radiation above it, which in turn improves the charge holding times of the memory transistor.
  • FIG. 1 shows a simplified representation of an equivalent circuit diagram of a three-transistor DRAM cell according to the prior art
  • Figure 2 is a simplified representation of a layout of a memory transistor according to the prior art
  • Figure 3 is a schematic sectional view of a memory transistor according to the present invention.
  • Figure 4 is a simplified representation of an equivalent circuit diagram of the memory transistor according to the present invention.
  • FIG. 3 shows a schematic sectional view of a storage transistor T1 in the three-transistor DFAM cell according to the invention.
  • a source region S and a drain region D are formed on the surface in a semiconductor substrate or a substrate region 1 in an active region (not shown).
  • the substrate region 1 can, for example, represent a doped well region or directly the semiconductor substrate (eg silicon).
  • Kanalge- is located above a see be- source region S and drain region D
  • the first insulating layer 2 of SiO ⁇ , but also gate insulating films can be used.
  • the gate layer 3 forming a gate G preferably consists of polysilicon, which is heavily doped, wherein any further conductive layer can also be used as the gate layer 3.
  • a second insulating layer 4 and an additional conductive layer are now essential for the present invention
  • Layer 5 which are formed immediately above the gate layer 3 and on the one hand improve the interference immunity of the three-transistor DRAM cell and also the charge holding time in the memory transistor T1. More specifically, a charge-holding capacitance, which is essentially formed from a capacitance C G sub between the gate layer 3 and the underlying substrate region 1, is tat C CSH i e i d best herd of de gate layer 3, the second Iso ⁇ lier für 4 and the conductive layer 5 enlarges considerably ⁇ ver.
  • FIG. 4 shows a simplified representation of an equivalent circuit diagram for the memory transistor T1.
  • the (parasistar) gate capacitance C GSUD is formed between the gate connection or the gate layer 3 and the substrate or substrate region 1.
  • the additional shielding capacitance C G sh ⁇ e..d is formed by the second insulating layer 4 and the conductive layer 5 formed directly above the gate layer 3, which significantly improves the charge holding properties in the memory transistor Tl.
  • the conductive layer 5 is connected to a potential Vi and the substrate region 1 to a potential V 0 . Both potentials are essentially constant to one another during operation, whereby the following applies:
  • the conductive layer 5 essentially corresponds to structuring the underlying gate layer 3, which is why, especially when using the polygonal gate layer structure shown in FIG. may result in the three-transistor DRAM cell with improved charge holding properties.
  • the transistor properties of the memory transistor T1 are essentially determined by the short channel section A (switching transistor), while the charge holding properties are determined by the special one
  • a good insulating dielectric is preferably used for the second insulating layer 4, as can be realized, for example, by SiO or S1 3 N 4 .
  • the dielectric for the second insulating layer 4 can also consist of SiOxNy or of a multilayer dielectric.
  • An ONO layer sequence (Ox ⁇ d / N ⁇ tr_ ⁇ _d / Ox ⁇ d) can be used, for example, as such multilayer dielectrics.
  • a special increase in capacitance is obtained when using so-called high ⁇ dielectrics, which have an extraordinarily high relative dielectric constant ⁇ r .
  • Such dielectrics are, for example, T ⁇ O > or WO ⁇ .
  • the same layer thickness is preferably used as for the first insulating layer 2, whereby a gate capacitance is doubled, for example, with the same materials. In this way, the charge holding properties can be determined relatively easily.
  • a major advantage of the present invention lies, however, in the fact that the conductive layer 5 does not only act as an additional discrete capacitance, so to speak
  • the surface of the gate layer 3 is freed of dirt by means of HF dip cleaning and, for example, a dielectric is deposited with a high relative dielectric constant ⁇ r .
  • a dielectric is deposited with a high relative dielectric constant ⁇ r .
  • conventional dielectrics can also be deposited, such as e.g. B. SiO ⁇ and / or SijN using an LPCVD process (low pressure chemical vapor deposition).
  • polysilicon is preferably deposited with subsequent ion implantation, as a result of which a highly doped polysilicon layer is used as the conductive layer
  • the highly doped polysilicon layer is structured by means of photolithography and dry etching, the dielectric of the second insulating layer 4 being used as an etch stop layer.
  • the subsequent steps for passivation and metallization of the respective transistors or memory cells take place in a CMOS standard process with intermediate oxide deposition and subsequent metallization, which is not described in more detail below.
  • a polysilicon layer with a silicide layer can be formed, as a result of which the immunity to interference is further improved due to the higher conductivity of the silicide.
  • the invention has been described above using n-channel transistors. However, it is not limited to that Rather, it also includes p-channel transistors, a combination of p- and n-channel transistors and all other field effect transistor types.
  • a polysilicon layer is preferably used for the gate layer 3 and the conductive layer 5.
  • the invention is not restricted to this and rather comprises all further conductive layers and in particular metallic layers for the conductive layer 5 and the gate layer 3.

Landscapes

  • Semiconductor Memories (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

Die Erfindung betrifft eine Dreitransistor-DRAM-Zelle sowie ein dazugehöriges Herstellungsverfahren, wobei ein Speichertransistor (T1) aus einem Feldeffekttransistor mit einem Kurzkanalabschnitt und einem Langkanalabschnitt besteht. Auf einer Gateschicht (3) des Speichertransistors (T1) wird zusätzlich eine zweite Isolierschicht (4) und eine leitende Schicht (5) ausgebildet, wobei zwischen einem Potential der leitenden Schicht (5) und einem Potential des Substratbereichs (1) im wesentlichen ein konstanter Spannungswert vorliegt. Auf diese Weise erhält man eine Dreitransistor-DRAM-Zelle mit verbesserter Störsicherheit und Ladungs-Haltezeit.

Description

Beschreibung
Drei trans istor-DRAM-Zel le und dazugehöri ges Hers tel lungsver¬ f ahren c>
Die vorliegende Erfindung bezieht sich auf eine Dreitransi- stor-DRAM-Zelle sowie ein dazugehöriges Herstellungsverfahren und insbesondere auf eine Dreitransistor-DRAM-Zelle, die bei verringertem Flachenbedarf eine größere Haltezeit und Storsi- 0 cnerheit aufweist.
Figur 1 zeigt eine vereinfachte Darstellung eines Ersatz- schaltbilds für eine Dreitransistor-DRAM-Zelle gemäß dem Stand der Technik, wie sie m einer Vielzahl von dynamischen 5 Spei c eremrichtungen verwendet wird.
Die m Figur 1 dargestellte herkömmliche Dreitransistor-DRAM- Zelle besteht im wesentlichen aus einem Speichertransistor Tl zum dynamischen Speichern und Bewerten von Informationen auf seiner Gate-Kapazitat, einem Schreibtransistor T2 zum Schreiben von Informationen m den Speichertransistor Tl und einem Lesetransistor T3 zum Auslesen von Informationen aus dem Speichertransistor Tl. Zum Schreiben von Informationen werden beispielsweise Daten an eine Bit-Schreibleitung BW (bit wπte) angelegt und über eine Adreß-Schreibleitung AW
(address write) über den Schreibtransistor T2 an den Speichertransistor Tl durchgeschaltet. Genauer gesagt werden hierbei die auf der Bit-Schreibleitung BW vorhandenen Ladungen über den durchgeschalteten Schreibtransistor T2 auf die Gate-Kapazitat des Speichertransistors Tl geladen, wobei diese gespeicherten Ladungen das Schaltverhalten des Speichertransistors Tl verandern. Zum Auslesen der auf der Gate- Kapazitat des Speichertransistors Tl abgelegten Information wird gemäß Figur 1 der Lesetransistor T3 über eine Adreß- Leseleitung AR (address read) angesteuert und der Schaltzustand des Speichertransistors Tl entsprechend seiner auf der Gate-Kapazitat gespeicherten Ladungen an die Bit-Leseleitung BR (bit read) ausgegeben.
Aufgrund der begrenzten Haltezeit für die Ladungen auf der Gate-Kapazitat des Speichertransistors Tl muß eine derartige Speicherzelle in regelmäßigen Abstanden aufgefrischt werden, weshalb sie als dynamische RAM-Zelle (RAM, rando access me- ory) bezeichnet wird.
Zur Verringerung eines Flachenbedarfs derartiger Dreitransi- stor-DRAM-Zellen ist aus der Druckschrift JP 11017025 eine polygone Strukturierung eines Gates des Speichertransistors Tl bekannt.
Figur 2 zeigt eine vereinfachte Darstellung des Layouts des Speichertransistors Tl einer derartigen Dreitransistor-DRAM- Zelle mit verringertem Flachenbedarf. Hierbei ist m einem Halbleitersubstrat ein aktives Gebiet AA zur Realisierung eines Draingebiets D und eines Sourcegebiets S ausgebildet. Über eine Isolierschicht beabstandet befindet sich oberhalb des aktiven Gebiets AA eine Polysiliziumschicht 3 zum Ausbilden eines polygonen Gates G m den überlappenden Bereichen mit dem aktiven Gebiet AA. Die Form der Polysiliziumschicht 3 bzw. des Gates G wird hierbei derart festgelegt, daß zwischen dem Sourcegebiet S und dem Draingebiet D sowohl ein Kurzkanalabschnitt A als auch ein Langkanalabschnitt ausgebildet wird. Auf diese Weise erhalt man eine Dreitransistor-DRAM- Zelle mit verringertem Platzbedarf und verbesserter Speicherkapazität bzw. dynamischer Haltezeit.
Nachteilig ist jedoch bei einer derartigen DRAM-Zelle die geringe Storsicherheit aufgrund der vergrößerten Gateflache.
Der Erfindung liegt daher die Aufgabe zugrunde, eine Drei- transistor-DRAM-Zelle sowie ein dazugehöriges Herstellungsverfahren zu schaffen, welche eine verbesserte Storsicherheit sowie Ladungshaltefahigkeit bei minimalem Platzbedarf auf¬ weist .
Erfmdungsgemaß wird diese Aufgabe hinsichtlich der Dreitran- sistor-DRAM-Zelle mit den Merkmalen des Patentanspruchs 1 und hinsichtlich des Herstellungsverfahrens mit den Maßnahmen des Patentanspruchs 9 gelost.
Insbesondere durch das Ausbilden einer zweiten Isolierschicht und einer leitenden Schicht auf der Gateschicht des Speichertransistors, wobei zwischen einem Potential der leitenden Schicht und einem Potential eines Substratbereichs im wesentlichen ein konstanter Spannungswert vorliegt, erhalt man eine DRAM-Zelle mit vergrößerter Kapazität und damit Ladungs- Haltezeit. Ein Auffrischen der auf den Gate-Kapazitäten der jeweiligen Speichertransistoren abgelegten Ladungen kann daher m zeitlich größeren Abstanden erfolgen. Darüber hinaus wird durch das Ausbilden der leitenden Schicht unmittelbar über der ladungsspeichernden Gateschicht eine Abschirmschicht ausgebildet, welche Storimpulse von daruberliegenden Metalli- sierungsleitungen und/oder HF-Strahlung zuverlässig abschirmt, wodurch sich die Ladungs-Haltezeiten des Speichertransistors wiederum verbessern.
In den weiteren Unteranspruchen sind weitere vorteilhafte Ausgestaltungen der Erfindung gekennzeichnet.
Die Erfindung wird nachstehend anhand eines Ausfuhrungsbeispiels unter Bezugnahme auf die Zeichnung naher beschrieben.
Es zeigen:
Figur 1 eine vereinfachte Darstellung eines Ersatzschaltbilds einer Dreitransistor-DRAM-Zelle gemäß dem Stand der Technik; Figur 2 eine vereinfachte Darstellung eines Layouts eines Speichertransistors gemäß dem Stand der Technik;
Figur 3 eine schematische Schnittansicht eines Speichertran- sistors gemäß der vorliegenden Erfindung; und
Figur 4 eine vereinfachte Darstellung eines Ersatzschaltbilds des Speichertransistors gemäß der vorliegenden Erfindung.
Figur 3 zeigt eine schematische Schnittansicht eines Spei- cnertransistors Tl in der erfmdungsgemaßen Dreitransistor- DFAM-Zelle. In einem Halbleitersubstrat bzw. einem Substratbereich 1 werden demzufolge m einem (nicht dargestellten) aktiven Bereich ein Sourcegebiet S und ein Draingebiet D an der Oberflache ausgebildet. Der Substratbereich 1 kann beispielsweise ein dotierter Wannenbereich oder unmittelbar das Halbleitersubstrat (z.B. Silizium) darstellen. Zur Ausbildung eines Feldeffekttransistors befindet sich oberhalb eines zwi- sehen Sourcegebiet S und Draingebiet D ausgebildeten Kanalge- biets eine erste Isolierschicht 2 mit daruberliegender Gateschicht 3. Vorzugsweise besteht die erste Isolierschicht 2 aus SiO^, wobei jedoch auch weitere Gate-Isolierschichten verwendet werden können. Die ein Gate G ausbildende Gate- schicht 3 besteht vorzugsweise aus Polysilizium, welches hochdotiert ist, wobei auch jede weitere leitende Schicht als Gateschicht 3 verwendet werden kann.
Wesentlich für die vorliegende Erfindung ist nunmehr eine zweite Isolierschicht 4 sowie eine zusätzliche leitende
Schicht 5, die unmittelbar oberhalb der Gateschicht 3 ausgebildet sind und einerseits die Storsicherheit der Dreitransistor-DRAM-Zelle als auch die Ladungs-Haltezeit im Speichertransistor Tl verbessern. Genauer gesagt wird eine ladungs- haltende Kapazität, die im wesentlichen aus einer Kapazität CGsub zwischen der Gateschicht 3 und dem darunter liegenden Substratbereich 1 ausgebildet wird, durch die weitere Kapazi- tat Ccshieid besteherd aus de Gateschicht 3, der zweiten Iso¬ lierschicht 4 und der leitenden Schicht 5 beträchtlich ver¬ größert .
Figur 4 zeigt eine vereinfachte Darstellung eines Ersatz- schaltbilds für den Speichertransistor Tl. Demzufolge wirα zwischen dem Gate-Anschluß bzw. der Gateschicht 3 und dem Substrat bzw. Substratbereich 1 die (parasistare) Gate- Kapazitat CGSUD ausgebildet. Durch die unmittelbar oberhalb der Gateschicht 3 ausgebildete zweite Isolierschicht 4 und die leitende Schicht 5 wird jedoch darüber hinaus die zusätzliche Abschirmkapazitat CGshιe..d ausgebildet, wodurch sich die Ladungs-Halteeigenschaften im Speichertransistor Tl wesentlich verbessern. Gemäß Figur 4 wird beispielsweise die lei- tende Schicht 5 auf ein Potential Vi und der Substratbereich 1 auf ein Potential V0 gelegt. Beide Potentiale sind im Betrieb im wesentlichen konstant zueinander, wobei gilt:
Vi - Vr = dV konstant)
Bei einer Realisierung eines DRAM-Zellenfeldes mit n-Kanal- MOSFETs wird man für V0 vorzugsweise stabile Spannungen, wie Vss oder Masse, oder die Ausgangsspannung eines (nicht dargestellten) Substratgenerators VΞUb verwenden. Für das Potential V2 kann daruberhmaus eine Spannungsversorgung VDD oder jeder weitere im wesentlichen konstante Spannung verwendet werden. Für komplementäre und/oder gemischte Realisierungen der Dreitransistor-DRAM-Zelle gelten hierbei analoge Belegungen. Vorzugsweise erhalt man jedoch für Vi = V0 = Vss oder VDD, d.h. dV - 0V eine hinsichtlich des Flachenbedarfs gunstigste Realisierung.
Eine Strukturierung insbesondere der leitenden Schicht 5 entspricht hierbei im wesentlichen einer Strukturierung der dar- unter liegenden Gateschicht 3, weshalb sich insbesondere bei Verwendung der m Figur 2 gezeigten polygonen Gateschicht- Struktur eine außerordentliche Optimierung für den Flachenbe- darf der Dreitransistor-DRAM-Zelle bei verbesserten Ladungs- Halteeigenschaften ergibt. Die Transistoreigenschaften des Speichertransistors Tl werden hierbei im wesentlichen durch den Kurzkanalabschnitt A (Schalttransistor) bestimmt, wahrend sich die Ladungs-Halteeigenschaften durch die spezielle
Strukturierung des Gates G bzw. der Gateschicht 3 Verbin¬ dung mit der darüber liegenden leitenden Schicht 5 ergeben.
Vorzugsweise wird für die zweite Isolierschicht 4 ein gut isolierendes Dielektrikum verwendet, wie es beispielsweise durch SiO oder S13N4 realisiert werden kann. Das Dielektrikum für die zweite Isolierschicht 4 kann jedoch auch aus SiOxNy oder aus einem Mehrschichtdielektrika bestehen. Als derartiges Mehrschichtdielektrika kann beispielsweise eine ONO- Schichtenfolge (Oxιd/Nιtr_ι_d/Oxιd) verwendet werden. Eine besondere Kapazitatssteigerung erhalt man bei Verwendung von sogenannten high ε-Dielektrika, die eine außerordentlich hohe relative Dielektrizitätskonstante εr aufweisen. Derartige Dielektrika sind beispielsweise TιO> oder WOΛ .
Bei der Dimensionierung der Isolierschicht 4 wird vorzugsweise eine gleiche Schichtdicke verwendet wie für die erste Isolierschicht 2, wodurch sich beispielsweise bei gleichen Materialien eine Gate-Kapazitat verdoppelt. Auf diese Weise kon- nen die Ladungs-Halteeigenschaften relativ einfach festgelegt werden.
Ein wesentlicher Vorteil der vorliegenden Erfindung liegt jedoch m der Tatsache begründet, daß die leitende Schicht 5 nicht nur sozusagen als zusätzliche diskrete Kapazität die
Ladungs-Halteeigenschaften des Speichertransistors Tl verbessert, sondern darüber hinaus als Abschirmschicht gegenüber HF-Einstrahlungen und/oder Storimpulsen wirkt. Genauer gesagt befinden sich üblicherweise oberhalb der Figur 3 darge- stellten Schichtenfolge beispielsweise weitere Metallisie- rungsebenen zur Realisierung der jeweiligen Adreß- und Bit- leitungen (z.B. AW, AR, BW, BR) . Die auf derartigen Metalli- co CO ho ) P- P '
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bereiche und Kanalgebiete mittels Diffusion und/oder Ionenim¬ plantation ausgebildet, wobei beispielsweise die erste Iso¬ lierschicht 2 und die Gateschicht 3 als Masken verwendet wer¬ den können. In gleicher Weise können LDD- (low doped dram) und HDD- (high doped dram) Implantationen zum anschließenden Ausbilden der Sourcegebiete S und der Draingebiete D verwendet werden. Die Gateschicht 3 wird zu diesem Zeitpunkt bereits in die spezielle Form mit ihren Kurzkanal- und Langkanalabschnitten gebracht.
Anschließend wird die Oberflache der Gateschicht 3 mittels HF-Dip-Remigung von Verschmutzungen befreit und beispielsweise em Dielektrikum mit hoher relativer Dielektrizitätskonstante εr abgeschieden. Es können jedoch auch herkömmliche Dielektrika abgeschieden werden, wie z. B. SiO^ und/oder SijN mittels eines LPCVD-Verfahrens (low pressure chemical vapor deposition) . Nach dem Ausbilden des als zweite Isolierschicht 4 dienenden Dielektrikums erfolgt vorzugsweise e Abscheiden von Polysilizium mit nachfolgender Ionenimplantation, wodurch man eine hochdotierte Polysiliziumschicht als leitende
Schicht 5 erhalt. Abschließend erfolgt eine Strukturierung der hochdotierten Polysiliziumschicht mittels Fotolithogra- phie und Trockenatzung, wobei das Dielektrikum der zweiten Isolierschicht 4 als Atzstoppschicht verwendet wird. Die nachfolgenden Schritte zur Passivierung und Metallisierung der jeweiligen Transistoren bzw. Speicherzellen erfolgen m einem nachfolgend nicht naher beschriebenen CMOS-Standard- verfahren mit Zwischenoxidabscheidung und nachfolgender Metallisierung.
Beim Abscheiden der leitenden Schicht 5 kann beispielsweise eine Polysiliziumschicht mit Silizidschicht ausgebildet werden, wodurch sich die Storsicherheit aufgrund der höheren Leitfähigkeit des Silizids weiter verbessern.
Die Erfindung wurde vorstehend anhand von n-Kanal Transistoren beschrieben. Sie ist jedoch nicht darauf beschrankt und umfaßt vielmehr auc p-Kanal Transistoren, eine Kombination von p- und n-Kanal Transistoren sowie alle weiteren Feldeffekttransistortypen.
Für die Gateschicht 3 und die leitende Schicht 5 wird vorzugsweise eine Polysiliziumschicht verwendet. Die Erfindung ist jedoch nicht darauf beschränkt und umfaßt vielmehr alle weiteren leitenden Schichten und insbesondere metallische Schichten für die leitende Schicht 5 und die Gateschicht 3.

Claims

Patentansprüche
1. Dreitransistor-DRAM-Zelle mit einem Speichertransistor (Tl) zum dynamischen Speichern von Informationen; einem Schreibtransistor (T2) zum Schreiben von Informationen den Speichertransistor; und einem Lesetransistor (T3) zum Auslesen von Informationen aus dem Speichertransistor, wobei der Speichertransistor (Tl) einen Feldeffekttransistor mit einem Substratbereich (1), einer ersten Isolierschicht (2) und einer Gateschicht (3) aufweist, der aus einem Kurzkanalabschnitt (A) und einem Langkanalabschnitt besteht, d a d u r c h g e k e n n z e i c h n e t, daß auf der Ga- teschicht (3) eine zweite Isolierschicht (4) und eine leitende Schicht (5) ausgebildet ist, wobei zwischen einem Potential (VI) der leitenden Schicht (5) und einem Potential (V0) des Substratbereichs (1) im wesentlichen em konstanter Spannungswert (dV) vorliegt.
2. Dreitransistor-DRAM-Zelle nach Patentanspruch 1, d a d u r c h g e k e n n z e i c h n e t, daß der konstante Spannungswert (dV) Null ist oder einer Betriebsspannung entspricht.
3. Dreitransistor-DRAM-Zelle nach Patentanspruch 1 oder 2, d a d u r c h g e k e n n z e i c h n e t, daß die leitende Schicht (5) im wesentlichen eine gleiche Strukturierung aufweist wie die Gateschicht (3) .
4. Dreitransistor-DRAM-Zelle nach Patentanspruch 1, 2 oder 3, d a d u r c h g e k e n n z e i c h n e t, daß die leitende Schicht (5) eine Polysiliziumschicht darstellt.
5. Dreitransistor-DRAM-Zelle nach Patentanspruch 1, 2 oder 3, d a d u r c h g e k e n n z e i c h n e t, daß die leitende Schicht (5) eine metallische Schicht darstellt.
6. Dreitransistor-DRAM-Zelle nach einem der Patentansprüche 1 bis 5, d a d u r c h g e k e n n z e i c h n e t, daß die zweite Isolierschicht (4) em Dielektrikum mit hoher relativer Dielektrizitätskonstante εr aufweist.
7. Dreitransistor-DRAM-Zelle nach einem der Patentansprüche
d a d u r c h g e k e n n z e i c h n e t, daß die zweite Isolierschicht (4) im wesentlichen eine gleiche Dicke wie die erste Isolierschicht (2) aufweist.
8. Dreitransistor-DRAM-Zelle nach einem der Patentansprüche
d a d u r c h g e k e n n z e i c h n e t, daß der Substratbereich (1) eine Wanne m einem Substrat darstellt.
9. Dreitransistor-DRAM-Zelle nach einem der Patentansprüche 1 bis 8, d a d u r c h g e k e n n z e i c h n e t, daß eine Strukturierung der Gateschicht (3) und der leitenden Schicht (5) L-, Z-, E-, dreiecks- und/oder ringförmig ausgebildet ist.
10. Verfahren zur Herstellung einer Dreitransistor-DRAM- Zelle mit einem Speichertransistor (Tl) zum dynamischen Speichern von Informationen; einem Schreibtransistor (T2) zum Schreiben von Informationen m den Speichertransistor; und einem Lesetransistor (T3) zum Auslesen von Informationen aus dem Speichertransistor, bestehend aus den Schritten: a) Ausbilden eines aktiven Bereichs (AA) für den Speichertransistor (Tl) einem Substratbereich (1); b) Ausbilden einer ersten Isolierschicht (2) an der Oberfl che des Substratbereichs; c) Ausbilden einer Gateschicht (3) an der Oberfläche der ersten Isolierschicht; d) Strukturieren der Gateschicht (3) ; e) Ausbilden von Source- und Draingebieten (S, D) im Sub- stratbereich (1); f) Reinigen einer Oberfläche der Gateschicht (3) ; g) Ausbilden einer zweiten Isolierschicht (4); h) Ausbilden einer leitenden Schicht (5) an der Oberfläche der zweiten Isolierschicht (4); und i) Strukturieren der leitenden Schicht (5) .
11. Verfahren nach Patentanspruch 10, d a d u r c h g e k e n n z e i c h n e t, daß in Schritt f) eine HF-Dip-Reinigung durchgeführt wird.
12. Verfahren nach Patentanspruch 10 oder 11, d a d u r c h g e k e n n z e i c h n e t, daß in Schritt h) hl) eine Polysiliziumschicht abgeschieden und h2) eine Ionenimplantation durchgeführt wird.
13. Verfahren nach einem der Patentansprüche 10 bis 12, d a d u r c h g e k e n n z e i c h n e t, daß in Schritt h) eine zusätzliche Silizid-Schicht ausgebildet wird.
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