EP1210735A1 - Verfahren zum herstellen eines hochvolttauglichen randabschlusses bei einem nach dem prinzip der lateralen ladungskompensation vorgefertigten grundmaterialwafer - Google Patents

Verfahren zum herstellen eines hochvolttauglichen randabschlusses bei einem nach dem prinzip der lateralen ladungskompensation vorgefertigten grundmaterialwafer

Info

Publication number
EP1210735A1
EP1210735A1 EP00960616A EP00960616A EP1210735A1 EP 1210735 A1 EP1210735 A1 EP 1210735A1 EP 00960616 A EP00960616 A EP 00960616A EP 00960616 A EP00960616 A EP 00960616A EP 1210735 A1 EP1210735 A1 EP 1210735A1
Authority
EP
European Patent Office
Prior art keywords
base material
edge
material wafer
compensation
dopant
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
EP00960616A
Other languages
English (en)
French (fr)
Inventor
Hans-Joachim Schulze
Gerald Deboy
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Publication of EP1210735A1 publication Critical patent/EP1210735A1/de
Withdrawn legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/102—Constructional design considerations for preventing surface leakage or controlling electric field concentration
    • H10D62/103—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices
    • H10D62/105—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE] 
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/01—Manufacture or treatment
    • H10D62/051—Forming charge compensation regions, e.g. superjunctions
    • H10D62/058—Forming charge compensation regions, e.g. superjunctions by using trenches, e.g. implanting into sidewalls of trenches or refilling trenches
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/102—Constructional design considerations for preventing surface leakage or controlling electric field concentration
    • H10D62/103—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices
    • H10D62/105—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE] 
    • H10D62/109—Reduced surface field [RESURF] PN junction structures
    • H10D62/111—Multiple RESURF structures, e.g. double RESURF or 3D-RESURF structures
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
    • H10D30/66—Vertical DMOS [VDMOS] FETs
    • H10D30/665—Vertical DMOS [VDMOS] FETs having edge termination structures
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/83—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge
    • H10D62/834—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge further characterised by the dopants

Definitions

  • the invention relates to a method for producing a high-voltage-compatible edge termination in a base material wafer prefabricated according to the principle of lateral charge compensation.
  • a compensation transistor which is to block 600 V, for example, is manufactured from a series of implantation and epitaxial steps using the previously preferred assembly technique, then processing the base material requires a great deal of time so that it can be used in the active cell field and in the area of the gate pad, as well of the edging can be prepared in the desired manner.
  • CO ⁇ FI MA ⁇ O C0PY Semi-filled trenches must gradually decrease.
  • a gradual reduction in the etching dimension towards the outside in a compensation component is likewise not desirable for reasons of manufacturing tolerances and because of the dependence of the etching depth on the opening area of the corresponding trench or blind hole or trench.
  • compensation components per se should therefore only be economically producible in accordance with a concept which is based on an undoped or very lightly doped, in particular n-conducting base material, into the epitaxial layers via trenches and n-conducting and p-conducting must be introduced.
  • Kompensationsbauelemen- principle if it can be divided as with existing MOS devices in two blocks, namely the production of the base material on the one hand and the manufacturing of the individual components of the base material of other ⁇ hand.
  • This means that the production of the base material is independent of the component to be manufactured later, ie of its chip area and its exact dimensions. Due to this independence, it is then also possible to carry out the production separately according to the two blocks.
  • this object is achieved, in particular, by the following steps:
  • Prefabrication of the base material wafer by generating a fixed grid from regions of the one conduction type and regions of the other, on the one hand conduction type opposite, in such a way that charge compensation essentially exists in the lateral direction in the base material wafer, and
  • Selenium or sulfur are preferably used for the rapidly diffusing dopant.
  • the assembly technique with a series of implantation and epitaxial steps is preferably used for prefabricating the base material.
  • the method according to the invention makes it possible to separate the production process for compensation components into two blocks: in a first block, the entire base material can be designed with a fixed grid of p-type regions and n-type regions. The location of the gate pads, edge termination and sag frame remains completely disregarded.
  • the edge termination and possibly the gate pad are then designed.
  • the compensation originally set over the entire base material wafer towards the edge must be slowly changed towards the weak n-doping for the individual chips.
  • the compensation of the base material wafer can, due to the manufacturing tolerances for the base material wafer, be slightly p-weighted, metric or slightly n-weighted, the amount of the net doping, at least cumulative over the entire active volume of the base material wafer, below or at most when doping one Standard transistor with the same reverse voltage is.
  • VLD very low density diode
  • Selenium is even more advantageous than sulfur as a dopant, since its solubility in silicon is sufficiently high and above
  • n-type dopant that is to say preferably selenium or sulfur
  • a compensation component with an n-type silicon substrate and p-type columns incorporated therein, in particular in the area of the frame for the individual chips, in order to spread the Avoid space charge zone beyond the chips.
  • This profile should decrease laterally to the cell field of the chip hm, the n + -le ⁇ tende silicon sub- strat. This means a penetration depth of at least 40 ⁇ m with a standard diffusion step, as is common in power electronics at, for example, 1150 ° C. for 400 minutes.
  • Selenium and sulfur easily fulfill these conditions as extremely rapidly diffusing materials.
  • the activation energies of selenium and sulfur are relatively high and are around 250 meV for selenium. This leads to an incomplete ionization at room temperature and thus to an exclusion of these materials for the current-conducting, active region of the transistor. However, this property is irrelevant for the blocking behavior, since the movable charge carriers in the conduction band are immediately removed in the space charge zone, so that there is no thermal equilibrium between the conduction band and the storage location band.
  • 1 and 2 are schematic sectional images through a base material wafer to explain the method
  • FIG. 3 shows the doping profile in an edge termination in the base material wafer from FIG. 2.
  • Fig. 1 shows a section through a base material wafer made of an n + -le ⁇ tenden silicon substrate 1, on which by means of the assembly technique through a series of implantation and epitaxial steps an n-type region 2 is applied, with which a multiplicity of p-type columnar regions 3 is provided.
  • a semiconductor body made of n-conducting silicon can also be used as a starting point, with which deep trenches are introduced and then filled with p-conducting silicon.
  • FIG. 1 which is provided uniformly and uniformly with the p-type regions 3, a multitude of chips with individual compensation components, in particular transistors, are to be produced by saying. As already explained above, these transistors require an edge termination in which the doping is n-heavy and rises towards the edge.
  • an n-doping of selenium or sulfur is introduced into the base material wafer in the region of the edge termination (and possibly the sag frame) of a compensation component to be produced, in particular a transistor, in such a way that it is shown in FIGS. 2 and 3 , from an edge (see point A in
  • n-conducting region 4 is created, in which the doping concentration of the n-conducting dopant, ie selenium or sulfur, decreases more or less continuously from the edge (point A) to the beginning of the cell field (point C) , as is shown schematically for the course of the n-doping in FIG. 3.
  • the n-type region 4 can also extend beyond the point A into a sag frame which adjoins the point A in FIG. 2 and is shown in broken lines.
  • the edge termination of another component with a channel stopper 6, an edge termination field plate 5 and a region 4 (not shown) then follows in mirror image of this saga.
  • the method according to the invention enables the economical production of compensation components: in a first block, the base material wafer is produced, as is shown in FIG. 1. In a second block, then the manufacture of the edge termination for individual compensation components in this base material wafer at any point thereof.
  • the edge seal is particularly simple due to the rapid diffusion of selenium or sulfur in the base material wafer.
  • the edge-terminating field plate 5 and the channel stopper 6 are then formed above the n-type region 4, as is indicated schematically in FIG. 2.
  • p (x) means the charge density in the n-type region 4 and q c means the critical charge in this region 4, which is linked to the critical field strength via the third Maxwell 'see equation.

Landscapes

  • Junction Field-Effect Transistors (AREA)
  • Crystals, And After-Treatments Of Crystals (AREA)
  • Element Separation (AREA)

Abstract

Die Erfindung betrifft ein Verfahren zum Herstellen eines hochvolttauglichen Randabschlusses bei einem nach dem Prinzip der lateralen Ladungskompensation vorgefertigten Grundmaterialwafer. Der Randabschluss (4) wird dabei in den vorgefertigten Grundmaterialwafer durch Implantation eines rasch diffundierenden Dotierstoffes, wie insbesondere Selen oder Schwefel eingebracht.

Description

Beschreibung
Verfahren zum Herstellen eines hochvolttauglichen Randabschlusses bei einem nach dem Prinzip der lateralen Ladungs- kompensation vorgefertigten Grundmatenalwafer
Die Erfindung betrifft ein Verfahren zum Herstellen eines hochvolttauglichen Randabschlusses bei einem nach dem Prinzip der lateralen Ladungskompensation vorgefertigten Grundmate- rialwafer.
Die Herstellung von Kompensationsbauelementen, von denen zu erwarten ist, daß sie in naher Zukunft bereits einen großen Marktanteil im Segment hochsperrender MOS-Bauelemente emneh- men werden, ist derzeit noch äußerst aufwendig und zeitraubend. Dies ist darauf zurückzuführen, daß die Struktur beispielsweise eines zu fertigenden Transistors bereits in der Prozessierung des Grundmateπals berücksichtigt werden muß. Dies bedeutet beispielsweise, daß im Bereich des Gatepads und des Randabschlusses eines solchen Transistors das Grundmate- rial n anderer Weise bearbeitet werden muß als im aktiven Zellenfeld dieses Transistors. Wird ein Kompensationstransistor, der beispielsweise 600 V sperren soll, in der bisher bevorzugt angewandten Aufbautechnik aus einer Serie von Im- plantations- und Epitaxieschritten hergestellt, so erfordert die Bearbeitung des Grundmaterials einen großen Zeitaufwand, damit dieses im aktiven Zellenfeld und im Bereich des Gatepads sowie des Randabschlusses in der jeweils gewünschten Weise vorbereitet werden kann.
Wird die Aufbautechnik aus einer Serie von Implantations- und Epitaxieschritten durch die andere denkbare Grundmateπal- Bearbeitungstechnik m t Atzung eines Substrates und Auffüllung von tiefen geatzten Trenches bzw. Graben angewandt, so durfte die Verwendung eines hochdotierten n-leitenden Grundmaterials kaum möglich sein, da bei einem Randabschluß die Kompensation dieses Grundmaterials durch die mit p-leitendem
COΛFI MAπO C0PY Halbmaterial gefüllten Trenches allmählich zurückgehen muß. Eine Vereinzelung von Trenches bzw. Sacklochern und Vergrößerung des Abstandes konzentrischer Graben erscheinen derzeit wenig aussichtsreich zu sein, was auf unterschiedlich starke Atzangriffe beim Tiefatzen der Trenches bzw. Sacklocher und konzentrischer Graben sowie auf kristallorientierungsabhängi- ge Epitaxie-Abscheideraten in den Krümmungen der konzentrischen Gräben zurückzuführen ist. Eine bei einem Kompensationsbauelement nach außen hin allmähliche Verkleinerung des Atzmaßes ist aus Gründen der Fertigungstoleranzen und aufgrund der Abhängigkeit der Atztiefe von der Offnungsflache des entsprechenden Trenches bzw. Sackloches oder Grabens ebenfalls nicht wünschenswert.
Aus allen diesen Gründen dürften damit an sich Kompensationsbauelemente nur gemäß einem Konzept wirtschaftlich herstellbar sein, bei dem von einem undotierten oder sehr niedrig dotierten, insbesondere n-leitendem Grundmaterial ausgegangen wird, in das über Trenches n-leitende und p-leitende epitak- tische Schichten eingebracht werden müssen.
Eine wirtschaftliche Herstellung von Kompensationsbauelemen- ten sollte aber grundsätzlich dann möglich sein, wenn diese wie bei bestehenden MOS-Bauelementen in zwei Blocke, nämlich die Herstellung des Grundmaterials einerseits und die Fertigung der einzelnen Bauelemente aus dem Grundmaterial anderer¬ seits, unterteilt werden kann. Damit wird nämlich die Herstellung des Grundmaterials vom spater zu fertigenden Bauelement, d.h. von dessen Chipflache und dessen genauen Abmessun- gen, unabhängig. Durch diese Unabhängigkeit ist es dann auch möglich, die Herstellung entsprechend den beiden Blocken getrennt vorzunehmen.
Diese Auftrennung des Herstellungsprozesses für Kompensati- onsbauelemente ist bisher nicht möglich gewesen, da diese, wie bereits oben erläutert wurde, insbesondere für Randabschluß und Zellenfeld in unterschiedlicher Weise vorbearbei- tetes Grundmaterial voraussetzen, so daß schon bei der Herstellung des Grundmaterials die genauen Abmessungen der aus diesem Grundmaterial zu fertigenden einzelnen Kompensations- bauelemente berücksichtigt werden müssen.
Eine Losung dieses, für eine wirtschaftliche Herstellung von Kompensationsbauelementen wesentlichen Problems ist bisher nicht gelungen.
Es ist daher Aufgabe der vorliegenden Erfindung, ein Verfahren zum Herstellen eines hochvolttauglichen Randabschlusses bei einem nach dem Prinzip der lateralen Ladungskompensation vorgefertigten Grundmateπalwafers anzugeben, so daß aus diesem Grundmatenalwafer Kompensationsbauelemente mit beliebi- gen Abmessungen und dennoch hochvolttauglichen Randabschlus- sen erzeugt werden können.
Diese Aufgabe wird bei einem Verfahren der eingangs genannten Art erfmdungsgemaß speziell durch die folgenden Schritte ge- lost:
- Vorfertigen des Grundmaterialwafers durch Erzeugen eines festen Rasters aus Gebieten des einen Leitungstyps und Gebieten des anderen, zum einen Leitungstyp entgegengesetzten Leitungstyps derart, daß in lateraler Richtung im Grundmatenalwafer im wesentlichen Ladungskompensation vorliegt, und
- Einbringen eines rasch diffundierenden Dotierstoffes des einen oder des anderen Leitungstyps in Randbereiche eines aus dem Grundmaterialwafer herzustellenden Kompensations- bauelementes, so daß in diesen Randbereichen die Dotierung dieses Dotierstoffes die Dotierung der Gebiete des zu den Randbereichen entgegengesetzten Leitungstyps überwiegt.
Für den rasch diffundierenden Dotierstoff werden in bevorzuα- ter Weise Selen oder Schwefel verwendet. Für das Vorfertigen des Grundmaterials wird in bevorzugter Weise die Aufbautechnik mit einer Serie von Implantations- und Epitaxieschritten verwendet. Es ist aber ebenso möglich, hierfür von einem Halbleitersubstrat des einen Leitungstyps auszugehen und in dieses tiefe Trenches zu atzen, die sodann mit Halbleitermaterial des anderen Leitungstyps aufgefüllt werden.
Durch das erfmdungsgemaße Verfahren ist es möglich, den Herstellungsprozeß für Kompensationsbauelemente in zwei Blocke aufzutrennen: m einem ersten Block kann das gesamte Grundmaterial mit einem festen Raster aus p-leitenden Gebieten und n-leitenden Gebieten gestaltet werden. Dabei bleibt die Lage von Gatepads, Randabschluß und Sagerahmen völlig unberücksichtigt .
In einem zweiten Block wird sodann der Randabschluß und gegebenenfalls das Gatepad gestaltet. Hierzu muß beispielsweise bei einem n-leitenden Grundmaterialwafer, in den p-leitende Gebiete eingebracht sind, für die einzelnen Chips die ursprünglich über dem gesamten Grundmaterialwafer eingestellte Kompensation zum Rand hin langsam Richtung schwacher n- Dotierung verändert werden. Die Kompensation des Grundmate- rialwafers kann dabei aufgrund der Fertigungstoleranzen für den Grundmaterialwafer leicht p-lastig, mtrinsisch oder leicht n-lastig sein, wobei der Betrag der Nettodotierung, wenigstens kumuliert über das gesamte aktive Volumen des Grundmaterialwafers, unterhalb oder maximal bei der Dotierung eines Standardtransistors mit gleicher Sperrspannung liegt. Wird an ein Kompensationsbauelement mit einem derart gestalteten Grundmaterial als Randabschluß eine übliche Feldplatten- und Oxidstufenkonstruktion angelegt, so ergibt sich em befriedigendes Sperrverhalten des Randes nur in dem Fall ei- ner leichten n-Lastigkeit der Dotierung des Grundmaterials, jedoch keinesfalls über dem gesamten Bereich der möglichen Schwankungen des Kompensationsgrades. Diese Erkenntnis wird bei dem erfmdungsgemaßen Verfahren in vorteilhafter Weise ausgenutzt: nach der einheitlichen Vorfertigung des Grundmaterialwafers aus einem festen Raster von Gebieten des einen Leitungstyps und Gebieten des anderen Leitungstyps, vorzugsweise von p-leitenden säulenförmigen Gebieten in einem n-leitenden Siliziumsubstrat , wird eine zusätzliche n-leitende Dotierung für den Randabschluß und den Sagerahmen von aus dem Grundmaterialwafer herzustellenden Kompen- sationsbauelementen eingebracht. Dies geschieht von der Oberflache des Grundmaterialwafers aus mit einem sehr rasch diffundierenden Material, wie insbesondere Selen oder Schwefel. Die Diffusionskonstante von Selen oder Schwefel liegt nämlich etwa 6 Größenordnungen über der Diffusionskonstante von bei- spielsweise Phosphor.
Zur Erzeugung eines lateral, zum Rand hm ansteigenden n-lei- tenden Dotierungsprofils ist es dabei möglich, beispielsweise Selen und/oder Schwefel über eine Maske mit verschieden brei- ten Offnungen gemäß der sogenannten "VLD-Technik" zu implantieren. "VLD" bedeutet dabei "Variable Lateral Doping", bei dem eine Maske mit von Null aus nach außen hm breiter werdenden Implantationsoffnungen verwendet wird. Selen ist dabei als Dotierstoff noch vorteilhafter als Schwefel, da seine Loslichkeit in Silizium ausreichend hoch ist und über
1015 cm 3 liegt. Die Loslichkeit von Schwefel n Silizium ist niedriger, kann aber durch Temperaturerhöhung wahrend des Emtπebs gegebenenfalls gesteigert werden.
Hohe Konzentrationen an n-leitendem Dotierstoff, also vorzugsweise Selen oder Schwefel, sind bei einem Kompensations- bauelement mit einem n-leitenden Siliziumsubstrat und darin eingebrachten p-leitenden Säulen speziell im Bereich des Sagerahmens für die einzelnen Chips erforαerlich, um eine Aus- breitung der Raumladungszone über die Chips hinaus zu vermeiden. Zum Zellenfeld des Chips hm soll dieses Profil lateral abnehmen, wobei es in der Tiefe das n+-leιtende Siliziumsub- strat erreichen soll. Dies bedeutet eine Eindringtiefe von wenigstens 40 μm mit einem Standarddiffusionsschritt , wie er in der Leistungselektronik bei beispielsweise 1150°C wahrend 400 Minuten üblich ist. Von Selen und Schwefel werden diese Bedingungen als extrem schnell diffundierende Materialien ohne weiteres erfüllt.
Die Aktivierungsenergien von Selen und Schwefel sind relativ hoch und betragen etwa 250 meV für Selen. Dies fuhrt zu einer nur unvollständigen Ionisation bei Raumtemperatur und damit zu einem Ausschluß dieser Materialien für den stromleitenden, aktiven Bereich des Transistors. Für das Sperrverhalten ist diese Eigenschaft jedoch ohne Belang, da in der Raumladungszone die beweglichen Ladungsträger im Leitungsband sofort entfernt werden, so daß kein thermisches Gleichgewicht zwischen Leitungsband und Storstellenband existiert.
Nachfolgend wird die Erfindung anhand der Zeichnungen naher erläutert. Es zeigen:
Fig. 1 und 2 schematische Schnittbilder durch einen Grundmaterialwafer zur Erläuterung des erfmdungs- gemaßen Verfahrens und
Fig. 3 den Dotierungsverlauf in einem Randabschluß bei dem Grundmaterialwafer von Fig. 2.
Fig. 1 zeigt einen Schnitt durch einen Grundmaterialwafer aus einem n+-leιtenden Siliziumsubstrat 1, auf dem mittels der Aufbautechnik durch eine Reihe von Implantations- und Epitaxieschritten ein n-leitendes Gebiet 2 aufgebracht ist, m welchem eine Vielzahl von p-leitenden saulenartigen Gebieten 3 vorgesehen ist. Zur Herstellung dieses Grundmaterialwafers kann gegebenenfalls auch ohne weiteres von einem Halbleiter- korper aus n-leitendem Silizium ausgegangen werden, m welchen tiefe Trenches eingebracht und sodann mit p-leitendem Silizium aufgefüllt werden. Aus dem in Fig. 1 gezeigten Grundmaterialwafer, der einheitlich und gleichmaßig mit den p-leitenden Gebieten 3 versehen ist, sollen durch Sagen eine Vielzahl von Chips mit einzelnen Kompensationsbauelementen, insbesondere Transistoren, hergestellt werden. Diese Transistoren benotigen, wie oben bereits erläutert wurde, einen Randabschluß, in welchem die Dotierung n-lastig ist und zum Rand hin ansteigt.
Hierzu wird bei dem erfindungsgemaßen Verfahren in den Grundmaterialwafer im Bereich des Randabschlusses (und gegebenenfalls des Sagerahmens) eines herzustellenden Kompensationsbauelements, insbesondere Transistors, eine n-Dotierung aus Selen oder Schwefel so eingebracht, daß diese, wie in den Fig. 2 und 3 gezeigt ist, von einem Rand (vgl. Punkt A in
Fig. 2 und 3) aus zu dem Zellenfeld des Transistors hin abnimmt (vgl. Punkt C in Fig. 2 und 3), was beispielsweise durch Implantation über eine Maske mit verschieden breiten Offnungen möglich ist. Auf diese Weise entsteht ein n-lei- tendes Gebiet 4, in welchem die Dotierungskonzentration des n-leitenden Dotierstoffes, also Selen oder Schwefel, stetig vom Rand (Punkt A) bis zum Beginn des Zellenfeldes (Punkt C) hin mehr oder weniger stetig abnimmt, wie dies für den Verlauf der n-Dotierung in Fig. 3 schematisch gezeigt ist.
Gegebenenfalls kann sich das n-leitende Gebiet 4 auch über den Punkt A hinaus in einen Sagerahmen erstrecken, der sich in Fig. 2 links von dem Punkt A anschließt und in Strichpunktlinie dargestellt ist. Spiegelbildlich zu diesem Sage- rahmen schließt sich dann der Randabschluß eines anderen Bauelements mit einem Channel-Stopper 6, einer Randabschluß- Feldplatte 5 und einem nicht dargestellten Gebiet 4 an.
Das erfmdungsgemaße Verfahren ermöglicht eine wirtschaftli- ehe Herstellung von Kompensationsbauelementen: m einem ersten Block wird der Grundmaterialwafer erzeugt, wie dieser in Fig. 1 gezeigt ist. In einem zweiten Block schließt sich so- dann die Herstellung des Randabschlusses für einzelne Kompensationsbauelemente in diesem Grundmaterialwafer an beliebigen Stellen hiervon an. Der Randabschluß ist dabei infolge der raschen Diffusion von Selen oder Schwefel im Grundmaterialwa- fer besonders einfach.
Nach Herstellung der n-leitenden Gebiete 4 werden sodann noch m üblicher Weise die Randabschluß-Feldplatte 5 und der Channel-Stopper 6 oberhalb des n-leitenden Gebietes 4 gebildet, wie dies schematisch m Fig. 2 angedeutet ist.
Für die Dotierung in dem n-leitenden Gebiet 4 gilt im wesentlichen die folgende Ungleichung:
j" p(x) dx > 1,5
wobei p(x) die Ladungsdichte in dem n-leitenden Gebiet 4 bedeutet und qc die kritische Ladung in diesem Gebiet 4 bedeutet, die über die dritte Maxwell 'sehe Gleichung mit der kri- tischen Feldstarke verknüpft ist.

Claims

Patentansprüche
1. Verfahren zum Herstellen eines hochvolttauglichen Randabschlusses bei einem nach dem Prinzip der lateralen La- dungskompensation vorgefertigten Grundmatenalwafer, umfassend die folgenden Schritte:
- Vorfertigen des Grundmaterialwafers durch Erzeugen eines festen Rasters aus Gebieten (2) des einen Leitungstyps und Gebieten (3) des anderen, zum einen Lei- tungstyp entgegengesetzten Leitungstyps derart, daß in lateraler Richtung im Grundmatenalwafer im wesentlichen Ladungskompensation vorliegt, und
- Einbringen eines rasch diffundierenden Dotierstoffes des einen oder des anderen Leitungstyps in Randbereiche eines aus dem Grundmaterialwafer herzustellenden Kom- pensationsbauelementes, so daß m diesen Randbereichen (4) die Dotierung dieses Dotierstoffes die Dotierung der Gebiete (3) des zu den Randbereichen (4) entgegengesetzten Leitungstyps überwiegt.
2. Verfahren nach Anspruch 1, d a d u r c h g e k e n n z e i c h n e t , daß für den Dotierstoff Selen oder Schwefel verwendet wird.
3. Verfahren nach Anspruch 1 oder 2, d a d u r c h g e k e n n z e i c h n e t , daß der Dotierstoff durch Ionenimplantation über eine Maske, insbesondere VLD-Maske, mit verschieden breiten Offnungen eingebracht wird.
Verfahren nach einem der Ansprüche 1 bis 3, d a d u r c h g e k e n n z e i c h n e t , daß in dem Randbereich zwischen einem Rand A und dem Beginn C eines Zellenfeldes die folgende Beziehung gilt:
J p(x) dx > 1,5 qc wobei p(x) die Ladungsdichte in dem Randbereich (4) bedeutet und qc die kritische Ladung dieses Randbereiches (4) ist.
EP00960616A 1999-09-07 2000-09-06 Verfahren zum herstellen eines hochvolttauglichen randabschlusses bei einem nach dem prinzip der lateralen ladungskompensation vorgefertigten grundmaterialwafer Withdrawn EP1210735A1 (de)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
DE19942679A DE19942679C1 (de) 1999-09-07 1999-09-07 Verfahren zum Herstellen eines hochvolttauglichen Randabschlusses bei einem nach dem Prinzip der lateralen Ladungskompensation vorgefertigten Grundmaterialwafer
DE19942679 1999-09-07
PCT/EP2000/008708 WO2001018871A1 (de) 1999-09-07 2000-09-06 Verfahren zum herstellen eines hochvolttauglichen randabschlusses bei einem nach dem prinzip der lateralen ladungskompensation vorgefertigten grundmaterialwafer

Publications (1)

Publication Number Publication Date
EP1210735A1 true EP1210735A1 (de) 2002-06-05

Family

ID=7921089

Family Applications (1)

Application Number Title Priority Date Filing Date
EP00960616A Withdrawn EP1210735A1 (de) 1999-09-07 2000-09-06 Verfahren zum herstellen eines hochvolttauglichen randabschlusses bei einem nach dem prinzip der lateralen ladungskompensation vorgefertigten grundmaterialwafer

Country Status (5)

Country Link
US (1) US6607972B2 (de)
EP (1) EP1210735A1 (de)
JP (1) JP3942893B2 (de)
DE (1) DE19942679C1 (de)
WO (1) WO2001018871A1 (de)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102004012884B4 (de) * 2004-03-16 2011-07-21 IXYS Semiconductor GmbH, 68623 Leistungs-Halbleiterbauelement in Planartechnik
CN101180739B (zh) * 2005-05-24 2010-11-17 Nxp股份有限公司 具有边缘末端的半导体器件
DE102006047489B9 (de) * 2006-10-05 2013-01-17 Infineon Technologies Austria Ag Halbleiterbauelement
JP5556335B2 (ja) * 2010-04-27 2014-07-23 富士電機株式会社 超接合半導体装置の製造方法
DE102015110484B4 (de) * 2015-06-30 2023-09-28 Infineon Technologies Austria Ag Halbleiterbauelemente und Verfahren zum Bilden eines Halbleiterbauelements
CN116534791B (zh) * 2023-07-05 2023-09-15 中北大学 一种深盲孔均匀性刻蚀方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2310453C3 (de) * 1973-03-02 1981-11-19 Licentia Patent-Verwaltungs-Gmbh, 6000 Frankfurt Verfahren zum Herstellen eines gegen Überspannungen geschützten Halbleiterbauelementes
GB1524854A (en) * 1974-11-01 1978-09-13 Gen Electric Semiconductors
DE3581348D1 (de) * 1984-09-28 1991-02-21 Siemens Ag Verfahren zum herstellen eines pn-uebergangs mit hoher durchbruchsspannung.
CN1019720B (zh) * 1991-03-19 1992-12-30 电子科技大学 半导体功率器件
US5597765A (en) * 1995-01-10 1997-01-28 Siliconix Incorporated Method for making termination structure for power MOSFET
DE19531369A1 (de) * 1995-08-25 1997-02-27 Siemens Ag Halbleiterbauelement auf Siliciumbasis mit hochsperrendem Randabschluß
DE19604043C2 (de) * 1996-02-05 2001-11-29 Siemens Ag Durch Feldeffekt steuerbares Halbleiterbauelement
EP1029358A1 (de) * 1997-11-03 2000-08-23 Infineon Technologies AG Hochspannungsfeste randstruktur für halbleiterbauelemente
JP2002503401A (ja) * 1998-04-08 2002-01-29 シーメンス アクチエンゲゼルシヤフト プレーナ構造用の高耐圧コーナー部シール体
DE19818296C1 (de) * 1998-04-23 1999-08-26 Siemens Ag Hochspannungs-Randabschluß für ein Halbleiterbauelement
US6242784B1 (en) * 1999-06-28 2001-06-05 Intersil Corporation Edge termination for silicon power devices
JP4774580B2 (ja) * 1999-08-23 2011-09-14 富士電機株式会社 超接合半導体素子

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
See references of WO0118871A1 *

Also Published As

Publication number Publication date
US20020037636A1 (en) 2002-03-28
US6607972B2 (en) 2003-08-19
JP3942893B2 (ja) 2007-07-11
DE19942679C1 (de) 2001-04-05
JP2003529204A (ja) 2003-09-30
WO2001018871A1 (de) 2001-03-15

Similar Documents

Publication Publication Date Title
DE10052149B4 (de) Verfahren zur Herstellung eines Halbleiterbauelements
DE3853778T2 (de) Verfahren zur Herstellung eines Halbleiterbauelements.
DE10066412B4 (de) Halbleiterbauelement und Verfahren zu seiner Herstellung
DE102008039845B4 (de) IGBT mit einem Halbleiterkörper
DE69430768T2 (de) Graben-DMOS transistor mit einem kurzen Kanal
DE102009038731B4 (de) Halbleiterbauelement mit Ladungsträgerkompensationsstruktur und Verfahren zur Herstellung eines Halbleiterbauelements
EP0879481B1 (de) Durch feldeffekt steuerbares halbleiterbauelement
DE69332619T2 (de) Verfahren zur Herstellung von einem Feldeffektbauelement mit einem isolierten Gatter
DE102009010373B4 (de) Verfahren zur Herstellung eines Halbleiterbauelements mit einem Halbleiterkörper
DE19964214C2 (de) Verfahren zur Herstellung einer Driftzone eines Kompensationsbauelements
DE2547828B2 (de) Verfahren zur Herstellung eines Speicherelements mit einem Doppelgate-Isolierschicht-Feldeffekttransistor
DE102005009000A1 (de) Mittels Feldeffekt steuerbares Halbleiterbauelement mit verbesserter Inversdiode und Herstellungsverfahren hierfür
DE102004009521B4 (de) Hochvolt-PMOS-Transistor, Maske zur Herstellung einer Wanne und Verfahren zur Herstellung eines Hochvolt-PMOS-Transistors
EP1210735A1 (de) Verfahren zum herstellen eines hochvolttauglichen randabschlusses bei einem nach dem prinzip der lateralen ladungskompensation vorgefertigten grundmaterialwafer
DE10310552A1 (de) Feldeffekttransistor
DE102006007096B4 (de) MOSFET mit Kompensationsstruktur und Randabschluss sowie Verfahren zu dessen Herstellung
EP0164645A2 (de) Silizium-Halbleiterbauelement mit ätztechnisch hergestellter Randkontur und Verfahren zur Herstellung dieses Bauelementes
EP0973205A2 (de) Hochspannungs-MOS-Transistor
DE19942677A1 (de) Kompensationsbauelement und Verfahren zu dessen Herstellung
DE102023212057A1 (de) Verfahren zur Herstellung eines Halbleiterbauelements und Halbleiterbauelement
DE10258467B3 (de) Leistungshalbleiterbauelement und Verfahren zu dessen Herstellung
DE10337808B3 (de) Verfahren zum Herstellen eines Halbleiterbauelements mit Ladungskompensationsstruktur
DE4211999C2 (de) LDD-Transistor und Verfahren zu dessen Herstellung
DE102006055151B4 (de) Halbleiterbauelement mit Halbleiterzone sowie Verfahren zu dessen Herstellung
WO2000052750A2 (de) Verfahren zur herstellung eines bodygebietes für eine vertikale mos-transistoranordnung mit verringertem spezifischem einschaltwiderstand

Legal Events

Date Code Title Description
PUAI Public reference made under article 153(3) epc to a published international application that has entered the european phase

Free format text: ORIGINAL CODE: 0009012

17P Request for examination filed

Effective date: 20010727

AK Designated contracting states

Kind code of ref document: A1

Designated state(s): AT BE CH CY DE DK ES FI FR GB GR IE IT LI LU MC NL PT SE

RBV Designated contracting states (corrected)

Designated state(s): AT DE FR GB IT

GRAP Despatch of communication of intention to grant a patent

Free format text: ORIGINAL CODE: EPIDOSNIGR1

STAA Information on the status of an ep patent application or granted ep patent

Free format text: STATUS: THE APPLICATION IS DEEMED TO BE WITHDRAWN

18D Application deemed to be withdrawn

Effective date: 20080207