EP1155447A2 - Halbleiterstruktur mit einer programierbaren leitbahn - Google Patents

Halbleiterstruktur mit einer programierbaren leitbahn

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Publication number
EP1155447A2
EP1155447A2 EP00908981A EP00908981A EP1155447A2 EP 1155447 A2 EP1155447 A2 EP 1155447A2 EP 00908981 A EP00908981 A EP 00908981A EP 00908981 A EP00908981 A EP 00908981A EP 1155447 A2 EP1155447 A2 EP 1155447A2
Authority
EP
European Patent Office
Prior art keywords
conductive layer
semiconductor structure
interconnect
cavity
insulating
Prior art date
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Withdrawn
Application number
EP00908981A
Other languages
English (en)
French (fr)
Inventor
Gerd Lichter
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Infineon Technologies AG
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Publication date
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Publication of EP1155447A2 publication Critical patent/EP1155447A2/de
Withdrawn legal-status Critical Current

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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B20/00—Read-only memory [ROM] devices
    • H10B20/27—ROM only
    • H10B20/30—ROM only having the source region and the drain region on the same level, e.g. lateral transistors
    • H10B20/36—Gate programmed, e.g. different gate material or no gate

Definitions

  • the invention relates to a semiconductor structure in an integrated circuit with an insulating layer on a carrier and with an interconnect which is arranged above the insulating layer, and to a method for producing the structure.
  • interconnects are required as wiring to control the individual components. These interconnects often also lead over an active area or other conductive structures, so that parasitic capacitances occur which impair the speed of the circuit.
  • interconnects in integrated circuits are used as word lines of transistors.
  • An interconnect forms the gate of a MOS transistor over an active region in the semiconductor substrate which has two regions which are spaced apart and doped in the opposite manner to the conductivity type of the substrate.
  • the transistor can be switched using the potential of the gate. In many cases it is it is desirable that a transistor in a circuit be always open (or always closed) regardless of the potential of the gate. In this way, a given integrated circuit can be programmed.
  • the object of the present invention is to provide a semiconductor structure with an interconnect, which on the one hand has a low parasitic capacitance, and a manufacturing method for such a semiconductor structure.
  • Another object is to specify a semiconductor structure with a conductor track, which allows simple programming of transistors, and a corresponding programming method.
  • the invention is based on the idea of arranging the interconnect on a cavity.
  • the lower surface of the cavity borders on an insulating layer on a carrier, with its upper surface on the interconnect and on two opposite sides on an insulating cover.
  • the insulating cover also covers the sidewalls of the interconnect.
  • under a section of the electrically conductive interconnect extends a cavity with essentially the same lateral dimensions as the interconnect.
  • the cavity is preferably filled with air or an essentially inert gas, in particular it is partially evacuated.
  • the cavity Transversely to the direction of the interconnect, the cavity has essentially the same width as the width of the interconnect. In the direction of the interconnect, the cavity can extend under the entire interconnect.
  • the track can also have a portion in which it is arranged on a lower conductive layer, in other words, the
  • Cavity is here filled quasi with the lower conductive layer, in particular with n-doped or p ⁇ doped polysilicon.
  • the interconnect can be used as
  • the interconnect preferably consists of a metal silicide.
  • the carrier over which the interconnect with the underlying cavity is arranged can contain an active region in the form of two spaced doped S / D regions of a MOS transistor.
  • the semiconductor structure here represents a MOS transistor in which the interconnect forms the gate and is separated from the gate oxide by a cavity. Such a transistor is always open or closed, regardless of the potential of the gate (normaly on or normaly off depending on the selected threshold voltage).
  • the production method for the semiconductor structure provides for an insulating layer to be applied to a carrier and then for a lower conductive layer and an upper conductive layer to be applied.
  • the upper conductive layer can also be a multilayer.
  • the two conductive layers are structured, preferably simultaneously, in the form of a web in accordance with the interconnect to be produced.
  • An insulating cover is formed on the exposed surfaces of the lower and upper conductive layers.
  • An opening is then created in the insulating cover that at least partially exposes a surface of the lower conductive layer. Through this opening, the lower conductive layer is selectively removed using an essentially isotropic etching process. The opening is closed with another insulating material.
  • the lower conductive layer preferably consists of n-doped or p ⁇ - Polysilicon, and the top conductive layer of one
  • Si-LLzid For the etching of the lower conductive layer, i.e. KOH can be used in particular to create the cavity.
  • the cavity is to be created over a longer section of the interconnect, it is advantageous to arrange a plurality of openings in the cover at a predetermined distance from one another along the interconnect.
  • a transistor formed in the semiconductor substrate can be programmed in a simple manner: depending on the arrangement of an opening in the insulating cover and on the etching time, either a cavity is formed over the channel region of the transistor, or the lower conductive layer remains and forms part of the gate. Only in the latter case is the transistor controlled via the potential of the gate.
  • the invention thus enables a mask-programmable circuit.
  • a major advantage is that customary process steps for producing a conductive path, in particular a word line in a memory circuit, can be used and only one etching (with photo technology) for opening the insulating cover and the subsequent one
  • Cavity etching must be performed. In some DRAM concepts, these etchings to form other structures - for example a conductive strap that connects the selection transistor to a storage capacitor - have already been implemented, so that only one
  • FIGS. 1 to 5 show a section through or a top view (FIG. 2) of a semiconductor substrate, on which the method steps and the semiconductor structure are illustrated.
  • a silicon oxide layer is applied as an insulating layer 2.
  • the silicon oxide layer can be used as gate oxide in certain sections of the circuit.
  • N-doped polysilicon is applied as the lower conductive layer 3 and a metal silicide, in particular Wsi x , is applied as the upper conductive layer 4 using known methods.
  • This double layer 3, 4 is structured in the form of a web (see FIG. 2) and provided with an insulating cover 5 on the free surfaces.
  • Covering can consist of a part lying on the upper conductive layer 4 and lateral spacers, the lying part being structured in a web shape together with the conductive layers 3, 4 and the spacers then being produced on the side walls. This procedure is known for encapsulation of interconnects, for example word lines, on all sides.
  • the insulating cover can in particular consist of silicon oxide and / or silicon nitride.
  • FIG 2 The top view schematically shows the position of the lower and upper conductive layers 3, 4 and the insulating cover 5. The area shown in broken lines indicates the position of an opening 6 in the opening to be made Photomask on. Outside the opening, the arrangement with
  • the opening must overlap the insulating cover, to the extent that with an etching
  • the opening 6 must extend up to this side wall, preferably the
  • Interconnect overlaps This requirement can be omitted in the case of etching with an isotropic component.
  • the upper interconnect 4 is not attacked when the opening is made.
  • FIG. 3 shows the arrangement obtained in cross section at a point remote from the opening 6 (see FIG. 2), FIG. 4 shows a cross section in the region of the opening. Under the upper conductive layer 4 is a
  • the openings 6 are provided at a number of points at a predetermined distance along the path.
  • the upper interconnect 4 is not attacked when the opening is made.
  • the hole formed in the insulating cover is closed again.
  • a layer 7 of the material of the insulating cover is preferably deposited over the entire surface.
  • a bar or phosphorus-doped glass is preferably used as layer 7, as is usually used as a so-called “under layer dielectric”.
  • Structures in the carrier are composed of the insulating layer 2 (preferably a gate oxide) of a few nm thickness and of the cavity, which is preferably filled with air and whose vertical extent is preferably in the range from 200 to 800 nm.
  • the insulating layer 2 preferably a gate oxide
  • FIG. 6 shows the application of the invention to a carrier with a MOS transistor.
  • the carrier there are doped regions 10, 12 which have the conductivity type opposite to that of the semiconductor substrate 1.
  • a channel region 11 is located between the doped regions 10, 12, which represent source and drain.
  • the interconnect 4 is guided as a gate over the channel region and is insulated from the substrate by the insulating layer 2.
  • the cavity (H), which was produced according to the invention, is located between the interconnect 4 and the insulating layer 2. The transistor shown is not switched by a potential applied to the interconnect 4.

Landscapes

  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Memories (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Element Separation (AREA)

Abstract

Die Halbleiterstruktur weist eine Leitbahn auf, die durch einen Hohlraum von einer unterliegenden isolierenden Schicht auf einem Träger getrennt ist. Das Herstellverfahren sieht vor, die Leitbahn zunächst auf einer Doppelschicht zu strukturieren und mit einer isolierenden Abdeckung zu versehen, eine Öffnung in die isolierende Abdeckung zu ätzen und dann die untere leitende Schicht selektiv zu entfernen. Damit kann einerseits eine kapazitätsarme Verdrahtung hergestellt werden, andererseits ist damit die Programmierung von MOS-Transistoren in einfacher Weise möglich.

Description

Beschreibung
Halbleiterstruktur mit einer Leitbahn
Die Erfindung betrifft eine Halbleiterstruktur in einer integrierten Schaltung mit einer isolierenden Schicht auf einem Träger und mit einer Leitbahn, die oberhalb der isolierenden Schicht angeordnet ist, sowie ein Verfahren zur Herstellung der Struktur.
In integrierten Schaltungen werden zur Ansteuerung der einzelnen Komponenten Leitbahnen als Verdrahtung benötigt. Diese Leitbahnen führen vielfach auch über aktives Gebiet oder andere leitfähige Strukturen, so daß parasitäre Kapazitäten auftreten, die die Geschwindigkeit der Schaltung beeinträchtigen .
Es ist also ein grundsätzliches Ziel in integrierten Schaltungen, diese parasitären Kapazitäten zu verringern. Dabei gilt dies in besonderem Maße mit zunehmender
Integrationsdichte, da die Leitbahnen vermehrt über aktive Gebiete geführt werden müssen und der Einsatz dickerer Isolationsschichten unter den Leitbahnen zu einer Erhöhung der auftretenden Topologiestufen und Aspektverhältnissen führte, was wiederum zu prozeßtechnischen Schwierigkeiten führt .
Weiter werden Leitbahnen in integrierten Schaltungen als Wortleitungen von Transistoren verwendet. Über einem aktiven Gebiet im Halbleitersubstrat, das zwei beabstandete und dem Leitfähigkeitstyp des Substrats entgegengesetzt dotierte Gebiete aufweist, bildet eine Leitbahn das Gate eines MOS- Transistors. Der Transistor kann mittels des Potentials des Gates geschaltet werden. In vielen Fällen ist es wünschenswert, daß ein Transistor in einer Schaltung unabhängig vom Potential des Gates immer offen (oder immer geschlossen) ist. Auf diese Weise kann eine vorgegebene integrierte Schaltung programmiert werden.
Aufgabe der vorliegenden Erfindung ist es, eine Halbleiterstruktur mit einer Leitbahn anzugeben, die zum einen eine geringe parasitäre Kapazität aufweist, sowie ein Herstellverfahren für eine solche Halbleiterstruktur. Eine weitere Aufgabe ist es, eine Halbleiterstruktur mit einer Leitbahn anzugeben, die eine einfache Programmierung von Transistoren erlaubt, sowie ein entsprechendes Programmierverfahren. Diese Aufgaben werden durch eine Halbleiterstruktur mit den Merkmalen des Anspruchs 1 und durch ein Verfahren mit den Merkmalen des Anspruchs 10 gelöst .
Die Erfindung beruht auf der Idee, die Leitbahn auf einem Hohlraum anzuordnen. Der Hohlraum grenzt mit seiner unteren Oberfläche an eine isolierende Schicht auf einen Träger, mit seiner oberen Oberfläche an die Leitbahn und an zwei gegenüberliegenden Seiten an eine isolierende Abdeckung. Die isolierende Abdeckung bedeckt auch die Seitenwände der Leitbahn. Mit anderen Worten, unter einem Abschnitt der elektrisch leitenden Leitbahn erstreckt sich ein Hohlraum mit im wesentlichen gleichen lateralen Dimensionen wie die Leitbahn. Der Hohlraum ist vorzugsweise mit Luft oder einem im wesentlichen inerten Gas gefüllt, insbesondere ist er teilweise evakuiert.
Quer zur Leitbahnrichtung besitzt der Hohlraum im wesentlichen dieselbe Breite wie die Leitbahnbreite. In Richtung der Leitbahn kann sich der Hohlraum unter die gesamte Leitbahn erstrecken. Die Leitbahn kann aber auch einen Abschnitt aufweisen, in dem sie auf einer unteren leitenden Schicht angeordnet ist, mit anderen Worten, der
Hohlraum ist hier quasi mit der unteren leitenden Schicht, insbesondere mit n-dotiertem oder p~dotiertem Polysilizium, gefüllt. In einem solchen Abschnitt kann die Leitbahn als
Gate eines Transistors verwendet werden. Die Leitbahn besteht vorzugsweise aus einem Metallsilizid.
Der Träger, über dem die Leitbahn mit unterliegendem Hohlraum angeordnet ist, kann ein aktives Gebiet in Form von zwei beabstandeten dotierten S/D-Gebieten eines MOS-Transistors enthalten. Die Halbleiterstruktur stellt hier also einen MOS- Transistor dar, bei dem die Leitbahn das Gate bildet und vom Gateoxid durch einen Hohlraum getrennt ist. Ein derartiger Transistor ist unabhängig vom Potential des Gates immer im offenen oder im geschlossenen Zustand (normaly on bzw. normaly off je nach gewählter Einsatzspannung) .
Das Herstellverfahren für die Halbleiterstruktur sieht vor, auf einem Träger eine isolierende Schicht aufzubringen und dann eine untere leitende Schicht und eine obere leitende Schicht aufzubringen. Die obere leitende Schicht kann auch eine Mehrfachschicht sein. Die beiden leitenden Schichten werden, vorzugsweise gleichzeitig, bahnförmig entsprechend der herzustellenden Leitbahn strukturiert. Es wird eine isolierende Abdeckung an den freiliegenden Oberflächen der unteren und oberen leitenden Schicht gebildet. Dann wird eine Öffnung in der isolierenden Abdeckung erzeugt, die eine Oberfläche der unteren leitenden Schicht mindestens teilweise freilegt. Durch diese Öffnung hindurch wird die untere leitende Schicht mit Hilfe eines im wesentlichen isotropen Ätzverfahrens selektiv entfernt. Die Öffnung wird mit einem weiteren isolierenden Material geschlossen. Vorzugsweise besteht die untere leitende Schicht aus n-dotiertem oder p~- Polysilizium, und die obere leitende Schicht aus einem
Si-LLzid. Für die Ätzung der unteren leitenden Schicht, d.h. für die Erzeugung des Hohlraums, kann insbesondere KOH eingesetzt werden.
Soll der Hohlraum über einen längeren Abschnitt der Leitbahn erzeugt werden, ist es vorteilhaft, mehrere Öffnungen in der Abdeckung in einem vorgegebenen Abstand voneinander entlang der Leitbahn anzuordnen.
Mit Hilfe des Verfahrens kann ein im Halbleitersubstrat gebildeter Transistor auf einfache Weise programmiert werden: In Abhängigkeit von der Anordnung einer Öffnung in der isolierenden Abdeckung und von der Ätzzeit wird über dem Kanalgebiet des Transistors entweder ein Hohlraum gebildet, oder die untere leitende Schicht verbleibt und bildet einen Teil des Gates. Nur im letzteren Fall wird der Transistor über das Potential des Gates gesteuert. Die Erfindung ermöglicht also eine maskenprogrammierbare Schaltung.
Ein wesentlicher Vorteil ist, daß übliche Verfahrensschritte zur Herstellung einer Leitbahn, insbesondere einer Wortleitung in einer Speicherschaltung, verwendet werden können und lediglich eine Ätzung (mit Phototechnik) zur Öffnung der isolierenden Abdeckung und die anschließende
Hohlraumätzung durchgeführt werden müssen. In einigen DRAM- Konzepten sind diese Ätzungen zur Bildung anderer Strukturen - beispielsweise eines leitenden Straps, der den Auswahltransistor mit einem Speicherkondensator verbindet - sogar schon implementiert, so daß lediglich eine
Designoptimierung für die Öffnung der isolierenden Abdeckung notwendig ist. Ein Beispiel für ein derartiges Herstellverfahren ist in EP 543 158 A2 und in EP 651 433 AI (insbesondere Spalten 5 und 6 der Beschreibung) offenbart. Die- Erfindung wird im folgenden anhand eines Ausführungsbeispiels, das in den Figuren dargestellt ist, näher erläutert .
Figuren 1 bis 5 zeigen einen Schnitt durch bzw. eine Aufsicht (Fig. 2) auf ein Halbleitersubstrat, an dem die Verfahrensschritte und die Halbleiterstruktur verdeutlicht werden .
FIG 1: Auf einem Träger 1, beispielsweise einem Silizium- Halbleitersubstrat, wird als isolierende Schicht 2 eine Siliziumoxidschicht aufgebracht. Die Siliziumoxidschicht kann in bestimmten Abschnitten der Schaltung als Gateoxid verwendet werden. Darauf wird als untere leitende Schicht 3 n-dotiertes Polisilizium und als obere leitende Schicht 4 ein Metallsilizid, insbesondere Wsix, mit bekannten Verfahren aufgebracht. Diese Doppelschicht 3, 4 wird bahnförmig strukturiert (vgl. Fig. 2), und an den freien Oberflächen mit einer isolierenden Abdeckung 5 versehen. Die isolierende
Abdeckung kann aus einem auf der oberen leitenden Schicht 4 aufliegenden Teil und seitlichen Spacern bestehen, wobei der aufliegende Teil gemeinsam mit den leitenden Schichten 3, 4 bahnförmig strukturiert wird und anschließend an den Seitenwänden die Spacer erzeugt werden. Diese Vorgehensweise ist zur allseitigen Einkapselung von Leitbahnen, beispielsweise Wortleitungen, bekannt. Die isolierende Abdeckung kann insbesondere aus Siliziumoxid und/oder Siliziumnitrid bestehen.
FIG 2: In der Aufsicht ist schematisch die Lage der unteren und oberen leitenden Schicht 3, 4 und der isolierenden Abdeckung 5 dargestellt. Der gestrichelt dargestellte Bereich gibt die Lage einer Öffnung 6 in der aufzubringenden Fotomaske an. Außerhalb der Öffnung wird die Anordnung mit
Fotolack bedeckt. Die Öffnung muß die isolierende Abdeckung überlappen, und zwar soweit, daß mit einer Ätzung eine
Seitenwand der unteren Leitbahn 3 freigelegt wird. Wird eine streng anisotrope Ätzung eingesetzt, muß die Öffnung 6 sich bis zu dieser Seitenwand erstrecken, vorzugsweise wird die
Leitbahn überlappt. Bei einer Ätzung mit isotropem Anteil kann diese Forderung entfallen. Die obere Leitbahn 4 wird bei der Herstellung der Öffnung nicht angegriffen.
FIG 3, 4: Mit Hilfe der Fotomaske mit der Öffnung 6 wird die isolierende Abdeckung geätzt. Dann wird ggf. nach Entfernen der Fotomaske, das n-dotierte Polysilizium 3 mit einem isotropen Ätzprozeß entfernt. Dazu ist eine Ätzung mit KOH- Lösung geeignet. Die aus Silizid bestehende obere leitende Schicht 4 und die isolierende Abdeckung 5 werden nicht angegriffen. Fig. 3 zeigt die erhaltene Anordnung im Querschnitt an einer von der Öffnung 6 entfernten Stelle (siehe Fig. 2), Fig. 4 einen Querschnitt im Bereich der Öffnung. Unter der oberen leitenden Schicht 4 ist ein
Hohlraum H gebildet. Um die Entfernung des n-Polysiliziums 3 zu gewährleisten, sind die Öffnungen 6 an mehreren Stellen in vorgegebenem Abstand entlang der Bahn vorgesehen. Die obere Leitbahn 4 wird bei der Herstellung der Öffnung nicht angegriffen.
FIG 5 : Im Bereich der Öffnung 6 wird das gebildete Loch in der isolierenden Abdeckung wieder geschlossen. Dazu wird vorzugsweise eine Schicht 7 aus dem Material der isolierenden Abdeckung ganzflächig abgeschieden. Vorzugsweise wird als Schicht 7 ein Bar- oder Phosphor-dotiertes Glas verwendet, wie es üblicherweise als sogenanntes „unter Layer Dielectric" verwendet wird. Mit anderen Worten, zum Verschließen der Öffnung ist, wenn das Verfahren in einen üblichen Prozess integriert wird, kein eigener Prozeßschritt notwendig. Bei dex fertiggestellten Halbleiterstruktur werden die parasitären Kapazitäten stark reduziert ohne merkliche Nachteile bezüglich der Leitfähigkeit der Leitbahn. Das Dielektrikum zwischen der Leitbahn und unterliegenden
Strukturen im Träger setzt sich aus der isolierenden Schicht 2 (vorzugsweise ein Gateoxid) von einigen nm Dicke und aus dem vorzugsweise mit Luft gefüllten Hohlraum, dessen vertikale Ausdehnung vorzugsweise im Bereich 200 bis 800 nm liegt, zusammen.
FIG 6: Die Fig. stellt die Anwendung der Erfindung auf einen Träger mit einem MOS-Transistor dar. Im Träger sind dotierte Gebiete 10, 12 vorhanden, die den zum Halbleitersubstrat 1 entgegengesetzten Leitungstyp aufweisen. Zwischen den dotierten Gebieten 10, 12, die Source und Drain darstellen, befindet sich ein Kanalgebiet 11. Die Leitbahn 4 ist als Gate über das Kanalgebiet geführt und durch die isolierende Schicht 2 vom Substrat isoliert. Zwischen der Leitbahn 4 und der isolierenden Schicht 2 befindet sich der Hohlraum (H) , der erfindungsgemäß hergestellt wurde. Der dargestellte Transistor wird durch ein an der Leitbahn 4 anliegendes Potential nicht geschaltet.

Claims

Patentansprüche
1. Halbleiterstruktur in einer integrierten Schaltung mit
- einer isolierenden Schicht (2) auf einem Träger (1) ,
- einer Leitbahn (4) die oberhalb der isolierenden Schicht (2) angeordnet ist und durch einen Hohlraum (H) von der isolierenden Schicht getrennt ist,
- einer isolierenden Abdeckung (5, 7), die seitlich an die Leitbahn (4) und den Hohlraum (H) anschließt.
2. Halbleiterstruktur nach Anspruch 1, bei der der Hohlraum
(H) im wesentlichen dieselbe Breite besitzt wie die Leitbahn (4) .
3. Halbleiterstruktur nach einem der Ansprüche 1 bis 2, bei der der Träger (1) unterhalb des Hohlraums (2) ein aktives Gebiet, insbesondere ein Kanalgebiet (11) eines MOS- Transistors, aufweist.
4. Halbleiterstruktur nach einem der Ansprüche 1 bis 3, bei der die Leitbahn (4) einen Abschnitt aufweist, in dem unter ihr anstelle des Hohlraums (H) eine untere leitende Schicht (3) insbesondere aus dotiertem Polysilizium angeordnet ist.
5. Halbleiterstruktur nach einem der Ansprüche 1 bis 4, bei der der Hohlraum (H) mit Luft gefüllt ist.
6. Halbleiterstruktur nach einem der Ansprüche 1 bis 5, bei der die Leitbahn (4) aus einem Silizid besteht.
7. Halbleiterstruktur nach einem der Ansprüche 1 bis 6, bei der die isolierende Abdeckung (5, 7) die obere Oberfläche der Leitbahn (4) bedeckt.
8. -Halbleiterstruktur nach einem der Ansprüche 1 bis 7, bei der die isolierende Schicht (2) aus Siliziumoxid besteht.
9. Herstellverfahren für eine Halbleiterstruktur,
- bei dem auf einem Träger (1) eine isolierende Schicht (2) aufgebracht wird,
- bei dem auf der isolierenden Schicht (1) eine untere leitende Schicht (3) und eine obere leitende Schicht aufgebracht und bahnförmig strukturiert werden,
- bei dem eine isolierende Abdeckung (5) an den Seitenwänden der unteren und oberen leitenden Schicht gebildet wird,
- bei dem eine Öffnung in der isolierenden Abdeckung erzeugt wird, die eine Oberfläche der unteren leitenden Schicht (3) freilegt,
- bei dem die untere leitende Schicht (3) selektiv entfernt wird,
- bei dem die Öffnung mit einem weiteren isolierenden Material (7) geschlossen wird.
10.Herstellverfahren nach Anspruch 9, bei dem die untere leitende Schicht (3) aus dotiertem Polysilizium hergestellt wird.
11.Herstellverfahren nach Anspruch 9 oder 10, bei dem die obere leitende Schicht (4) aus einem Silizid hergestellt wird.
12.Herstellverfahren nach einem der Ansprüche 9 bis 11, bei dem die untere leitende Schicht (4) nur abschnittsweise unter der oberen leitenden Schicht (3) entfernt wird.
13.Herstellverfahren nach einem der Ansprüche 9 bis 12, bei
_dem die untere leitende Schicht (3) mit KOH selektiv entfernt wird.
14.Herstellverfahren nach einem der Ansprüche 9 bis 13, bei dem ein Träger mit zwei voneinander beabstandeten dotierten Gebieten (10, 12) eines MOS-Transistors verwendet wird und der Hohlraum (H) oberhalb des Kanalgebietes (11) des Transistors erzeugt wird.
15.Verwendung des Verfahrens nach Anspruch 14 zur Programmierung vorgegebener Transistoren in einer integrierten Schaltung.
EP00908981A 1999-02-15 2000-02-01 Halbleiterstruktur mit einer programierbaren leitbahn Withdrawn EP1155447A2 (de)

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DE19906291A DE19906291A1 (de) 1999-02-15 1999-02-15 Halbleiterstruktur mit einer Leitbahn
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EP (1) EP1155447A2 (de)
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