EP0917736A1 - Led-array in matrixanordnung - Google Patents

Led-array in matrixanordnung

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Publication number
EP0917736A1
EP0917736A1 EP97936580A EP97936580A EP0917736A1 EP 0917736 A1 EP0917736 A1 EP 0917736A1 EP 97936580 A EP97936580 A EP 97936580A EP 97936580 A EP97936580 A EP 97936580A EP 0917736 A1 EP0917736 A1 EP 0917736A1
Authority
EP
European Patent Office
Prior art keywords
led array
layer
conductive layer
leds
array according
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
EP97936580A
Other languages
English (en)
French (fr)
Inventor
Ernst Nirschl
Walter Wegleiter
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Siemens AG
Original Assignee
Siemens AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Siemens AG filed Critical Siemens AG
Publication of EP0917736A1 publication Critical patent/EP0917736A1/de
Withdrawn legal-status Critical Current

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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/15—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components having potential barriers, specially adapted for light emission
    • H01L27/153—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components having potential barriers, specially adapted for light emission in a repetitive configuration, e.g. LED bars
    • H01L27/156—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components having potential barriers, specially adapted for light emission in a repetitive configuration, e.g. LED bars two-dimensional arrays
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B41—PRINTING; LINING MACHINES; TYPEWRITERS; STAMPS
    • B41J—TYPEWRITERS; SELECTIVE PRINTING MECHANISMS, i.e. MECHANISMS PRINTING OTHERWISE THAN FROM A FORME; CORRECTION OF TYPOGRAPHICAL ERRORS
    • B41J2/00—Typewriters or selective printing mechanisms characterised by the printing or marking process for which they are designed
    • B41J2/435—Typewriters or selective printing mechanisms characterised by the printing or marking process for which they are designed characterised by selective application of radiation to a printing material or impression-transfer material
    • B41J2/447—Typewriters or selective printing mechanisms characterised by the printing or marking process for which they are designed characterised by selective application of radiation to a printing material or impression-transfer material using arrays of radiation sources
    • B41J2/45—Typewriters or selective printing mechanisms characterised by the printing or marking process for which they are designed characterised by selective application of radiation to a printing material or impression-transfer material using arrays of radiation sources using light-emitting diode [LED] or laser arrays
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05554—Shape in top view being square

Definitions

  • the invention relates to an LED array with a plurality of rows and S columns, of LEDs on a semiconductor substrate, the LEDs being individually controllable and for this purpose a common electrical connection via a first conductive layer in the semiconductor substrate.
  • LEDs Light E itting Diode
  • luminescent diodes in matrix arrangements
  • Such LED arrays can be found, for example, in LED screens and LED printer applications.
  • the LEDs are produced on a semiconductor substrate and a common electrical connection is implemented via a conductive layer in the semiconductor substrate.
  • each LED is also connected individually with a bond connection. A large number of wire bond connections are therefore required for this technology, which leads to extreme demands on the LED contacts and the bond technology. These difficulties also limit the yield.
  • the invention is based on the objective of creating an LED array on a semiconductor substrate of the type mentioned at the outset, which manages with the smallest possible number of bond connections and is particularly easy to produce.
  • an at least semi-insulating layer is arranged below the first conductive layer in the semiconductor substrate, the first conductive layer is interrupted by trenches in such a way that the trenches extend to the at least semi-insulating layer such that the first conductive layer underneath Formation of conductor tracks in longitudinal strips for row-wise electrical connection of the LEDs is divided that each conductor track of the first conductive Layer is connected to an electrical connection contact, so that for the column-wise connection of the LEDs there is a second electrically conductive layer running on the semiconductor substrate, which is subdivided into transverse strips to form further separate conductor tracks, that between the second electrically conductive one running on the semiconductor substrate Layer and the first conductive layer in the semiconductor substrate, an insulating layer is arranged.
  • the basic idea of the invention is therefore to enable individual LEDs to be controlled by two interconnect levels.
  • the one below the conductor track level is divided into the required individual tracks by trench isolation. In this way, the number of bond connections required is greatly reduced and an LED array with particularly small dimensions is created.
  • the LED array is preferably designed such that the first conductive layer in the semiconductor substrate forms p-contacts for the LEDs and the second conductive layer on the semiconductor substrate forms n-contacts for the LEDs. This assignment can be realized particularly easily by the properties of the layers used in the semiconductor.
  • the second conductive layer on the semiconductor substrate is preferably metallic, since on the one hand a metallization lying on the semiconductor substrate is easy to produce and on the other hand can be used particularly advantageously as an n-contact.
  • the insulating layer between the conductive layer on the semiconductor substrate and the first conductive layer in the semiconductor substrate is preferably formed as an oxide layer. A1 2 0 3 is used for this purpose, for example. As an alternative to this, Si3 4 can also be used, for example.
  • the semiconductor substrate is on gallium arsenide (GaAs)
  • the second conductive layer in the semiconductor substrate is p-doped GaAs
  • the at least semi-iso- layer undoped semi-insulating GaAs there is also the possibility of designing the LED array using silicon technology.
  • the trenches for separating the second conductive layer in the semiconductor substrate are preferably produced using a separation etch.
  • the subsequently generated insulating layer between the conductive layers follows the course of the trenches.
  • the second conductive layer on the semiconductor substrate can also follow the course of the trenches, but it is preferred to fill the trenches with a filling technique and to execute the second conductive layer over the trenches.
  • connection contacts of the first conductive layer in the semiconductor are produced using a via-hole technique.
  • any number of connections can be made via the back of the chip.
  • the connections can be made on one side to the LED side either via the rear or via parallel electrical connections.
  • the at least semi-insulating layer is produced using buried isolation layer technology.
  • the LED arrays according to the invention can be used for screens and a large number of other applications.
  • a particularly preferred use of the LED arrays according to the invention is, however, use in an LED printer with two rows of LEDs, the rows forming a print line.
  • the two rows of LEDs are preferably arranged offset to one another in order to compensate for the geometrical spacing of the LEDs in a row and to be able to produce a continuous pressure line.
  • the two connection contacts per LED pair required for the two rows are preferably arranged on opposite sides of an LED array, since in this way a particularly simple routing of the connection contacts is possible. In this application, the number of wire bond connections required is reduced by 50% + 2 wire bond connections.
  • FIG. 1A shows a plan view of an LED array according to the invention produced with a separation etching according to a first example
  • Fig. 1B is a cross section through the LED array according to 'Fig. 1A;
  • FIG. 2A shows a plan view of an LED array according to the invention produced with a filling technology according to a second example
  • Fig. 2B shows a cross section through the LED array
  • 3A shows a plan view of a LED according to the invention manufactured using a via-hole technique
  • Fig. 3B shows a cross section through the LED array
  • FIG. 4A shows a plan view of an LED array produced using a buried isolation layer technology according to a fourth example
  • FIG. 4B is a cross-sectional view of the LED array according ⁇ Fig. 4A.
  • LEDs 1 to 6 are shown, the LEDs 1, 3 and 5 forming a first row and the LEDs 2, 4 and 6 forming a second row. Adjacent LEDs of the parallel rows are each connected by a common n-type metallization, which has an n-type contact 7 at one end. Furthermore, p-connection contacts 8 and 9 are provided, which are arranged on opposite sides of the LED array. A potential A becomes the first row of LEDs (LED 1, LED 3, LED 5) via the p-connector 8 and a potential B becomes the second row of LEDs (LED 2, LED 4) via the second p-connector 9 , LED 6).
  • FIG. 1B shows a cross section along a line through LEDs 1 and 2 of the LED array shown in FIG. 1A.
  • a conductive layer which consists of p-doped GaAs, is arranged on a semi-insulating GaAs layer 14.
  • a trench 10 separates the p-doped GaAs layer into two regions, the p-doped GaAs layer 12 being at a potential A and the p-doped GaAs layer 13 being at a potential B.
  • Above the p-doped GaAs layer are n-doped GaAs regions 15 which form pn junctions with the p-doped GaAs layer and which form the LEDs 1 and 2.
  • the metal layer 16 is separated from the underlying p-doped GaAs layer by an oxide layer 11. As a result, the contact takes place exclusively at the LEDs 1 and 2.
  • the p-terminal contact 8 serves to apply a potential A to the p-doped GaAs region 12.
  • the p-terminal contact 9 serves to apply a potential B to the p-doped GaAs - Area 13.
  • a p-doped GaAs is first epitaxially placed on the semi-insulating GaAs layer 14.
  • FIGS. 2A and 2B show a top view of an LED array which is produced using separation etching and filling technology.
  • the meaning is analogous to the reference symbols used in FIGS. 1A and 1B.
  • a filling technique was first carried out here in the trench 10 after the oxide deposition, the trench having been filled with a filler 17, so that the metallization and structuring of the metal layer 16 to form the columns Contacts is particularly easy to carry out.
  • a region 18 has also been preserved on which the n-contact 7 is formed.
  • the connection contact 7 with the LEDs 1 and 2 is at the same level.
  • the resulting small trench 19 is also filled with the backfill technology, so that the n-metallization is performed on one level over its entire length.
  • the metallization also ends in the region of the LEDs 2, 4 and 6 and does not extend beyond them, as is the case, for example, in the embodiment described in FIGS. 1A and 1B.
  • the p-terminal contacts 8 and 9 are arranged in a plane on opposite sides of the LED array and in direct contact with the underlying conductive layer 12, 13. Another form of contacting, in particular when used of an array with more than two rows of LEDs is necessary, a contact hole technique (via-hole technique) shown in FIG. 3A.
  • the p-terminal contacts 8 and 9 are arranged on the same side of the LED array, but at different levels.
  • the p-terminal contact 9 for the potential B is guided by means of a via-hole technique through a via-hole 20 through the semi-insulating GaAs layer 14 and is on the back of the semiconductor substrate with an electrical layer 21 or path to the p-doped GaAs Layer 13 performed.
  • the electrically conductive layer 21 on the back of the chip is protected by a back passivation 25 made of aluminum oxide or silicon nitride.
  • the electrical conductor is guided through the semi-insulating GaAs layer 14 into an additionally p'-doped GaAs layer 23, 24. This is in direct connection with the p-doped GaAs layer 13.
  • the additional p + -doped GaAs layer 24 is introduced for better contact with the electrical conductor 21 via the via-hole 22 and is exactly like the p-doped GaAs Layer 13 interrupted by trench 10.
  • the p * -doped GaAs layer 23 is at the potential A and the p "-doped GaAs layer 24 is at the potential B. If several rows of LEDs are provided, different electrically conductive ones must be parallel to each other on the back of the chip Lanes 21 are produced which each contact the corresponding row of LEDs via via-holes In addition to the p-connection contact 9 for the potential B, a number of further p-connection contacts are then necessary on the semi-insulating GaAs 14. Alternatively, the connection contacts could be used can also be created directly through the via holes on the back of the chip.
  • FIGS. 4A and 4B Another embodiment of the LED array according to the invention is shown in FIGS. 4A and 4B.
  • ISA / EP least semi-insulating GaAs layer formed as a buried insulation layer and not as a substrate as in the previous examples.
  • a p-doped GaAs substrate 26 is used, on which an undoped semi-insulating GaA ⁇ layer 14 is grown epitaxially.
  • This is followed in the usual way by a p- or p + -doped GaAs layer 12, 13 and an n-doped GaAs layer 15.
  • These layers are also grown epitaxially.
  • the semi-insulating GaAs layer 13 has been produced here as a buried insulation layer.
  • the p-terminal contact 8 contacts the p + -doped GaAs layer 12 and thus forms the p-contact for the LED 1.
  • the p-terminal contact 9 for the potential B is at a lower level directly on the p-doped GaAs substrate 26 arranged, which serves as a conductor and makes contact with the LED 2. This takes place via a p-doped diffusion region 27, which connects the p-doped GaAs substrate 26 and the p + -doped GaAs layer 13 and thereby bridges the semi-insulating GaAs layer 14.

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Abstract

Die Erfindung betrifft ein LED-Array auf einem Halbleitersubstrat, welches insbesondere für Druckeranwendungen geeignet ist und auf einfache Weise eine einzelne Ansteuerung der LEDs ermöglicht. Dazu werden die LEDs durch eine spaltenweise in Leiterbahnen geteilte, auf dem Halbleiter verlaufende elektrische Schicht angeschlossen. Die reihenweise Ansteuerung erfolgt durch eine im Halbleitersubstrat verlaufende elektrisch leitende Schicht (12, 13), die durch Gräben (10) in einzelne Leiterbahnen unterteilt ist.

Description

Beschreibung
LED-Array in Matrixanordnung
Die Erfindung betrifft ein LED-Array mit mehreren Reihen und Spalten, von LEDs auf einem Halbleitersubstrat, wobei die LEDs einzeln ansteuerbar sind und hierzu ein gemeinsamer elektrischer Anschluß über eine erste leitende Schicht im Halbleitersubstrat erfolgt.
Der Einsatz von LEDs (Light E itting Diode), auch Lumineszenzdioden genannt, in Matrixanordnungen ist weit verbreitet. Solche LED-Arrays finden sich beispielsweise in LED-Bildschirmen und LED-Drucker-Anwendungen. Dabei werden die LEDs auf einem Halbleitersubstrat erzeugt und ein gemeinsamer elektrischer Anschluß wird über eine leitende Schicht im Halbleitersubstrat realisiert. Um die LEDs getrennt ansteuern zu können, wird ferner jede LED einzeln mit einer Bondverbindung angeschlossen. Für diese Technik ist daher eine große Anzahl von Drahtbondver- bindungen nötig, die zu extremen Anforderungen an die LED- Kontakte und die Bondtechnologie führt. Durch diese Schwierigkeiten wird auch die Ausbeute begrenzt.
Der Erfindung liegt die A f g a b e zugrunde, ein LED-Array auf einem Halbleitersubstrat der eingangs genannten Art zu schaffen, welches mit einer möglichst geringen Anzahl von Bond- Verbindungen auskommt und besonders einfach herstellbar ist.
Die Aufgabe wird erfindungsgemäß dadurch gelöst, daß unterhalb der ersten leitenden Schicht im Halbleitersubstrat eine mindestens semiisolierende Schicht angeordnet ist, die erste leitende Schicht durch Gräben in der Weise unterbrochen ist, daß die Gräben bis zur mindestens semiisolierenden Schicht reichen, daß die erste leitende Schicht unter Bildung von Leiterbahnen in Längsstreifen zur reihenweisen elektrischen Verbindung der LEDs unterteilt ist, daß jede Leiterbahn der ersten leitenden Schicht mit einem elektrischen Anschlußkontakt verbunden ist, daß zur spaltenweise Verbindung der LEDs eine auf dem Halbleitersubstrat verlaufende zweite elektrisch leitende Schicht vorhanden ist, die unter Bildung von weiteren separaten Leiterbah- nen in Querstreifen unterteilt ist, daß zwischen der auf dem Halbleitersubstrat verlaufenden zweiten elektrisch leitenden Schicht und der ersten leitenden Schicht im Halbleitersubstrat eine isolierende Schicht angeordnet ist.
Der Grundgedanke der Erfindung besteht demnach darin, die Ansteuerung einzelner LEDs durch zwei Leiterbahnebenen zu ermöglichen. Die unter Leiterbahnebene ist durch Grabenisolation in die erforderlichen Einzelbahnen geteilt. Auf diese Weise wird die Anzahl der benötigten Bondverbindungen sehr stark reduziert und ein LED-Array mit besonders kleinen Abmessungen geschaffen.
Das LED-Array ist bevorzugt so ausgebildet, daß die erste leitende Schicht im Halbleitersubstrat p-Kontakte für die LEDs und die zweite leitende Schicht auf dem Halbleitersubstrat n-Kon- takte für die LEDs bildet. Diese Zuordnung läßt sich durch die Eigenschaften der im Halbleiter verwendeten Schichten besonders einfach realisieren.
Die zweite leitende Schicht auf dem Halbleitersubstrat ist be- vorzugt metallisch, da eine auf dem Halbleitersubstrat liegende Metallisierung zum einen leicht herstellbar ist und zum anderen besonders günstig als n-Kontakt einsetzbar ist. Die isolierende Schicht zwischen der leitenden Schicht auf dem Halbleitersubstrat und der ersten leitenden Schicht im Halbleitersubstrat wird bevorzugt als auch Oxidschicht ausgebildet. Dazu wird beispielsweise A1203 verwendet. Als Alternative hierzu kann beispielsweise auch Si3 4 zum Einsatz kommen.
In einer bevorzugten Ausführungsform ist das Halbleitersub- strat auf Galliumarsenid (GaAs) , die zweite leitende Schicht im Halbleitersubstrat p-dotiertes GaAs und die mindestens semiiso- lierende Schicht undotiertes semiisolierendes GaAs. Grundsätzlich besteht auch die Möglichkeit, das LED-Array in Siliziumtechnik auszubilden.
Die Gräben zur Trennung der zweiten leitenden Schicht im Halbleitersubstrat sind bevorzugt mit einer Trennätzung hergestellt. Dabei folgt die anschließend erzeugte isolierende Schicht zwischen den leitenden Schichten dem Verlauf der Gräben. Auch die zweite leitende Schicht auf dem Halbleitersub- strat kann dem Verlauf der Gräben folgen, bevorzugt ist es jedoch, die Gräben mit einer Verfülltechnik zu verfüllen und die zweite leitende Schicht über die Gräben hinweg auszuführen.
In einer bevorzugten Weiterbildung der Erfindung sind die An- schlußkontakte der ersten leitenden Schicht im Halbleiter mit einer Via-hole Technik hergestellt. Dadurch lassen sich über die Chiprückseite beliebig viele Anschlüsse erzeugen. Die Anschlüsse können dabei entweder über die Rückseite oder über parallel verlaufende elektrische Anschlüsse einseitig zur LED- Seite herausgeführt werden. In einer anderen Weiterbildung der Erfindung wird die mindestens semiisolierende Schicht in Buried Isolation Layer-Technik erzeugt.
Die erfindungsgemäßen LED-Arrays können für Bildschirme und ei- ne große Anzahl anderer Anwendungen eingesetzt werden. Eine besonders bevorzugte Verwendung der erfindungsgemäßen LED-Arrays ist jedoch die Anwendung in einem LED-Drucker mit zwei Reihen von LEDs, wobei die Reihen eine Druckzeile bilden. Die zwei Reihen von LEDs sind dabei bevorzugt versetzt zueinander ange- ordnet, um den technisch bedingten geometrischen Abstand der LEDs in einer Reihe auszugleichen und eine durchgehende Drucklinie erzeugen zu können. Die für die zwei Reihen benötigten zwei Anschlußkontakte pro LED-Paar sind bevorzugt auf gegenüberliegenden Seiten eines LED-Arrays angeordnet, da auf diese Weise eine besonders einfache Führung der Anschlußkontakte möglich ist. In diesem Anwendungsfall wird die Anzahl der benötigten Drahtbondverbindungen um 50% + 2 Drahtbondverbindungen reduziert .
Nachfolgend wird die Erfindung anhand von vier Ausführungε- beispielen weiter erläutert. Im einzelnen zeigen die schema- tischen Darstellungen in:
Fig. 1A eine Draufsicht auf ein mit einer Trennätzung hergestelltes erfindungsgemäßes LED-Array gemäß einem ersten Beispiel;
Fig. 1B einen Querschnitt durch das LED-Array gemäß ' Fig. 1A;
Fig. 2A eine Draufsicht auf ein mit einer Verfülltech- nik hergestelltes erfindungsgemäßes LED-Array gemäß einem zweiten Beispiel;
Fig. 2B einem Querschnitt durch das LED-Array gemäß
Fig. 2A;
Fig. 3A eine Draufsicht auf ein mit einer Via-hole Technik hergestelltes er mdungεgemäßes LED-
Array gemäß einem dritten Beispiel;
Fig. 3B einen Querschnitt durch das LED-Array gemäß
Fig. 3A;
Fig. 4A eine Draufsicht auf ein mit einer Buried Isolation Layer-Technik hergestelltes LED-Array gemäß einem vierten Beispiel, und
Fig. 4B einen Querschnitt durch das LED-Array gemäß ~~ Fig. 4A.
BERICHTIGTES BLATT (REGEL 91) ISA / EP In der Draufsicht in Fig. 1A sind LEDs 1 bis 6 dargestellt, wobei die LEDs 1, 3 und 5 eine erste Reihe und die LEDs 2, 4 und 6 eine zweite Reihe bilden. Benachbarte LEDs der parallelen Reihen sind jeweils durch eine gemeinsame n- Metallisierung verbunden, die an einem Ende jeweils einen n- Anschlußkontakt 7 aufweist. Weiterhin sind p-Anschlußkontakte 8 und 9 vorgesehen, die auf gegenüberliegenden Seiten des LED-Arrays angeordnet sind. Über den p-Anschlußkontakt 8 wird ein Potential A zu der ersten Reihe von LEDs (LED 1, LED 3, LED 5) und über den zweiten p-Anschlußkontakt 9 wird ein Potential B zu der zweiten Reihe von LEDs (LED 2, LED 4, LED 6) geführt .
In Fig. 1B ist ein Querschnitt entlang einer Linie durch die LEDs 1 und 2 des in Fig. 1A dargestellten LED-Arrays dargestellt. Auf einer semiisolierende GaAs-Schicht 14 ist eine leitende Schicht angeordnet, die aus p-dotiertem GaAs besteht. Ein Graben 10 trennt die p-dotierte GaAs-Schicht in zwei Bereiche, wobei die p-dotierte GaAs-Schicht 12 auf einem Potential A und die p-dotierte GaAs-Schicht 13 auf einem Potential B liegt. Über der p-dotierten GaAs-Schicht sind n-dotierte GaAs-Bereiche 15, die mit der p-dotierten GaAs-Schicht pn- Übergänge bilden und die LEDs 1 und 2 ausbilden. Eine Metall - schicht 16, die in dem n-Anschlußkontakt 7 endet, kontaktiert die LEDs 1 und 2 und folgt den Strukturen des Grabens 10. Wie in Fig. 1A dargestellt ist, ist der Anschluß der LEDs 1 und 2 elektrisch von dem der LEDs 3 und 4 isoliert. Die Metallschicht 16 ist von der darunterliegenden leitenden p- dotierten GaAs-Schicht durch eine Oxidεchicht 11 getrennt. Dadurch erfolgt der Kontakt ausschließlich an den LEDs 1 und 2. Der p-Anschlußkontakt 8 dient zum Anlegen eines Potentials A an den p-dotierten GaAs-Bereich 12. Der p-Anschlußkontakt 9 dient zum Anlegen eines Potentials B an den p-dotierten GaAs- Bereich 13.
Zur Herstellung dieses LED-Arrays wird auf die semiisolierende GaAs-Schicht 14 epitaktisch zunächst eine p-dotierte GaAs-
BERICHTIGTES BLATT (REGEL 91) ISA / EP Schicht 12, 13 und dann eine n-dotierte GaAs-Schicht 15 aufgewachsen. Dadurch wird in situ ein pn-Übergang hergestellt, der zur Bildung der LEDs 1 und 2 dient. In einem ersten Ätz- schritt werden die LEDs 1 und 2 separiert, wobei eine Tren- nätzung bis in die p-dotierte GaAs-Schicht 12, 13, die auch Epitaxieschicht genannt wird, durchgeführt wird. Im zweiten Ätzschritt wird der Graben 10 erzeugt, indem die p-dotierte Epitaxieschicht getrennt wird und somit zwei getrennte Poten- tialanschlüsse 12 und 13 für die beiden LED-Reihen erzeugt werden. Darauf wird eine isolierende Schicht aufgebracht, die beispielsweise aus Aluminiumoxid (A1,03) oder Siliziumnitrid (Si3N4) bestehen kann. Danach wird eine n-Metallisierung 16 aufgebracht, mit der jeweils zwei benachbarte LEDs kontaktiert werden.
In den Figuren 2A und 2B ist eine Draufsicht auf ein LED- Array dargestellt, welches mit Trennätzung und Verfülltechnik hergestellt ist. Soweit hier und im folgenden gleiche Bezugε- zeichen wie in Fig. 1A und Fig. 1B verwendet werden, ist die Bedeutung zu den in Fig. 1A und Fig. 1B verwendeten Bezugs- zeichen analog. Im Unterschied zu der in den Figuren 1A und 1B dargestellten Ausführungsform ist hier im Graben 10 nach der Oxidabscheidung zunächst eine Verfülltechnik durchgeführt worden, wobei der Graben mit einem Füllmaterial 17 aufgefüllt worden ist, so daß die Metallisierung und Strukturierung der Metallschicht 16 zur Bildung der spaltenweisen Kontakte besonders einfach durchführbar ist. Zusätzlich ist bei der Ätzung der n-dotierten GaAs-Schicht 15 zur Bildung der LEDs 1 und 2 auch ein Bereich 18 erhalten geblieben, auf dem der n- Anschlußkontakt 7 gebildet wird. Dadurch liegt der Anschlußkontakt 7 mit den LEDs 1 und 2 auf einer Höhe. Der dabei entstehende kleine Graben 19 wird ebenfalls mit der Verfülltechnik gefüllt, so daß die n-Metallisierung auf ihrer ganzen Länge auf einem Niveau geführt wird. Die Metallisierung endet außerdem im Bereich der LEDs 2, 4 und 6 und reicht nicht über diese hinaus, wie dies zum Beispiel in der in Fig. 1A und 1B beschriebenen Ausführungsform der Fall ist.
BERICHTIGTES BLATT (REGEL 91)
ISA/ EP Bei den in Fig. 1A bis 2B gezeigten Ausführungsbeispielen sind die p-Anschlußkontakte 8 und 9 auf gegenüberliegenden Seiten des LED-Arrays in einer Ebene angeordnet und in direktem Kontakt mit der darunterliegenden leitenden Schicht 12, 13. Eine andere Kontaktierungsform, die insbesondere bei Verwendung eines Arrays mit mehr als zwei Reihen LEDs notwendig ist, ist eine in Fig. 3A dargestellte Kontaktloch-Technik (Via-hole Technik) . Die p-Anschlußkontakte 8 und 9 sind dabei auf derselben Seite des LED-Arrays, jedoch auf verschiedenen Niveaus angeordnet. Der p-Anschlußkontakt 9 für das Potential B ist dabei mittels einer Via-hole Technik durch ein Via-hole 20 durch die semiisolierende GaAs-Schicht 14 geführt und wird auf der Rückseite des Halbleitersubstrats mit einer elektrischen Schicht 21 oder Bahn zur p-dotierten GaAs-Schicht 13 geführt. Die elektrisch leitende Schicht 21 auf der Chiprück- seite wird von einer Rückseitenpassivierung 25 aus Aluminiumoxid oder Siliziumnitrid geschützt. Mit einem zweiten Viahole 22 wird der elektrische Leiter durch die semiisolierende GaAs-Schicht 14 in eine zusätzlich p'-dotierte GaAs-Schicht 23, 24 geführt. Diese ist in direkter Verbindung mit der p- dotierten GaAs-Schicht 13. Die zusätzliche p+-dotierte GaAs- Schicht 24 ist zur besseren Kontaktherstellung mit dem elektrischen Leiter 21 über das Via-hole 22 eingeführt und wird genau wie die p-dotierte GaAs-Schicht 13 von dem Graben 10 unterbrochen. Die p*-dotierte GaAs-Schicht 23 liegt auf dem Potential A und die p"-dotierte GaAs-Schicht 24 liegt auf dem Potential B. Falls mehrere Reihen von LEDs vorgesehen sind, so müssen auf der Chiprückseite pa-rallel zueinander verschiedene elektrisch leitende Bahnen 21 hergestellt werden, die über Via-holes jeweils die entsprechende LED-Reihe kontaktieren. Neben dem p-Anschlußkontakt 9 für das Potential B sind dann noch eine Reihe weiterer p-Anschluß-kontakte auf dem semiisolierenden GaAs 14 notwendig. Alternativ könnten die Anschlußkontakte auch direkt durch die Via-holes auf der Chiprückseite angelegt werden.
Ein weiteres Ausführungsbeispiel des erfindungsgemäßen LED- Arrays ist in Fig. 4A und 4B dargestellt. Dabei wird die min-
BERICHTIGTES BLATT (REGEL 91)
ISA / EP destens semiisolierende GaAs-Schicht als Buried Isolation Layer ausgebildet und nicht wie in den vorhergehenden Beispielen als Substrat. Hier wird ein p-dotiertes GaAs-Substrat 26 verwendet, auf das eine undotierte semiisolierende GaAε- Schicht 14 epitaktisch aufgewachsen wird. Darauf folgen in üblicher Weise eine p- oder p+-dotierte GaAs-Schicht 12, 13 und eine n-dotierte GaAs-Schicht 15. Auch diese Schichten werden epitaktisch aufgewachsen. Wie bereits oben beschrieben ist, erfolgt eine Ätzung zur Trennung der LEDs und LED-Reihen und eine Grabenätzung, die mindestens bis in die semiisolierende GaAs-Schicht 13 reichen muß und im dargestellten Aus- führungsbeispiel sogar bis in das p-dotierte GaAs-Substrat 26 reicht. Die semiisolierende GaAs-Schicht 13 ist hier als Buried Isolation Layer hergestellt worden. Der p- Anschlußkontakt 8 kontaktiert die p+-dotierte GaAs-Schicht 12 und bildet damit den p-Kontakt für die LED 1. Der p- Anschlußkontakt 9 für das Potential B ist auf einem tieferen Niveau direkt auf dem p-dotierten GaAs-Substrat 26 angeordnet, welches als Leiter dient und einen Kontakt zur LED 2 herstellt. Dies erfolgt über ein p-dotiertes Diffusionsgebiet 27, welches das p-dotierte GaAs-Substrat 26 und die p+- dotierte GaAs-Schicht 13 verbindet und dabei die semiisolierende GaAs-Schicht 14 überbrückt.
BERICHTIGTES BLATT (REGEL 91)
ISA / EP Bezugszeichenliste
1 bis 6 LEDs
7 n-Anschlußkontakt
8 p-Anschlußkontakt (Potential A)
9 p-Anschlußkontakt (Potential B)
10 Graben 11 Oxidschicht
12 p-dotierte GaAs-Schicht (Potential A)
13 p-dotierte GaAs-Schicht (Potential B)
14 semiisolierende GaAs-Schicht
15 n-dotierte GaAs-Schicht 16 Metallschicht
17 Füllmaterial
18 Bereich unter n-Anschlußkontakt
19 kleiner Graben
20 Via-hole 21 elektrisch leitende Bahn
22 Via-hole
23 p+-dotierte GaAs-Schicht (Potential A)
24 p+-dotierte GaAs-Schicht (Potential B)
25 Rückseitenpassivierung 26 p-dotiertes GaAs-Substrat
27 p-dotiertes Diffusionsgebiet

Claims

Patentansprüche
1. LED-Array mit mehreren Reihen und Spalten von LEDs auf einem Halbleitersubstrat, wobei die LEDs (1, 2, ... 6) einzeln ansteuerbar sind und hierzu eine elektrisch leitende Verbindung über eine erste leitende Schicht in dem Halbleitersubstrat erfolgt, d a d u r c h g e k e n n z e i c h n e t, daß unterhalb der ersten leitenden Schicht im Halbleiter- substrat eine mindestens semiisolierende Schicht angeordnet ist, daß die erste leitende Schicht durch Gräben (10) in der Weise unterbrochen ist, daß die Gräben (10) bis zur mindestens semiisolierenden Schicht reichen, daß die erste leitende Schicht unter Bildung von separaten Leiterbahnen in Längsstreifen zur reihenweise elektrischen Verbindung der LEDs (1, 3, 5; 2, 4, 6) unterteilt ist, daß jede Leiterbahn der ersten leitenden Schicht mit einem Anschlußkontakt (8, 9) verbunden ist, daß zur spaltenweisen Verbindung (1, 2, 3, 4; 5, 6) der LEDs eine auf dem Halbleitersubstrat verlaufende zweite elektrisch leitende Schicht vorhanden ist, die unter Bildung von weiteren separaten Leiterbahnen in Querstreifen unterteilt ist, daß unterhalb der zweiten leitenden Schicht und oberhalb der ersten leitenden Schicht eine isolierende Schicht vorgesehen ist.
2. LED-Array nach Anspruch 1, d a d u r c h g e k e n n z e i c h n e t, daß die erste leitende Schicht im Halbleitersubstrat p-Kontakte für die LEDs (1 bis 6) bildet und daß die zweite leitende Schicht auf dem Halbleitersubstrat n- Kontakte für die LEDs (1 bis 6) bildet.
3. LED-Array nach Anspruch 1 oder 2, d a d u r c h g e k e n n z e i c h n e t, daß die zweite leitende Schicht auf dem Halbleitersubstrat von einer Metallschicht (16) gebildet ist.
4. LED-Array nach einem der vorhergehenden Ansprüche, d a d u r c h g e k e n n z e i c h n e t, daß die isolierende Schicht eine Oxidschicht (11) ist.
5. LED-Array nach einem der vorhergehenden Ansprüche, d a d u r c h g e k e n n z e i c h n e t, daß die zweite leitende Schicht von p-dotiertem GaAs (12 ,13) gebildet ist.
6. LED-Array nach einem der vorhergehenden Ansprüche, d a d u r c h g e k e n n z e i c h n e t, daß die mindestens semiisolierende Schicht aus einer semiisolierenden GaAs-Schicht (14) gebildet ist.
7. LED-Array nach einem der vorhergehenden Ansprüche, d a d u r c h g e k e n n z e i c h n e t, daß die Gräben (10) mit einer Trennätzung hergestellt sind.
8. LED-Array nach einem der vorhergehenden Ansprüche, d a d u r c h g e k e n n z e i c h n e t, daß die isolierende Schicht in ihrem Verlauf dem Graben (10) angepaßt ist.
9. LED-Array nach einem der vorhergehenden Ansprüche, d a d u r c h g e k e n n z e i c h n e t, daß die Gräben (10) mit einer Verfülltechnik verfüllt sind.
10. LED-Array nach einem der vorhergehenden Ansprüche, d a d u r c h g e k e n n z e i c h n e t, daß die Anschlußkontakte (8, 9) der ersten leitenden Schicht im Halbleiter mit einer Kontaktloch-Technik hergestellt sind.
11. LED-Array nach einem der vorhergehenden Ansprüche, d a d u r c h g e k e n n z e i c h n e t, daß die mindestens semiisolierende Schicht in Buried Isolation Layer-Technik erzeugt ist.
12. LED-Array nach einem der vorhergehenden Ansprüche, d a d u r c h g e k e n n z e i c h n e t, daß das LED-Array für einen LED-Drucker mit zwei Reihen von LEDs verwendet wird.
13. LED-Array nach Anspruch 12, d a d u r c h g e k e n n z e i c h n e t, daß die zwei Reihen von LEDs in Längsrichtung versetzt zueinan- der angeordnet sind.
14. LED-Array nach einem der Ansprüche 12 oder 13, d a d u r c h g e k e n n z e i c h n e t, daß zwei Anschlußkontakte (8, 9) vorgesehen sind und daß die Anschlußkontakte auf gegenüberliegenden Seiten des LED- Arrays angeordnet sind.
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10011318A1 (de) * 2000-03-13 2001-09-20 Visicontrol Ges Fuer Elektroni Vorrichtung zur Prüfung und/oder Vermessung von Prüflingen
GB0302580D0 (en) 2003-02-05 2003-03-12 Univ Strathclyde MICRO LEDs
US7994524B1 (en) * 2007-09-12 2011-08-09 David Yaunien Chung Vertically structured LED array light source
TW201347141A (zh) * 2012-05-04 2013-11-16 Chi Mei Lighting Tech Corp 發光二極體結構及其製造方法
CN103700682A (zh) * 2012-05-04 2014-04-02 奇力光电科技股份有限公司 发光二极管结构及其制造方法
CN104218133B (zh) * 2014-08-26 2017-04-26 华灿光电股份有限公司 一种发光二极管芯片及其制造方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0011418A1 (de) * 1978-11-20 1980-05-28 THE GENERAL ELECTRIC COMPANY, p.l.c. Verfahren zur Herstellung von Leuchtanzeigevorrichtungen
US5160492A (en) * 1989-04-24 1992-11-03 Hewlett-Packard Company Buried isolation using ion implantation and subsequent epitaxial growth
JPH04336260A (ja) * 1991-05-14 1992-11-24 Eastman Kodak Japan Kk 発光ダイオードプリンタヘッド
US5449926A (en) * 1994-05-09 1995-09-12 Motorola, Inc. High density LED arrays with semiconductor interconnects

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
See references of WO9806134A1 *

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