DE19631907A1 - LED-Array in Matrixanordnung - Google Patents
LED-Array in MatrixanordnungInfo
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Description
Die Erfindung betrifft ein LED-Array mit mehreren Reihen und
Spalten von LEDs auf einem Halbleitersubstrat, wobei die LEDs
einzeln ansteuerbar sind und hierzu ein gemeinsamer elektri
scher Anschluß über eine erste leitende Schicht im Halbleiter
substrat erfolgt.
Der Einsatz von LEDs (Light Emitting Diode), auch Lumineszenz
dioden genannt, in Matrixanordnungen ist weit verbreitet. Sol
che LED-Arrays finden sich beispielsweise in LED-Bildschirmen
und LED-Drucker-Anwendungen. Dabei werden die LEDs auf einem
Halbleitersubstrat erzeugt und ein gemeinsamer elektrischer An
schluß wird über eine leitende Schicht im Halbleitersubstrat
realisiert. Um die LEDs getrennt ansteuern zu können, wird fer
ner jede LED einzeln mit einer Bondverbindung angeschlossen.
Für diese Technik ist daher eine große Anzahl von Drahtbondver
bindungen nötig, die zu extremen Anforderungen an die
LED-Kontakte und die Bondtechnologie führt. Durch diese Schwierig
keiten wird auch die Ausbeute begrenzt.
Der Erfindung liegt die Aufgabe zugrunde, ein LED-Array
auf einem Halbleitersubstrat der eingangs genannten Art zu
schaffen, welches mit einer möglichst geringen Anzahl von
Bond-Verbindungen auskommt und besonders einfach herstellbar ist.
Die Aufgabe wird erfindungsgemäß dadurch gelöst, daß unterhalb
der ersten leitenden Schicht im Halbleitersubstrat eine minde
stens semiisolierende Schicht angeordnet ist, die erste leiten
de Schicht durch Gräben in der Weise unterbrochen ist, daß die
Gräben bis zur mindestens semiisolierenden Schicht reichen, daß
die erste leitende Schicht unter Bildung von Leiterbahnen in
Längsstreifen zur reihenweisen elektrischen Verbindung der LEDs
unterteilt ist, daß jede Leiterbahn der ersten leitenden
Schicht mit einem elektrischen Anschlußkontakt verbunden ist,
daß zur spaltenweise Verbindung der LEDs eine auf dem Halblei
tersubstrat verlaufende zweite elektrisch leitende Schicht vor
handen ist, die unter Bildung von weiteren separaten Leiterbah
nen in Querstreifen unterteilt ist, daß zwischen der auf dem
Halbleitersubstrat verlaufenden zweiten elektrisch leitenden
Schicht und der ersten leitenden Schicht im Halbleitersubstrat
eine isolierende Schicht angeordnet ist.
Der Grundgedanke der Erfindung besteht demnach darin, die An
steuerung einzelner LEDs durch zwei Leiterbahnebenen zu ermög
lichen. Die unter Leiterbahnebene ist durch Grabenisolation in
die erforderlichen Einzelbahnen geteilt. Auf diese Weise wird
die Anzahl der benötigten Bondverbindungen sehr stark reduziert
und ein LED-Array mit besonders kleinen Abmessungen geschaffen.
Das LED-Array ist bevorzugt so ausgebildet, daß die erste lei
tende Schicht im Halbleitersubstrat p-Kontakte für die LEDs und
die zweite leitende Schicht auf dem Halbleitersubstrat n-Kon
takte für die LEDs bildet. Diese Zuordnung läßt sich durch die
Eigenschaften der im Halbleiter verwendeten Schichten besonders
einfach realisieren.
Die zweite leitende Schicht auf dem Halbleitersubstrat ist be
vorzugt metallisch, da eine auf dem Halbleitersubstrat liegende
Metallisierung zum einen leicht herstellbar ist und zum anderen
besonders günstig als n-Kontakt einsetzbar ist. Die isolierende
Schicht zwischen der leitenden Schicht auf dem Halbleitersub
strat und der ersten leitenden Schicht im Halbleitersubstrat
wird bevorzugt als auch Oxidschicht ausgebildet. Dazu wird bei
spielsweise Al₂O₃ verwendet. Als Alternative hierzu kann bei
spielsweise auch Si₃N₄ zum Einsatz kommen.
In einer bevorzugten Ausführungsform ist das Halbleitersub
strat auf Galliumarsenid (GaAs), die zweite leitende Schicht im
Halbleitersubstrat p-dotiertes GaAs und die mindestens semiiso
lierende Schicht undotiertes semiisolierendes GaAs. Grundsätz
lich besteht auch die Möglichkeit, das LED-Array in Silizium
technik auszubilden.
Die Gräben zur Trennung der zweiten leitenden Schicht im Halb
leitersubstrat sind bevorzugt mit einer Trennätzung herge
stellt. Dabei folgt die anschließend erzeugte isolierende
Schicht zwischen den leitenden Schichten dem Verlauf der Grä
ben. Auch die zweite leitende Schicht auf dem Halbleitersub
strat kann dem Verlauf der Gräben folgen, bevorzugt ist es je
doch, die Gräben mit einer Verfülltechnik zu verfüllen und die
zweite leitende Schicht über die Gräben hinweg auszuführen.
In einer bevorzugten Weiterbildung der Erfindung sind die An
schlußkontakte der ersten leitenden Schicht im Halbleiter mit
einer Via-hole Technik hergestellt. Dadurch lassen sich über
die Chiprückseite beliebig viele Anschlüsse erzeugen. Die An
schlüsse können dabei entweder über die Rückseite oder über
parallel verlaufende elektrische Anschlüsse einseitig zur
LED-Seite herausgeführt werden. In einer anderen Weiterbildung der
Erfindung wird die mindestens semiisolierende Schicht in Buried
Isolation Layer-Technik erzeugt.
Die erfindungsgemäßen LED-Arrays können für Bildschirme und ei
ne große Anzahl anderer Anwendungen eingesetzt werden. Eine be
sonders bevorzugte Verwendung der erfindungsgemäßen LED-Arrays
ist jedoch die Anwendung in einem LED-Drucker mit zwei Reihen
von LEDs, wobei die Reihen eine Druckzeile bilden. Die zwei
Reihen von LEDs sind dabei bevorzugt versetzt zueinander ange
ordnet, um den technisch bedingten geometrischen Abstand der
LEDs in einer Reihe auszugleichen und eine durchgehende Druck
linie erzeugen zu können. Die für die zwei Reihen benötigten
zwei Anschlußkontakte pro LED-Paar sind bevorzugt auf gegen
überliegenden Seiten eines LED-Arrays angeordnet, da auf diese
Weise eine besonders einfache Führung der Anschlußkontakte mög
lich ist.
In diesem Anwendungsfall wird die Anzahl der benötigten Draht
bondverbindungen um 50% + 2 Drahtbondverbindungen reduziert.
Nachfolgend wird die Erfindung anhand von vier Ausführungsbei
spielen weiter erläutert. Im einzelnen zeigen die schematischen
Darstellungen in:
Fig. 1 eine Draufsicht auf ein mit einer Trennätzung
hergestelltes erfindungsgemäßes LED-Array gemäß
einem ersten Beispiel;
Fig. 2 einen Querschnitt durch das LED-Array gemäß
Fig. 1;
Fig. 3 eine Draufsicht auf ein mit einer Verfülltech
nik hergestelltes erfindungsgemäßes LED-Array
gemäß einem zweiten Beispiel;
Fig. 4 einem Querschnitt durch das LED-Array gemäß
Fig. 3;
Fig. 5 eine Draufsicht auf ein mit einer Via-hole
Technik hergestelltes erfindungsgemäßes
LED-Array gemäß einem dritten Beispiel;
Fig. 6 einen Querschnitt durch das LED-Array gemäß
Fig. 5;
Fig. 7 eine Draufsicht auf ein mit einer Buried Iso
lation Layer-Technik hergestelltes LED-Array
gemäß einem vierten Beispiel, und
Fig. 8 einen Querschnitt durch das LED-Array gemäß
Fig. 7.
In der Draufsicht in Fig. 1 sind LEDs 1 bis 6 dargestellt, wo
bei die LEDs 1, 3 und 5 eine erste Reihe und die LEDs 2, 4 und
6 eine zweite Reihe bilden. Benachbarte LEDs der parallelen
Reihen sind jeweils durch eine gemeinsame n-Metallisierung ver
bunden, die an einem Ende jeweils einen n-Anschlußkontakt 7
aufweist. Weiterhin sind p-Anschlußkontakte 8 und 9 vorgesehen,
die auf gegenüberliegenden Seiten des LED-Arrays angeordnet
sind. Über den p-Anschlußkontakt 8 wird ein Potential A zu der
ersten Reihe von LEDs (LED 1, LED 3, LED 5) und über den zwei
ten p-Anschlußkontakt 9 wird ein Potential B zu der zweiten
Reihe von LEDs (LED 2, LED 4, LED 6) geführt.
In Fig. 2 ist ein Querschnitt entlang einer Linie durch die
LEDs 1 und 2 des in Fig. 1 dargestellten LED-Arrays darge
stellt. Auf einer semiisolierende GaAs-Schicht 14 ist eine lei
tende Schicht angeordnet, die aus p-dotiertem GaAs besteht. Ein
Graben 10 trennt die p-dotierte GaAs-Schicht in zwei Bereiche,
wobei die p-dotierte GaAs-Schicht 12 auf einem Potential A und
die p-dotierte GaAs-Schicht 13 auf einem Potential B liegt.
Über der p-dotierten GaAs-Schicht sind n-dotierte GaAs-Bereiche
15, die mit der p-dotierten GaAs-Schicht pn-Übergänge bilden
und die LEDs 1 und 2 ausbilden. Eine Metallschicht 16, die in
dem n-Anschlußkontakt 7 endet, kontaktiert die LEDs 1 und 2 und
folgt den Strukturen des Grabens 10. Wie in Fig. 1 dargestellt
ist, ist der Anschluß der LEDs 1 und 2 elektrisch von dem der
LEDs 3 und 4 isoliert. Die Metallschicht 16 ist von der darun
terliegenden leitenden p-dotierten GaAs-Schicht durch eine
Oxidschicht 11 getrennt. Dadurch erfolgt der Kontakt aus
schließlich an den LEDs 1 und 2. Der p-Anschlußkontakt 8 dient
zum Anlegen eines Potentials A an den p-dotierten GaAs-Bereich
12. Der p-Anschlußkontakt 9 dient zum Anlegen eines Potentials
B an den p-dotierten GaAs-Bereich 13.
Zur Herstellung dieses LED-Arrays wird auf die semiisolierende
GaAs-Schicht 14 epitaktisch zunächst eine p-dotierte
GaAs-Schicht 12, 13 und dann eine n-dotierte GaAs-Schicht 15 aufge
wachsen. Dadurch wird in situ ein pn-Übergang hergestellt, der
zur Bildung der LEDs 1 und 2 dient. In einem ersten Ätzschritt
werden die LEDs 1 und 2 separiert, wobei eine Trennätzung bis
in die p-dotierte GaAs-Schicht 12, 13, die auch Epitaxieschicht
genannt wird, durchgeführt wird. Im zweiten Ätzschritt wird der
Graben 10 erzeugt, indem die p-dotierte Epitaxieschicht ge
trennt wird und somit zwei getrennte Potentialanschlüsse 12 und
13 für die beiden LED-Reihen erzeugt werden. Darauf wird eine
isolierende Schicht aufgebracht, die beispielsweise aus Alumi
niumoxid (Al₂O₃) oder Siliziumnitrid (Si₃N₄) bestehen kann. Da
nach wird eine n-Metallisierung 16 aufgebracht, mit der jeweils
zwei benachbarte LEDs kontaktiert werden.
In den Fig. 3 und 4 ist eine Draufsicht auf ein LED-Array
dargestellt, welches mit Trennätzung und Verfülltechnik herge
stellt ist. Soweit hier und im folgenden gleiche Bezugszeichen
wie in Fig. 1 und Fig. 2 verwendet werden, ist die Bedeutung zu
den in Fig. 1 und Fig. 2 verwendeten Bezugszeichen analog. Im
Unterschied zu der in den Fig. 1 und 2 dargestellten Ausfüh
rungsform ist hier im Graben 10 nach der Oxidabscheidung zu
nächst eine Verfülltechnik durchgeführt worden, wobei der Gra
ben mit einem Füllmaterial 17 aufgefüllt worden ist, so daß die
Metallisierung und Strukturierung der Metallschicht 16 zur Bil
dung der spaltenweisen Kontakte besonders einfach durchführbar
ist. Zusätzlich ist bei der Ätzung der n-dotierten GaAs-Schicht
15 zur Bildung der LEDs 1 und 2 auch ein Bereich 18 erhalten
geblieben, auf dem der n-Anschlußkontakt 7 gebildet wird. Da
durch liegt der Anschlußkontakt 7 mit den LEDs 1 und 2 auf ei
ner Höhe. Der dabei entstehende kleine Graben 19 wird ebenfalls
mit der Verfülltechnik gefüllt, so daß die n-Metallisierung auf
ihrer ganzen Länge auf einem Niveau geführt wird. Die Metalli
sierung endet außerdem im Bereich der LEDs 2, 4 und 6 und
reicht nicht über diese hinaus, wie dies zum Beispiel in der in
Fig. 1 und 2 beschriebenen Ausführungsform der Fall ist.
Bei den in Fig. 1 bis 4 gezeigten Ausführungsbeispielen sind
die p-Anschlußkontakte 8 und 9 auf gegenüberliegenden Seiten
des LED-Arrays in einer Ebene angeordnet und in direktem Kon
takt mit der darunterliegenden leitenden Schicht 12, 13. Eine
andere Kontaktierungsform, die insbesondere bei Verwendung ei
nes Arrays mit mehr als zwei Reihen LEDs notwendig ist, ist ei
ne in Fig. 5 dargestellte Kontaktloch-Technik (Via-hole Tech
nik). Die p-Anschlußkontakte 8 und 9 sind dabei auf derselben
Seite des LED-Arrays, jedoch auf verschiedenen Niveaus angeord
net. Der p-Anschlußkontakt 9 für das Potential B ist dabei mit
tels einer Via-hole Technik durch ein Via-hole 20 durch die se
miisolierende GaAs-Schicht 14 geführt und wird auf der Rücksei
te des Halbleitersubstrats mit einer elektrischen Schicht 21
oder Bahn zur p-dotierten GaAs-Schicht 13 geführt. Die elek
trisch leitende Schicht 21 auf der Chiprückseite wird von einer
Rückseitenpassivierung 25 aus Aluminiumoxid oder Siliziumnitrid
geschützt. Mit einem zweiten Via-hole 22 wird der elektrische
Leiter durch die semiisolierende GaAs-Schicht 14 in eine zu
sätzlich p⁺-dotierte GaAs-Schicht 23, 24 geführt. Diese ist in
direkter Verbindung mit der p-dotierten GaAs-Schicht 13. Die
zusätzliche p⁺-dotierte GaAs-Schicht 24 ist zur besseren Kon
taktherstellung mit dem elektrischen Leiter 21 über das Via
hole 22 eingeführt und wird genau wie die p-dotierte
GaAs-Schicht 13 von dem Graben 10 unterbrochen. Die p⁺-dotierte
GaAs-Schicht 23 liegt auf dem Potential A und die p⁺-dotierte
GaAs-Schicht 24 liegt auf dem Potential B. Falls mehrere Reihen
von LEDs vorgesehen sind, so müssen auf der Chiprückseite pa
rallel zueinander verschiedene elektrisch leitende Bahnen 21
hergestellt werden, die über Via-holes jeweils die entsprechen
de LED-Reihe kontaktieren. Neben dem p-Anschlußkontakt 9 für
das Potential B sind dann noch eine Reihe weiterer p-Anschluß
kontakte auf dem semiisolierenden GaAs 14 notwendig. Alternativ
könnten die Anschlußkontakte auch direkt durch die Via-holes
auf der Chiprückseite angelegt werden.
Ein weiteres Ausführungsbeispiel des erfindungsgemäßen
LED-Arrays ist in Fig. 7 und 8 dargestellt. Dabei wird die minde
stens semiisolierende GaAs-Schicht als Buried Isolation Layer
ausgebildet und nicht wie in den vorhergehenden Beispielen als
Substrat. Hier wird ein p-dotiertes GaAs-Substrat 26 verwendet,
auf das eine undotierte semiisolierende GaAs-Schicht 14 epitak
tisch aufgewachsen wird. Darauf folgen in üblicher Weise eine
p- oder p⁺-dotierte GaAs-Schicht 12, 13 und eine n-dotierte
GaAs-Schicht 15. Auch diese Schichten werden epitaktisch aufge
wachsen. Wie bereits oben beschrieben ist, erfolgt eine Ätzung
zur Trennung der LEDs und LED-Reihen und eine Grabenätzung, die
mindestens bis in die semiisolierende GaAs-Schicht 13 reichen
muß und im dargestellten Ausführungsbeispiel sogar bis in das
p-dotierte GaAs-Substrat 26 reicht. Die semiisolierende
GaAs-Schicht 13 ist hier als Buried Isolation Layer hergestellt wor
den. Der p-Anschlußkontakt 8 kontaktiert die p⁺-dotierte
GaAs-Schicht 12 und bildet damit den p-Kontakt für die LED 1. Der
p-Anschlußkontakt 9 für das Potential B ist auf einem tieferen
Niveau direkt auf dem p-dotierten GaAs-Substrat 26 angeordnet,
welches als Leiter dient und einen Kontakt zur LED 2 herstellt.
Dies erfolgt über ein p-dotiertes Diffusionsgebiet 27, welches
das p-dotierte GaAs-Substrat 26 und die p⁺-dotierte
GaAs-Schicht 13 verbindet und dabei die semiisolierende GaAs-Schicht
14 überbrückt.
Bezugszeichenliste
1 bis 6 LEDs
7 n-Anschlußkontakt
8 p-Anschlußkontakt (Potential A)
9 p-Anschlußkontakt (Potential B)
10 Graben
11 Oxidschicht
12 p-dotierte GaAs-Schicht (Potential A)
13 p-dotierte GaAs-Schicht (Potential B)
14 semiisolierende GaAs-Schicht
15 n-dotierte GaAs-Schicht
16 Metallschicht
17 Füllmaterial
18 Bereich unter n-Anschlußkontakt
19 kleiner Graben
20 Via-hole
21 elektrisch leitende Bahn
22 Via-hole
23 p⁺-dotierte GaAs-Schicht (Potential A)
24 p⁺-dotierte GaAs-Schicht (Potential B)
25 Rückseitenpassivierung
26 p-dotiertes GaAs-Substrat
27 p-dotiertes Diffusionsgebiet
7 n-Anschlußkontakt
8 p-Anschlußkontakt (Potential A)
9 p-Anschlußkontakt (Potential B)
10 Graben
11 Oxidschicht
12 p-dotierte GaAs-Schicht (Potential A)
13 p-dotierte GaAs-Schicht (Potential B)
14 semiisolierende GaAs-Schicht
15 n-dotierte GaAs-Schicht
16 Metallschicht
17 Füllmaterial
18 Bereich unter n-Anschlußkontakt
19 kleiner Graben
20 Via-hole
21 elektrisch leitende Bahn
22 Via-hole
23 p⁺-dotierte GaAs-Schicht (Potential A)
24 p⁺-dotierte GaAs-Schicht (Potential B)
25 Rückseitenpassivierung
26 p-dotiertes GaAs-Substrat
27 p-dotiertes Diffusionsgebiet
Claims (14)
1. LED-Array mit mehreren Reihen und Spalten von LEDs auf einem
Halbleitersubstrat, wobei die LEDs (1, 2, . . . 6) einzeln ansteu
erbar sind und hierzu eine elektrisch leitende Verbindung über
eine erste leitende Schicht in dem Halbleitersubstrat erfolgt,
dadurch gekennzeichnet,
daß unterhalb der ersten leitenden Schicht im Halbleiter substrat eine mindestens semiisolierende Schicht angeordnet ist,
daß die erste leitende Schicht durch Gräben (10) in der Weise unterbrochen ist, daß die Gräben (10) bis zur mindestens semi isolierenden Schicht reichen, daß die erste leitende Schicht unter Bildung von separaten Leiterbahnen in Längsstreifen zur reihenweise elektrischen Verbindung der LEDs (1, 3, 5; 2, 4, 6) unterteilt ist,
daß jede Leiterbahn der ersten leitenden Schicht mit einem An schlußkontakt (8, 9) verbunden ist,
daß zur spaltenweisen Verbindung (1, 2, 3, 4; 5, 6) der LEDs eine auf dem Halbleitersubstrat verlaufende zweite elektrisch leitende Schicht vorhanden ist, die unter Bildung von weiteren separaten Leiterbahnen in Querstreifen unterteilt ist,
daß unterhalb der zweiten leitenden Schicht und oberhalb der ersten leitenden Schicht eine isolierende Schicht vorgesehen ist.
daß unterhalb der ersten leitenden Schicht im Halbleiter substrat eine mindestens semiisolierende Schicht angeordnet ist,
daß die erste leitende Schicht durch Gräben (10) in der Weise unterbrochen ist, daß die Gräben (10) bis zur mindestens semi isolierenden Schicht reichen, daß die erste leitende Schicht unter Bildung von separaten Leiterbahnen in Längsstreifen zur reihenweise elektrischen Verbindung der LEDs (1, 3, 5; 2, 4, 6) unterteilt ist,
daß jede Leiterbahn der ersten leitenden Schicht mit einem An schlußkontakt (8, 9) verbunden ist,
daß zur spaltenweisen Verbindung (1, 2, 3, 4; 5, 6) der LEDs eine auf dem Halbleitersubstrat verlaufende zweite elektrisch leitende Schicht vorhanden ist, die unter Bildung von weiteren separaten Leiterbahnen in Querstreifen unterteilt ist,
daß unterhalb der zweiten leitenden Schicht und oberhalb der ersten leitenden Schicht eine isolierende Schicht vorgesehen ist.
2. LED-Array nach Anspruch 1,
dadurch gekennzeichnet,
daß die erste leitende Schicht im Halbleitersubstrat p-Kontakte für die LEDs (1 bis 6) bildet und
daß die zweite leitende Schicht auf dem Halbleitersubstrat n-Kontakte für die LEDs (1 bis 6) bildet.
daß die erste leitende Schicht im Halbleitersubstrat p-Kontakte für die LEDs (1 bis 6) bildet und
daß die zweite leitende Schicht auf dem Halbleitersubstrat n-Kontakte für die LEDs (1 bis 6) bildet.
3. LED-Array nach Anspruch 1 oder 2,
dadurch gekennzeichnet,
daß die zweite leitende Schicht auf dem Halbleitersubstrat von
einer Metallschicht (16) gebildet ist.
4. LED-Array nach einem der vorhergehenden Ansprüche,
dadurch gekennzeichnet,
daß die isolierende Schicht eine Oxidschicht (11) ist.
5. LED-Array nach einem der vorhergehenden Ansprüche,
dadurch gekennzeichnet,
daß die zweite leitende Schicht von p-dotiertem GaAs (12, 13)
gebildet ist.
6. LED-Array nach einem der vorhergehenden Ansprüche,
dadurch gekennzeichnet,
daß die mindestens semiisolierende Schicht aus einer semiiso
lierenden GaAs-Schicht (14) gebildet ist.
7. LED-Array nach einem der vorhergehenden Ansprüche,
dadurch gekennzeichnet,
daß die Gräben (10) mit einer Trennätzung hergestellt sind.
8. LED-Array nach einem der vorhergehenden Ansprüche,
dadurch gekennzeichnet,
daß die isolierende Schicht in ihrem Verlauf dem Graben (10)
angepaßt ist.
9. LED-Array nach einem der vorhergehenden Ansprüche,
dadurch gekennzeichnet,
daß die Gräben (10) mit einer Verfülltechnik verfüllt sind.
10. LED-Array nach einem der vorhergehenden Ansprüche,
dadurch gekennzeichnet,
daß die Anschlußkontakte (8, 9) der ersten leitenden Schicht im
Halbleiter mit einer Kontaktloch-Technik hergestellt sind.
11. LED-Array nach einem der vorhergehenden Ansprüche,
dadurch gekennzeichnet,
daß die mindestens semiisolierende Schicht in Buried Isolation
Layer-Technik erzeugt ist.
12. LED-Array nach einem der vorhergehenden Ansprüche,
dadurch gekennzeichnet,
daß das LED-Array für einen LED-Drucker mit zwei Reihen von
LEDs verwendet wird.
13. LED-Array nach Anspruch 12,
dadurch gekennzeichnet,
daß die zwei Reihen von LEDs in Längsrichtung versetzt zueinan
der angeordnet sind.
14. LED-Array nach einem der Ansprüche 12 oder 13,
dadurch gekennzeichnet,
daß zwei Anschlußkontakte (8, 9) vorgesehen sind und
daß die Anschlußkontakte auf gegenüberliegenden Seiten des
LED-Arrays angeordnet sind.
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
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Cited By (3)
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---|---|---|---|---|
DE10011318A1 (de) * | 2000-03-13 | 2001-09-20 | Visicontrol Ges Fuer Elektroni | Vorrichtung zur Prüfung und/oder Vermessung von Prüflingen |
WO2004070844A1 (en) * | 2003-02-05 | 2004-08-19 | University Of Strathclyde | MICRO-LEDs |
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Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5258629A (en) * | 1991-05-14 | 1993-11-02 | Eastman Kodak Company | Light-emitting diode print head with staggered electrodes |
Family Cites Families (3)
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---|---|---|---|---|
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Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5258629A (en) * | 1991-05-14 | 1993-11-02 | Eastman Kodak Company | Light-emitting diode print head with staggered electrodes |
Non-Patent Citations (1)
Title |
---|
"Electronics Letters" 23 (1987) 284-286 * |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE10011318A1 (de) * | 2000-03-13 | 2001-09-20 | Visicontrol Ges Fuer Elektroni | Vorrichtung zur Prüfung und/oder Vermessung von Prüflingen |
WO2004070844A1 (en) * | 2003-02-05 | 2004-08-19 | University Of Strathclyde | MICRO-LEDs |
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