EP0237539A1 - Dispositif de commande d'un imageur matriciel a memoire integree et son procede de commande. - Google Patents

Dispositif de commande d'un imageur matriciel a memoire integree et son procede de commande.

Info

Publication number
EP0237539A1
EP0237539A1 EP86905321A EP86905321A EP0237539A1 EP 0237539 A1 EP0237539 A1 EP 0237539A1 EP 86905321 A EP86905321 A EP 86905321A EP 86905321 A EP86905321 A EP 86905321A EP 0237539 A1 EP0237539 A1 EP 0237539A1
Authority
EP
European Patent Office
Prior art keywords
read
write
information
circuits
amplifier
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
EP86905321A
Other languages
German (de)
English (en)
Other versions
EP0237539B1 (fr
Inventor
Jean Dijon
Thierry Leroux
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Commissariat a lEnergie Atomique et aux Energies Alternatives CEA
Original Assignee
Commissariat a lEnergie Atomique CEA
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Commissariat a lEnergie Atomique CEA filed Critical Commissariat a lEnergie Atomique CEA
Publication of EP0237539A1 publication Critical patent/EP0237539A1/fr
Application granted granted Critical
Publication of EP0237539B1 publication Critical patent/EP0237539B1/fr
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3618—Control of matrices with row and column drivers with automatic refresh of the display panel using sense/write circuits

Definitions

  • the present invention relates to a device for controlling a matrix imager with integrated memory and its control method.
  • the invention applies in particular to any matrix imager with active matrix comprising an electro-optical display material of which an optical property such as an opacity, a refractive index, a transparency, an absorption, etc., can be changed with any excitation.
  • the invention applies particularly well to matrix imagers with liquid crystals without gray level, used for example as converters of electrical information into optical information, for the processing of optical images in real time, for analog display.
  • FIG. 1a represents, diagrammatically, a matrix imager with an active matrix, known and FIG. 1b, the control circuit associated with an elementary image point of this imager.
  • FIG. 1a In FIG. 1a are shown first and second insulating walls 1, 3 facing each other, kept apart and sealed by a seal 2 disposed around their periphery. Between these walls 1, 3 is inserted a display material 4 having an optical property.
  • n parallel row conductors denoted L i and m parallel column conductors, denoted C j , crossed with the row conductors, i and j being integers such as 1 ⁇ i ⁇ n and 1 ⁇ j ⁇ m; the row conductors and the column conductors convey electrical signals suitable for the excitation of the material 4.
  • a switch 5 such as a field effect transistor connected to an electrode E ij and to the conductors L i and C j .
  • the internal face of the other wall 3 is covered with a conductive material serving as a counter electrode 10.
  • This counter electrode is brought to a reference potential.
  • An image point I ij is defined in this imager by the region of overlap of an electrode E ij with the counter electrode 10, the electrode E ij and the counter electrode 10 respectively forming the two armatures of a capacitor whose display material, in particular liquid crystal, interposed between these frames forms the dielectric.
  • the counter-electrode 10 is brought to a reference potential V R whose value is periodically inverted and the conductors lines and the conductors columns convey electrical signals, for example of rectangular shape.
  • FIG. 1b represents in a known manner the electrical diagram of a control circuit associated with an image point I ij , this being represented by a capacitor.
  • a control circuit associated with an image point I ij , this being represented by a capacitor.
  • a field effect transistor 5 connected to one of the armatures of the capacitor corresponding to the electrode E ij ; the other armature of this capacitor corresponding to the counter-electrode is brought to the reference potential V R.
  • This capacitor allows the memorization of information to display at image point I ij .
  • the column electrical signal transmitted to the electrode E ij creates an electric field between the armatures of the capacitor constituted by the electrode E ij and the counter electrode.
  • This field causes a collective orientation of the liquid crystal molecules included between the armatures of the capacitor, when the transmitted signal is higher than a certain voltage, called threshold, corresponding to the minimum value necessary to excite the liquid crystal.
  • document FR-A-2,553,218 describes another type of matrix imager, with active matrix.
  • line conductors l connected by transistors to electrodes distributed in a matrix opposite the column electrodes, said transistors being further connected to a reference potential V R.
  • An image point of this imager is defined by the area of overlap of an electrode with a column electrode, these two electrodes respectively forming the two plates of a capacitor.
  • the electrical diagram of the control circuit associated with an image point of such an imager differs from that shown in FIG. 1b by the position of the capacitor.
  • the capacitor is in this case connected between the column conductor and the transistor, the latter being moreover connected to the corresponding line conductor and to the reference potential V R.
  • a control device comprises, in known manner, an image memory external to the imager connected via interfaces to control means such as a computer, an image controller connected to the image memory external, by means of logic circuits, circuits for processing serial video signals connected to the image controller and circuits for processing video signals connected to these processing circuits.
  • the computer manages the various elements of the control device and transmits the information to be displayed to the external image memory.
  • the image controller scans the information stored in the external image memory.
  • the processing circuits transmit to the signal processing circuits vi deo, developed from the signals provided by the image controller. These processing circuits make it possible to transcribe the video signals from means such as shift registers, into line signals and into column signals. The latter are transmitted respectively to the line conductors and to the column conductors, so as to obtain a point-by-point display of the imager.
  • This control device only allows information to be written to the image points of the imager. To refresh information at an image point, it is rewritten by taking the corresponding information from the external image memory and not from the image point itself. The refresh is carried out every 20 milliseconds and therefore the frequency of the video signal which contains the information to be displayed in series must be fast of the order of 5 MHz. Consequently, the control device must be produced in rapid technology, that is to say in monocrystalline silicon, which has the drawbacks of making its manufacture complex and its high manufacturing cost.
  • control devices whose image memory is integrated into the imager, making it possible to write but also to read and refresh information in image points of the imager.
  • Such a device is for example described in the document GB-A-2 113 444.
  • the subject of the invention is a new control device, the image memory of which is integrated into the imager, making it possible in particular to remedy the aforementioned drawbacks and in particular to be achievable in technology both fast and slow.
  • control device of the invention applies to all matrix imagers, with matrix active, and in particular to those described above.
  • the invention relates to a device for controlling a matrix imager comprising nm image points arranged in a matrix, a first family of n row conductors and a second family of m column conductors carrying signals suitable for excitation of an electrooptical display material, each image point of the imager, formed of a capacitor whose dielectric consists of the display material, being associated with a line conductor, a column conductor and a switch, each image point constituting an imager point memory in which one can write, read and refresh information, characterized in that this control device comprises m read / write circuits each connected to a column conductor for writing, reading and refreshing information at the image points associated with said column conductor, said read / write circuits being grouped into k packets, each packet uet comprising at most l read / write circuits, with m, l and k integers such as 1 ⁇ l ⁇ m and 1 ⁇ k ⁇ m, the read / write circuit packets being connected to a bidirectional data bus of l
  • the control device comprises processing means comprising k processing circuits each connected to a packet of read / write circuits, the read, write and refresh operations performed by the read circuits / write being selected via the processing circuits receiving the control signals and sending selection signals to the read / write circuits.
  • control device comprises a first selection circuit such as a decoder connected at the input to n 'address lines and at the output to the n line conductors with n ⁇ 2 n' , for selecting a single line conductor to that time.
  • a first selection circuit such as a decoder connected at the input to n 'address lines and at the output to the n line conductors with n ⁇ 2 n' , for selecting a single line conductor to that time.
  • control device comprises a second selection circuit such as a decoder connected at the input to k 'address lines and at the output to the k processing circuits with k ⁇ 2 k' to select a single packet of conductors. columns by choosing one processing circuit at a time.
  • a second selection circuit such as a decoder connected at the input to k 'address lines and at the output to the k processing circuits with k ⁇ 2 k' to select a single packet of conductors. columns by choosing one processing circuit at a time.
  • each line of the bidirectional data bus comprises a single conductor capable of conveying information in two opposite directions.
  • each line of the bidirectional data bus comprises a first and a second conductor capable of conveying information respectively in a first and a second direction, said first and second directions being opposite.
  • control device does not use an external image memory, which has the consequence of simplifying its production.
  • display made in several image points at the same time allows a realization in slow technology, that is to say in amorphous silicon.
  • the switch is a transistor.
  • each read / write circuit comprises:
  • writing means comprising, in the direction of information transfer, a first processing circuit and a first amplifier linked together,
  • reading means connected in parallel to the writing means, these reading means comprising, in the direction of information transfer, a second amplifier connected both to a storage device and to a second processing circuit, the storage device being further connected to the first processing circuit to allow the refreshment of the information read and stored.
  • the role of the first processing circuit is to transmit either information from the data bus to the first amplifier, or information from the storage device to the first amplifier, as a function of the selection signals received by this circuit.
  • the role of the second processing circuit is to transmit the information read to the data bus. Furthermore, this circuit optionally makes it possible to adapt the electrical signal corresponding to the information read to an electrical signal of binary type compatible with the logic levels of the external electronics, disposed at the output of the data bus.
  • This second processing circuit comprises for example a window comparator.
  • the first processing circuit of each read / write circuit comprises a pre mier transistor connected to the first amplifier, used to transfer information to be written to this first amplifier, and a second transistor connected on the one hand to the first transistor and to the amplifier and, on the other hand, to the storage device, this second transistor used to transfer information read to refresh (in other words to rewrite) to this first amplifier.
  • the memory device for each read / write circuit comprises a transistor and a capacitor connected together, the transistor being further connected to the second processing circuit and to the second amplifier and, the capacitor being further connected to the first processing circuit.
  • one of the first and second amplifiers of each read / write circuit is an inverting amplifier used to apply an alternating signal to the image points.
  • the invention also relates to a device for controlling a matrix imager comprising nm image points arranged in a matrix, a first family of n row conductors and a second family of m column conductors carrying signals suitable for the excitation of a electrooptical display material, each image point of the imager, formed of a capacitor, the dielectric of which consists of the display material being associated with a line conductor, a column conductor and a switch, each image point constituting a memory point of the imager in which one can write, read and refresh information, characterized in that this control device comprises m read / write circuits con each connected to a column conductor to write, read and refresh information at the image points associated with said column conductor, said read / write circuits being connected to a bidirectional data bus, the read, write and refresh operations performed by the read / write circuits being selected from control signals, each read / write circuit comprising:
  • writing means comprising, in the direction of information transfer, a first processing circuit and a first amplifier linked together,
  • reading means connected in parallel to the writing means, these reading means comprising, in the direction of information transfer, a second amplifier connected both to a storage device and to a second processing circuit, the storage device being further connected to the first processing circuit to allow the refreshment of the information read and stored.
  • the first and second processing circuits of each read / write circuit have the same function as those described above; they therefore preferably include the same elements. The same is true for the other elements of the read / write circuit.
  • this control device comprises processing means connected to the read / write circuits, the read, write and refresh operations performed by the read / write circuits being selected by means of the processing means receiving the control signals and sending selection signals to the read / write circuits.
  • the m read / write circuits are grouped into k packets, each packet comprising at most l read / write circuits, with m, l and k integers such as 1 ⁇ l ⁇ m and 1 ⁇ k ⁇ m, the data bus comprising l lines, the p th read / write circuit of a packet being connected to the p th line of said bus with p integer such that 1 ⁇ p ⁇ l.
  • the device according to the invention comprises in this case, processing means comprising k processing circuits each connected to a packet of read / write circuits, the read, write and refresh operations performed by the read / write circuits being selected via the processing circuits receiving the control signals and sending selection signals to the read / write circuits.
  • this control device comprises a first selection circuit connected at the input to n 'address lines and at the output to the n line conductors, with n ⁇ 2 n' , for selecting only one line conductor at a time.
  • this control device advantageously comprises a second selection circuit connected at the input to address lines and at the output to the processing means for selecting at least one column conductor at a time.
  • this second selection circuit makes it possible to select one packet of column conductors at a time and, if not, it selects only one column conductor at a time.
  • the invention also relates to a method for controlling a device according to the invention, characterized in that to read information at an image point of the imager by transmitting it from the image point to data bus via the read / write circuit corresponding to this image point or to write information at this image point by transmitting it in the opposite direction, both the row conductor and the column conductor corresponding to this point are selected image and to read information at an image point of the imager by transmitting it from the image point to the corresponding read / write circuit or to refresh information at this image point by transmitting it in the opposite direction, at least the line conductor is selected corresponding to this image point, these read, write and refresh operations being selected from the control signals.
  • FIGS. 1a and 1b already described, show diagrammatically, respectively, a matrix imager with active matrix of known type and the electrical diagram of the control circuit of an image point of this imager,
  • FIG. 2 represents a block diagram of an example of a control device according to the invention of a matrix imager
  • FIG. 3 shows an example of a read / write circuit according to the invention of an image point of the imager, said circuit being associated with the control circuit of this image point
  • Figure 4a represents an example timing diagram of signals applied to a row conductor and to a column conductor and the resulting signal applied at the corresponding image point, during a writing operation according to the invention
  • FIG. 4b represents a timing diagram of example signals applied to a row conductor, to a column conductor and at the corresponding image point, during an operation of reading according to the invention
  • FIG. 5 shows an example of a processing circuit of the control device according to the invention.
  • FIG. 2 shows a matrix imager 9 comprising nm elementary image points. Each image point is associated with a line conductor L i , with a column conductor C j , with i and j integers such as 1 ⁇ i ⁇ n and 1 ⁇ j ⁇ m, and with a switch such as a transistor with effect of field.
  • This imager is for example of the same type as those described above.
  • each assembly constituted by an image point and the switch associated with this image point bears the reference 7. Furthermore, for simplicity, the reference potential V R has not been shown.
  • the control device shown in FIG. 2 comprises a first selection circuit 13 such as a decoder connected to n 'address lines 14 and to the n line conductors, denoted L i , with n ⁇ 2 n' .
  • the m column conductors, denoted C j are grouped for example into k packets of l column conductors each, each column conductor C. being connected to a read / write circuit 15.
  • the m column conductors and their corresponding read / write circuits 15 are grouped into k packets of l column conductors and l circuits 15, by means of processing means comprising processing circuits 17, one processing circuit 17 per packet of the column conductors and of the read / write circuits 15. There is therefore k processing circuits 17 in this control device.
  • Each read / write circuit 15 of a packet is connected to the processing circuit 17 corresponding to this packet by a bus 12. Furthermore, each read / write circuit 15 of a packet is connected to a line of a bus 21 of bidirectional data of l lines, the p th read / write circuit of a packet being connected to the p th line of bus 21, with p integer such that 1 ⁇ p ⁇ l. Each read / write circuit is connected to the corresponding line of the bus 21, by a bidirectional conductor 16 or by two conductors capable of conveying information in opposite directions from one another. In the rest of the text, we will take the particular example of a bidirectional conductor 16.
  • Each line of the bidirectional bus 21 comprises a single conductor capable of conveying information in two opposite directions or else a first and a second conductor capable of conveying information respectively in a first and a second direction, the first and second directions being opposite.
  • Each processing circuit 17 is further connected to control means (not shown) such as a computer by a bus 20 and to a second selection circuit 19 such as a decoder.
  • This second selection circuit 19 is connected at the input to k 'address lines 18 and at the output to the k processing circuits by the conductors 18', with k ⁇ 2 k ' .
  • the first and second selection circuits 13 and 19 are produced from logic gates according to known principles. These circuits are for example of the same type as those described in the document DEA-3 101 987. On the other hand, examples of processing and read / write circuits 15 will be described in more detail, with reference to FIGS. 3 to 5.
  • Each image point I ij of the imager represented smelled by a capacitor, has the capacity to memorize information. All of these capacitors constitute an image memory integrated into the imager, in which information can be written, read and refreshed.
  • Each refresh operation of the information at the image points of the imager is preceded by an operation of reading this information at these image points.
  • These read and refresh operations can be carried out simultaneously on all the image points of a line of points corresponding to a selected line conductor. During these read and refresh operations, the information is conveyed from the image points to the corresponding read / write circuits and vice versa.
  • the read operations at the image points of the imager making it possible to transmit information from the image points to the data bus 21 via the corresponding read / write circuits and the write operations at the image points of the imager making it possible to transmitting information from the data bus 21 to the image points via the corresponding read / write circuits can be carried out independently. Furthermore, these read or write operations can only be carried out at the same time in a limited number of image points corresponding to the image points associated with both a selected column conductor packet and a selected row conductor. It is understood that the read operations making it possible to transmit information from the image points to the bus 21 can be followed by operations for refreshing this information at these image points, since this information is transmitted via the circuits of readind, writing.
  • I i j + l associated with both the row conductor and the selected column conductors can be transferred to bus 21 and information from this bus can be written at these image points, in other words, the information from the p th image point can be transmitted to the p th data line 'of the bus 21 with p integer such that 1 ⁇ P ⁇ l and the information to be written, carried by the p th bus data line can be transmitted to the p th column conductor of the selected packet and displayed in this p th image point.
  • the information read at the other image points associated with the selected row conductor and the unselected column conductors can be rewritten in these image points.
  • each line conductor By periodically selecting each line conductor, it is possible to periodically read and refresh the information contained at the image points of the imager by transmitting the information from the image points to the corresponding read / write circuits, and vice versa; moreover, in the case where column conductors are selected, it is possible to read or write information at the image points corresponding to both the line conductors and the selected column conductors, by transmitting the information from the image points to the data bus or the reverse, through the read / write circuits.
  • a line conductor L i To select a line conductor L i , send, from control means such as a cal culateur (not shown), electrical signals on the n 'address lines 14 at the input of the selection circuit 13. A zero signal corresponds to the binary element "0" and a non-zero signal to the binary element "1 ".
  • the selection circuit 13 will therefore select from the n 'parallel signals of the n' address lines 14, a single line conductor L. from among the n line conductors which are connected to it.
  • the selection circuit 13 therefore sends to the selected line conductor L i an electrical signal such that the resulting potential applied to the transistors 5 connected to this conductor is greater than or equal to the threshold voltage of the transistors 5, and to the other line conductors an electrical signal such that the resulting potential applied to the transistors connected to these conductors is less than this threshold voltage. All the transistors 5 connected to the conductor lig.ne L i selected, will therefore be in the on state, while the other transistors 5 associated with the other line conductors will be blocked.
  • Each processing circuit 17 prepares read, write or refresh selection signals, as a function of the signals from the selection circuit 19 and the control signals (read / write / refresh) from the control means and conveyed by the bus 20. These selection signals are then sent to the read / write circuits 15 which are connected to it by the buses 12.
  • FIG. 3 shows in detail an example of a read / write circuit 15 connected to a control circuit of the same type as that described in FIG. 1b, it being understood, as we have seen previously, that any other control circuit an active matrix matrix imager can be used.
  • a read / write circuit 15 comprises, in the direction of transfer of information, coming from a line of the data bus 21, from the conductor 16 to the corresponding column conductor C j , during a write operation, a first processing circuit 25 connected to an amplifier 27.
  • a read / write circuit comprises in parallel, in the direction of information transfer from a column conductor C j to the corresponding conductor 16, during a read operation, an inverting amplifier 29 connected to a second processing circuit 33 and a storage device 31 connected to both the inverting amplifier 29 and to the second processing circuit 33.
  • the storage device 31 is further connected to the first processing circuit 25.
  • the information to be written, read or rewritten at an image point I ij consists of the potential difference applied between the plates of the capacitor corresponding to this image point.
  • the first processing circuit 25 is produced by two transistors 24, 26 connected so as to constitute a switch; the storage device 31 is made by a transistor 30 and a capacitor 32.
  • the second processing circuit 33 is made for example by a window comparator well known to those skilled in the art, formed for example by an amplifier against -reacted or else logic gates and dividing bridges; he can be also produced by any device making it possible, from the information read, to determine the state of the corresponding image point, in other words to transform the information read into an electrical signal of the binary type compatible with the external electronics connected to the bus 21, ( a zero electrical signal corresponds to a non-displayed state and a non-zero electrical signal to a displayed state).
  • the capacitor 32 is connected on the one hand to the transistor 30 and to the transistor 26 and, on the other hand, to ground; in addition, the transistor 30 is connected to both the processing circuit 33 and the amplifier 29, and the transistor 26 is connected to both the transistor 24 and the amplifier 27.
  • the signals for selecting a write operation or an operation for updating information at the image point I ij , and the signals for selecting a read operation at this image point I ij are produced by the circuit 17 associated with the read / write circuit 15.
  • These selection signals are constituted by electrical signals applied to the circuit 15, at E and at 37 for a write operation, at L and at 35 for a read transfer operation the image point information on the bus 21 by the read / write circuit, in R and in 37 for a refresh operation and in L for a read operation transmitting the information from the image point to the read / write circuit and more precisely to the capacitor 32 of the storage device.
  • the signal will be transmitted to the capacitor corresponding to the image point I ij , by this transistor 5.
  • this potential difference will create an electric field which will therefore excite the molecules of the liquid crystal interposed between the armatures of this capacitor.
  • the information displayed at this point I ij therefore depends on the signal transmitted by the line of the bidirectional data bus 21.
  • the transistor 30 of the storage device being in the on state, it therefore transmits to the capacitor 32 the signal read in order to temporarily store the information contained by this signal.
  • the processing circuit 33 also in the on state, will transmit the signal read to the corresponding line of the bidirectional data bus 21 via the conductor 16.
  • the information contained in, the capacitor 32 makes it possible to refresh the corresponding image point, by rewriting this stored information.
  • the transistors 24 and 30 being blocked, the information will therefore pass through the transistor 26 and through the amplifier 27 before be transmitted to the corresponding column conductor C j .
  • the information initially contained in the capacitor I ij in the form of an electrical signal, will be rewritten with reverse polarity due to the signal inversion effected by the inverting amplifier 29.
  • the amplifier 29 has been chosen inverter, but we could just as easily have taken the inverting amplifier 27 and the non-inverting amplifier 29. Each time the information is refreshed, the polarity of the corresponding signal will be reversed; the application of an alternating signal to the capacitor I ij thus makes it possible to extend the life of the display material, such as the liquid crystal, interposed between the frames of this capacitor.
  • the refresh is carried out for example over a period of approximately 20 ms.
  • FIGS. 4a and 4b show examples of excitation signals V L i , V Cj applied respectively to a row conductor L i and to a column conductor C j during a writing operation (FIG. 4a) and during of a reading operation (FIG. 4b) of information at the corresponding image point, and the resulting signals V ij at the image point.
  • the excitation signals shown in this figure are rectangular impulse signals, but other signals such as sinusoidal signals could also have been applied.
  • the signal V L i applied to the line conductor L i is not zero during a time T called line time, equal to the addressing period T divided by the number of line conductors, n, of the device. Outside this line time T L , the signal V L i is zero.
  • the transistors associated with the line conductor L i are therefore in the on state only during the non-zero pulse of the signal V Li , that is to say during a time T L.
  • the transistor 5 associated with the image point I ij corresponding to a row conductor L i and to a column conductor C j being in the on state it transmits the signal V Cj applied to column C j , to capacitor I ij corresponding to the image point.
  • the signal V Cj is not zero, it is established between the armatures of the con densifier a potential difference equal to the signal V Cr. -V R.
  • the resulting signal V ij seen by the liquid crystal therefore has an equal amplitude V Cj -V R.
  • the armatures of the capacitor remain charged, the corresponding image point therefore keeps during this time T the information written during the line time T L , except for charge leaks.
  • a refresh operation consists in writing the information read. It therefore takes place as before, the signals V Cj and V ij will be the same but of opposite polarity to that of the previous period.
  • FIG. 5 represents an example of a processing circuit 17 of a control device according to the invention.
  • This circuit 17 comprises a logic gate 51 such as an AND gate with two inputs and a logic gate 53 such as a NOR gate also with two in very.
  • the two inputs of door 51 are connected respectively by a conductor 45 'to the corresponding conductor 18' of the selection circuit 19 and to the bus 20 by a conductor 41.
  • the two inputs of door 53 are respectively connected to the output of the door 51 and to the bus 20 via a conductor 43.
  • this circuit 17 comprises a conductor 45 connected to the selection circuit 19 via the corresponding conductor 18 'and two conductors 47 and 49 respectively connected to the bus 20.
  • the conductor 45, the door 51, the door 53, the conductor 47 and the conductor 49 are connected respectively at 35, E, R, L and 37 of all the read / write circuits associated with this processing circuit.
  • the signals applied at L and at 37 conveyed by the conductors 47 and 49 do not depend on the output signal from the selection circuit 19; therefore, these signals are identical for all of the read / write circuits of the control device and depend solely on the control signals.
  • control signals conveyed by the conductors 47 and 49 do not undergo electronic processing in the circuit 17 shown in FIG. 5, but of course, this example is not limiting; one could indeed use in circuit 17 other elements to process said signals.
  • the electrical signals sent to conductors 41, 43, 47 and 49 by bus 20 depend on the operations to be validated and the signal conveyed by conductors 45 and 45 'corresponds to a high level when the processing circuit is selected and to a level low otherwise.
  • the conductor 47 To validate an operation for reading the data from the image points to the read / write circuits, the conductor 47 must convey a signal at a high level "1".
  • the conductors 47 and 45 must respectively carry a signal at the high level.
  • the signals conveyed by the conductors 45 ′ and 41 must both be high for the output signal of door 51 is at the high level.
  • the output signal from door 51 must be at the low level as well as the signal conveyed by the conductor 43 so that the output signal from door 53 is at high level.
  • the conductor 49 must convey a signal at a high level.
  • control device according to the invention can be easily integrated into a conventional imager with attached devices.
  • the device according to the invention can be produced in slow technology and in particular in amorphous silicon.
  • control device made with reference to the selection of column conductors per packet is not limiting, in fact, the control device according to the invention also applies to column conductors selected in a unitary manner.
  • the examples of the various circuits described above of the device according to the invention are not limiting. Indeed, other modifications can be made to these circuits without departing from the scope of the invention.
  • the bidirectional data bus 21 could in particular have been connected to the read / write circuits 15 via the processing circuits 17, these circuits 17 would then have transferred the information from the bus 21 to the read / write circuits 15 and vice versa.
  • the selection circuits 13, 19 described in FIG. 2 are not essential for the operation of the device according to the invention, they make it possible to reduce the number of connections.

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Liquid Crystal Display Device Control (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)

Abstract

Ce dispositif de commande d'un imageur matriciel comprenant une première famille de n conducteurs lignes (Li) et une deuxième famille de m conducteurs colonnes (Cj) véhiculant des signaux appropriés à l'excitation d'un matériau d'affichage électrooptique aux points images (7) formant la mémoire intégrée de l'imageur (9), comprend un premier circuit de sélection (13) connecté à n' lignes d'adresses (14) et aux n conducteurs lignes (Li) avec n <= 2n', m circuits de lecture/écriture (15) connectés chacun à un conducteur colonne (Cj) et regroupés en k paquets, chaque paquet comportant au plus l circuits de lecture/écriture, avec m, l et k entiers tels que 1 <= l <= m et 1 <= k <= m, chaque piéme circuit de lecture/écriture d'un paquet étant connecté à la pième ligne d'un bus (21) de données bidirectionnel de l lignes, avec p entier tel que 1 <= p <= l, et k circuits de traitement (17) connectés chacun d'une part à un paquet de circuits de lecture/écriture (15) et, d'autre part à un deuxième circuit de sélection (19) connecté lui-même à k' lignes d'adresses (18) avec K <= 2k'. Application aux dispositifs d'affichage à cristaux liquides.

Description

Dispositif de commande d'un imageur matriciel à mémoire intégrée et son procédé de commande
La présente invention concerne un dispositif de commande d'un imageur matriciel à mémoire intégrée et son procédé de commande.
L'invention s'applique en particulier à tout imageur matriciel à matrice active comprenant un matériau d'affichage électro-optique dont une propriété optique telle qu'une opacité, un indice de réfraction une transparence, une absorption, etc..., peut être modifiée à l'aide d'une excitation quelconque.
L'invention s'applique particulièrement bien à des imageurs matriciels à cristaux liquides sans niveau de gris, utilisés par exemple comme convertisseurs d'informations électriques en informations optiques, pour le traitement des images optiques en temps réel, pour l'affichage analogique.
Dans le reste du texte, on prendra pour plus de clarté l'exemple du cristal liquide, étant bien entendu que tout autre matériau électro-optique peut être envisagé.
La figure 1a représente, se hématiquement, un imageur matriciel à matrice active, connu et la figure 1b, le circuit de commande associé à un point image élémentaire de cet imageur.
Sur la figure 1a sont représentées une première et une deuxième parois isolantes 1, 3 en regard l'une de l'autre, maintenues écartées et scellées par un joint 2 disposé sur leur pourtour. Entre ces parois 1, 3 est intercalé un matériau d'affichage 4 possédant une propriété optique.
Sur la face interne de l'une des parois 1 sont répartis n conducteurs lignes parallèles, notés Li et m conducteurs colonnes parallèles, notés Cj, croisés avec les conducteurs lignes, i et j étant des entiers tels que 1 ≤i≤n et 1≤j≤m ; les conducteurs lignes et les conducteurs colonnes véhiculent des signaux électriques appropriés à l'excitation du matériau 4.
Au croisement 11 de chaque conducteur ligne Li avec chaque conducteur colonne Cj se trouve un interrupteur 5 tel qu'un transistor à effet de champ relié à une électrode Ei j et aux conducteurs Li et Cj.
Par ailleurs, la face interne de l'autre paroi 3 est recouverte d'un matériau conducteur servant de contre-électrode 10. Cette contre-électrode est portée à un potentiel de référence.
Un point image Ii j est défini dans cet imageur par la région de recouvrement d'une électrode Ei j avec la contre-électrode 10, l'électrode Ei j et la contre-électrode 10 formant respectivement les deux armatures d'un condensateur dont le matériau d'affichage, notamment le cristal liquide, intercalé entre ces armatures forme le diélectrique.
Dans le cas particulier où le matériau d'affichage est un film de cristal liquide, pour éviter de le détériorer, la contre-électrode 10 est portée à un potentiel de référence VR dont la valeur est inversée périodiquement et les conducteurs lignes et les conducteurs colonnes véhiculent des signaux électriques par exemple de forme rectangulaire.
La figure 1b représente de façon connue le schéma électrique d'un circuit de commande associé à un point image Ii j , celui-ci étant représenté par un condensateur. Ainsi, au croisement d'un conducteur ligne L. et d'un conducteur colonne Cj est associé un transistor 5 à effet de champ, connecté à une des armatures du condensateur correspondant à l'électrode Ei j ; l'autre armature de ce condensateur correspondant à la contre-électrode est portée au potentiel de référence VR. Ce condensateur permet la mémorisation de l'information à afficher au point image Ii j.
Lorsqu' on applique sur la ligne Li un signal électrique tel que le potentiel résultant appliqué au transistor 5 correspondant est supérieur ou égal à la tension de seuil de ce transistor, celui-ci est à l'état passant ; il transmet alors le signal électrique appliqué à la colonne Cj, à l'électrode Ei j à laquelle il est relié. Lorsque le signal électrique appliqué sur la ligne Li est tel que le potentiel résultant appliqué au transistor 5 correspondant est inférieur à la tension de seuil du transistor 5, ce transistor se bloque quel que soit le signal de la colonne Cj et ne transmet aucun signal à l'électrode Ei j, qui conservera de ce fait sa charge initiale. Il en est de même pour chaque point image élémentaire de l'imageur.
Le signal électrique colonne transmis à l'électrode Ei j crée un champ électrique entre les armatures du condensateur constituées par l'électrode Ei j et la contre-électrode. Ce champ provoque une orientation collective des molécules de cristal liquide comprises entre les armatures du condensateur, lorsque le signal transmis est supérieur à une certaine tension, dite de seuil, correspondant à la valeur minimale nécessaire pour exciter le cristal liquide. En utilisant l'orientation collective et l'excitation ponctuelle des molécules de cristal liquide, on fait apparaître ainsi une image sur l'ensemble de l'imageur.
Il existe d'autres types d'imageurs matriciels à matrice active. Ainsi, par exemple, le document FR-A- 2 553 218 décrit un autre type d'imageur matriciel, à matrice active. Sur la face interne de l'une des parois de cet imageur sont disposés des conducteurs colonnes parallèles reliés à des électrodes colonnes parallèles et sur la face interne de l'autre paroi de cet imageur sont disposés des conducteurs lignes parai lèles reliés par des transistors à des électrodes répartis en matrice en regard des électrodes colonnes, lesdits transistors étant en outre reliés à un potentiel de référence VR.
Un point image de cet imageur est défini par la zone de recouvrement d'une électrode avec une électrode colonne, ces deux électrodes formant respectivement les deux armatures d'un condensateur.
Le schéma électrique du circuit de commande associé à un point image d'un tel imageur, diffère de celui représenté figure 1b par la position du condensateur. En effet, le condensateur est dans ce cas relié entre le conducteur colonne et le transistor, ce dernier étant relié par ailleurs au conducteur ligne correspondant et au potentiel de référence VR.
Les signaux appliqués aux conducteurs lignes et aux conducteurs colonnes des imageurs matriciels, comme ceux décrits précédemment, proviennent d'un dispositif de commande.
Un dispositif de commande comprend de façon connue, une mémoire d'image externe à l'imageur connectée par l'intermédiaire d'interfaces à des moyens de commande tels qu'un calculateur, un contrôleur d'image connecté à la mémoire d'image externe, par l'intermédiaire de circuits logiques, des circuits d'élaboration de signaux vidéo séries connectés au contrôleur d'image et des circuits de traitement des signaux vidéo connectés à ces circuits d'élaboration.
Le calculateur gère les différents éléments du dispositif de commande et transmet les informations à afficher à la mémoire d'image externe.
Le contrôleur d'image permet de lire par balayage les informations qui sont enregistrées dans la mémoire d'image externe. Les circuits d'élaboration transmettent aux circuits de traitement des signaux vi déo, élaborés à partir des signaux fournis par le contrôleur d'images. Ces circuits de traitement permettent de transcrire les signaux vidéo à partir de moyens tels que des registres à décalage, en signaux lignes et en signaux colonnes. Ces derniers sont transmis respectivement aux conducteurs lignes et aux conducteurs colonnes, de façon à obtenir un affichage point par point de l'imageur.
Ce dispositif de commande permet uniquement d'écrire des informations dans les points images de l'imageur. Pour rafraîchir une information en un point image, on la réécrit en prenant l'information correspondante dans la mémoire d'images externe et non au point image lui-même. Le rafraîchissement est effectué toutes les 20 millisecondes et de ce fait la fréquence du signal vidéo qui contient les informations à afficher en série doit être rapide de l'ordre de 5 MHz. En conséquence, le dispositif de commande doit être réalisé en technologie rapide, c'est-à-dire en silicium monocristallin, ce qui a pour inconvénients de rendre sa fabrication corrclexe et son coût de fabrication élevé.
On cc-naît par ailleurs, des dispositifs de commande dont la mémoire d'image est intégrée à l'imageur, permettant d'écrire mais aussi de lire et de rafraîchir des informations dans des points images de l'imageur.
Un tel dispositif est par exemple décrit dans le document GB-A-2 113 444.
L'invention a pour objet un nouveau dispositif de commande dont la mémoire d'image est intégrée à l'imageur, permettant notamment de remédier aux inconvénients précités et en particulier d'être réalisable en technologie aussi bien rapide que lente.
Le cispositif de commande de l'invention s'applique à tous les imageurs matriciels, à matrice active, et notamment à ceux décrits précédemment.
De façon plus précise, l'invention a pour objet un dispositif de commande d'un imageur matriciel comprenant n.m points images disposés en matrice, une première famille de n conducteurs lignes et une deuxième famille de m conducteurs colonnes véhiculant des signaux appropriés à l'excitation d'un matériau d'affichage électrooptique, chaque point image de l'imageur, formé d'un condensateur dont le diélectrique est constitué du matériau d'affichage, étant associé à un conducteur ligne, à un conducteur colonne et à un interrupteur, chaque point image constituant une mémoire point de l'imageur dans laquelle on peut écrire, lire et rafraîchir une information, caractérisé en ce que ce dispositif de commande comprend m circuits de lecture/écriture connectés chacun à un conducteur colonne pour écrire, lire et rafraîchir une information aux points images associés audit conducteur colonne, lesdits circuits de lecture/écriture étant regroupés en k paquets, chaque paquet comportant au plus l circuits de lecture/écriture, avec m, l et k entiers tels que 1≤l≤m et 1≤k≤m, les paquets de circuits de lecture/écriture étant connectés à un bus de données bidirectionnel de l lignes, le piéme circuit de lecture/écriture d'un paquet étant relié à la piéme ligne dudit bus, avec p entier tel que 1 ≤p≤ l, les opérations de lecture, d'écriture et de rafraîchissement effectuées par les circuits de lecture/écriture étant sélectionnées à partir de signaux de commande.
Dans le cas où k et l sont des multiples de m, tous les paquets ont de préférence le même nombre l de circuits de lecture/écriture (m=l.k). Dans le cas contraire, tous les paquets n'ont pas le même nombre de circuits de lecture/écriture et en particulier un de ces paquets a un nombre de circuits de lecture/écriture inférieur à celui des autres paquets. Selon un mode préféré de réalisation, le dispositif de commande comprend des moyens de traitement comportant k circuits de traitement connectés chacun à un paquet de circuits de lecture/écriture, les opérations de lecture, d'écriture et de rafraîchissement effectuées par les circuits de lecture/écriture étant sélectionnées par l'intermédiaire des circuits de traitement recevant les signaux de commande et envoyant des signaux de sélection aux circuits de lecture/écriture.
De façon avantageuse, le dispositif de commande comprend un premier circuit de sélection tel qu'un décodeur connecté en entrée à n' lignes d'adresses et en sortie aux n conducteurs lignes avec n ≤2n ', pour sélectionner un seul conducteur ligne à la fois.
De préférence, le dispositif de commande comprend un deuxième circuit de sélection tel qu'un décodeur connecté en entrée à k' lignes d'adresses et en sortie aux k circuits .de traitement avec k ≤2k' pour sélectionner un seul paquet de conducteurs colonnes en choisissant un circuit de traitement à la fois.
Selon un mode de réalisation du dispositif, chaque ligne du bus de données bidirectionnel comprend un seul conducteur apte à véhiculer les informations dans deux sens opposés.
Selon une variante de réalisation du dispositif, chaque ligne du bus de données bidirectionnel comprend un premier et un deuxième conducteurs aptes à véhiculer les informations respectivement dans un premier et un deuxième sens, lesdits oremier et deuxième sens étant opposés.
Le dispositif de commande conforme à l'invention n'utilise pas de mémoire d'image externe, ce qui a pour conséquence de simplifier sa réalisation. De plus, l'affichage réalisé dans plusieurs points images à la fois permet une réalisation en technologie lente, c'est-à-dire en silicium amorphe.
Selon un autre mode préféré de réalisation du dispositif de commande, l'interrupteur est un transistor.
Selon un mode de réalisation du dispositif de commande, chaque circuit de lecture/écriture comprend :
- des moyens d'écriture comportant, dans le sens de transfert de l'information, un premier circuit de traitement et un premier amplificateur reliés entre eux,
- des moyens de lecture connectés en parallèle aux moyens d'écriture, ces moyens de lecture comportant dans le sens de transfert de l'information, un second amplificateur connecté à la fois à un dispositif de mémorisation et à un deuxième circuit de traitement, le dispositif de mémorisation étant en outre connecté au premier circuit de traitement pour permettre le rafraîchissement de l'information lue et mémorisée.
Le premier circuit de traitement a pour rôle de transmettre soit une information du bus de données au premier amplificateur, soit une information du dispositif de mémorisation au premier amplificateur, en fonction des signaux de sélection reçus par ce circuit.
Le deuxième circuit de traitement a pour rôle de transmettre l'information lue au bus de données. En outre, ce circuit permet éventuellement d'adapter le signal électrique correspondant à l'information lue à un signal électrique de type binaire compatible avec les niveaux logiques de l'électronique extérieure, disposée en sortie du bus de données. Ce deuxième circuit de traitement comprend par exemple un comparateur à fenêtre.
Selon un mode préféré de réalisation du dispositif de commande, le premier circuit de traitement de chaque circuit de lecture/écriture comprend un pre mier transistor connecté au premier amplificateur, servant à transférer une information à écrire à ce premier amplificateur, et un deuxième transistor connecté d'une part au premier transistor et à l'amplificateur et, d'autre part, au dispositif de mémorisation, ce deuxième transistor servant à transférer une information lue à rafraîchir (autrement dit à réécrire) à ce premier amplificateur.
Selon un autre mode préféré de réalisation du dispositif de commande, le dispositif de mémorisation de chaque circuit de lecture/écriture comprend un transistor et un condensateur reliés entre eux, le transistor étant en outre connecté au deuxième circuit de traitement et au second amplificateur et, le condensateur étant en outre relié au premier circuit de traitement.
Selon un autre mode préféré de réalisation du dispositif de commande, l'un des premier et second amplificateurs de chaque circuit de lecture/écriture est un amplificateur inverseur servant à appliquer un signal alternatif aux points images.
L'invention a également pour objet un dispositif de commande d'un imageur matriciel comprenant n.m points images disposés en matrice, une première famille de n conducteurs lignes et une deuxième famille de m conducteurs colonnes véhiculant des signaux appropriés à l'excitation d'un matériau d'affichage électrooptique, chaque point image de l'imageur, formé d'un condensateur dont le diélectrique est constitué du matériau d'affichage étant associé à un conducteur ligne, à un conducteur colonne et à un interrupteur, chaque point image constituant une mémoire point de l'imageur dans laquelle on peut écrire, lire et rafraîchir une information, caractérisé en ce que ce dispositif de commande comprend m circuits de lecture/écriture con nectés chacun à un conducteur colonne pour écrire, lire et rafraîchir une information aux points images associés audit conducteur colonne, lesdits circuits de lecture/écriture étant connectés à un bus de données bidirectionnel, les opérations de lecture, d'écriture et de rafraîchissement effectuées par les circuits de lecture/écriture étant sélectionnées à partir de signaux de commande, chaque circuit de lecture/écriture comprenant :
- des moyens d'écriture comportant, dans le sens de transfert de l'information, un premier circuit de traitement et un premier amplificateur reliés entre eux,
- des moyens de lecture connectés en parallèle aux moyens d'écriture, ces moyens de lecture comportant dans le sens du transfert de l'information, un second amplificateur connecté à la fois à un dispositif de mémorisation et à un deuxième circuit de traitement, le dispositif de mémorisation étant en outre connecté au premier circuit de traitement pour permettre le rafraîchissement de l'information lue et mémorisée.
Le premier et le deuxième circuits de traitement de chaque circuit de lecture/écriture ont la même fonction que ceux décrits précédemment ; ils comportent donc de préférence les mêmes éléments. Il en est de même pour les autres éléments du circuit de lecture/écriture.
Selon un mode préféré de réalisation, ce dispositif de commande comprend des moyens de traitement reliés aux circuits de lecture/écriture, les opérations de lecture, d'écriture et de rafraîchissement effectuées par les circuits de lecture/écriture étant sélectionnées par l'intermédiaire des moyens de traitement recevant les signaux de commande et envoyant des signaux de sélection aux circuits de lecture/écriture.
Selon un autre mode préféré de réalisation, les m circuits de lecture/écriture sont regroupés en k paquets, chaque paquet comportant au plus l circuits de lecture/écriture, avec m, l et k entiers tels que 1≤l≤m et 1≤k≤m, le bus de données comportant l lignes, le pième circuit de lecture/écriture d'un paquet étant relié à la pième ligne dudit bus avec p entier tel que 1 ≤p≤l. De façon avantageuse, le dispositif conforme à l'invention comprend dans ce cas, des moyens de traitement comportant k circuits de traitement connectés chacun à un paquet de circuits de lecture/écriture, les opérations de lecture, d'écriture et de rafraîchissement effectuées par les circuits de lecture/écriture étant sélectionnées par l'intermédiaire des circuits de traitement recevant les signaux de commande et envoyant des signaux de sélection aux circuits de lecture/écriture.
De préférence, ce dispositif de commande comprend un premier circuit de sélection connecté en entrée à n' lignes d'adresses et en sortie aux n conducteurs lignes, avec n≤2n' , pour sélectionner un seul conducteur ligne à la fois.
De plus, ce dispositif de commande comprend de façon avantageuse un deuxième circuit de sélection connecté en entrée à des lignes d'adresses et en sortie aux moyens de traitement pour sélectionner au moins un conducteur colonne à la fois.
Lorsque les circuits de lecture/écriture sont regroupés en paquets, ce deuxième circuit de sélection permet de sélectionner un paquet de conducteurs colonnes à la fois et dans le cas contraire, il sélectionne un seul conducteur colonne à la fois.
L'invention a aussi pour objet un procédé de commande d'un dispositif conforme à l'invention, caractérisé en ce que pour lire une information en un point image de l'imageur en la transmettant du point image au bus de données par l'intermédiaire du circuit de lecture/écriture correspondant à ce point image ou pour écrire une information en ce point image en la transmettant en sens inverse, on sélectionne à la fois le conducteur ligne et le conducteur colonne correspondant à ce point image et pour lire une information en un point image de l'imageur en la transmettant du point image au circuit de lecture/écriture correspondant ou pour rafraîchir une information en ce point image en la transmettant en sens inverse, on sélectionne au moins le conducteur ligne correspondant à ce point image, ces opérations de lecture, d'écriture et de rafraîchissement étant sélectionnées à partir des signaux de commande.
D'autres caractéristiques et avantages de l'invention ressortiront mieux de la description qui va suivre donnée à titre purement illustratif et non limitatif.
La description est faite en référence aux figures 1a à 5 annexées dans lesquelles :
- les figures 1a et 1b, déjà décrites, représentent sehématiquement, respectivement un imageur matriciel à matrice active de type connu et le schéma électrique du circuit de commande d'un point image de cet imageur,
- la figure 2 représente un synoptique d'un exemple de dispositif de commande conforme à l'invention d'un imageur matriciel,
- la figure 3 représente un exemple de circuit de lecture/écriture conforme à l'invention d'un point image de l'imageur, ledit circuit étant associé au circuit de commande de ce point image, la figure 4a représente un chronogramme d'exemple de signaux appliqués à un conducteur ligne et à un conducteur colonne et le signal résultant appliqué au point image correspondant, lors d'une opération d'écriture selon l'invention, la figure 4b représente un chronogramme d'exemple de signaux appliqués à un conducteur ligne, à un conducteur colonne et au point image correspondant, lors d'une opération de lecture selon l'invention, et
- la figure 5 représente un exemple de circuit de traitement du dispositif de commande conforme à l'invention.
Sur la figure 2 est représenté un imageur matriciel 9 comportant n.m points images élémentaires. Chaque point image est associé à un conducteur ligne Li, à un conducteur colonne Cj, avec i et j entiers tels que 1 ≤i ≤n et 1 ≤j≤m, et à un interrupteur tel qu'un transistor à effet de champ.
Cet imageur est par exemple du même type que ceux décrits précédemment.
Sur la figure 2, chaque ensemble constitué par un point image et l'interrupteur associé à ce point image porte la référence 7. Par ailleurs, pour plus de simplicité, le potentiel de référence VR n'a pas été représenté.
Le dispositif de commande représenté figure 2 comprend un premier circuit de sélection 13 tel qu'un décodeur connecté à n' lignes d'adresse 14 et aux n conducteurs lignes, notés Li, avec n ≤2n '. Les m conducteurs colonnes, notés Cj, sont regroupés par exemple en k paquets de l conducteurs colonnes chacun, chaque conducteur colonne C. étant connecté à un circuit 15 de lecture/écriture. Les m conducteurs colonnes et leurs circuits 15 de lecture/écriture correspondants sont regroupés en k paquets de l conducteurs colonnes et de l circuits 15, par l'intermédiaire de moyens de traitement comprenant des circuits de traitement 17, un circuit de traitement 17 par paquet de l conducteurs colonnes et de l circuits 15 de lecture/écriture. Il y a donc k circuits de traitement 17 dans ce dispositif de commande.
Chaque circuit 15 de lecture/écriture d'un paquet est connecté au circuit de traitement 17 correspondant à ce paquet par un bus 12. Par ailleurs, chaque circuit de lecture/écriture 15 d'un paquet est relié à une ligne d'un bus 21 de données bidirectionnel de l lignes, le pième circuit de lecture/écriture d'un paquet étant relié à la pième ligne du bus 21, avec p entier tel que 1 ≤p≤ l. Chaque circuit de lecture/écriture est relié à la ligne correspondante du bus 21, par un conducteur 16 bidirectionnel ou par deux conducteurs aptes à véhiculer les informations en sens opposés l'un de l'autre. Dans le reste du texte, on prendra l'exemple particulier d'un conducteur 16 bidirectionnel.
Chaque ligne du bus bidirectionnel 21 comprend un conducteur unique apte à véhiculer les informations dans deux sens opposés ou bien un premier et un deuxième conducteurs aptes à véhiculer les informations respectivement dans un premier et un deuxième sens, les premier et deuxième sens étant opposés.
Chaque circuit de traitement 17 est connecté en outre à des moyens de commande (non représentés) tels qu'un calculateur par un bus 20 et à un deuxième circuit de sélection 19 tel qu'un décodeur. Ce deuxième circuit de sélection 19 est connecté en entrée à k' lignes d'adresses 18 et en sortie aux k circuits de traitement par les conducteurs 18', avec k ≤2k'.
Les premier et deuxième circuits de sélection 13 et 19 sont réalisés à partir de portes logiques selon des principes connus. Ces circuits sont par exemple du même type que ceux décrits dans le document DEA-3 101 987. En revanche, des exemples de circuits de traitement et de lecture/écriture 15 seront décrits plus en détail, en référence aux figures 3 à 5.
Chaque point image Ii j de l'imageur, repré sente par un condensateur, a la capacité de mémoriser des informations. L'ensemble de ces condensateurs constitue une mémoire d'image intégrée à l'imageur, dans laquelle on peut écrire, lire et rafraîchir des informations.
Chaque opération de rafraîchissement des informations aux points images de l'imageur est précédée d'une opération de lecture de ces informations en ces points images. Ces opérations de lecture et de rafraîchissement peuvent être effectuées en même temps sur l'ensemble des points images d'une ligne de points correspondant à un conducteur ligne sélectionné. Au cours de ces opérations de lecture et de rafraîchissement, les informations sont véhiculées des points images aux circuits de lecture/écriture correspondants et inversement.
Les opérations de lecture aux points images de l'imageur permettant de transmettre des informations des points images au bus de données 21 par l'intermédiaire des circuits de lecture/écriture correspondants et les opérations d'écriture aux points images de l'imageur permettant de transmettre des informations du bus de données 21 aux points images par l'intermédiaire des circuits de lecture/écriture correspondants peuvent s'effectuer de façon indépendante. Par ailleurs, ces opérations de lecture ou d'écriture ne peuvent être effectuées en même temps que dans un nombre limité de points images correspondant aux points images associés à la fois à un paquet de conducteurs colonnes sélectionnés et à un conducteur ligne sélectionné. Il est bien entendu que les opérations de lecture permettant de transmettre des informations des points images au bus 21 peuvent être suivies d'opérations de rafraîchissement de ces informations en ces points images, étant donné que ces informations sont transmises par l'intermédiaire des circuits de lecture/écriture. Ainsi, lorsqu'un conducteur ligne Li et un paquet de l conducteurs colonnes Cj, Cj+1,... Cj+l sont sélectionnés, les informations contenues dans tous les points images correspondant au conducteur ligne Li peuvent être lues, les informations lues étant transférées aux circuits de lecture/écriture. Les informations lues aux points ima.ges Ii j, Ii j+1,... Ii j+l associés à la fois au conducteur ligne et aux conducteurs colonnes sélectionnés peuvent être transférées au bus 21 et des informations provenant de ce bus peuvent être écrites en ces points images, autrement dit, l'information du pième point image peut être transmise à la pième ligne de données 'du bus 21 avec p entier tel que 1 ≤P≤ l et l'information à écrire, véhiculée par la pième ligne de données du bus peut être transmiseau pième conducteur colonne du paquet sélectionné et affiché dans ce pième point image. En revanche, les informations lues aux autres points images associés au conducteur ligne sélectionné et aux conducteurs colonnes non sélectionnés peuvent être réécrites dans ces points images.
En sélectionnant périodiquement chaque conducteur ligne, on peut lire et rafraîchir périodiquement les informations contenues aux points images de l'imageur en transmettant les informations des points images aux circuits de lecture/écriture correspondants, et inversement ; ce plus, dans le cas où des conducteurs colonnes soit sélectionnés, on peut lire ou écrire des informations aux points images correspondant à la fois aux conducteurs lignes et aux conducteurs colonnes sélectionnés, en transmettant les informations des points images au bus de données ou l'inverse, par l'intermédiaire des circuits de lecture/écriture.
La suite de la description permet de mieux comprendre le fonctionnement d'un tel dispositif.
Pour sélectionner un conducteur ligne Li, on envoie, à partir des moyens de commande tel qu'un cal culateur (non représenté), des signaux électriques sur les n' lignes d'adresses 14 en entrée du circuit de sélection 13. Un signal nul correspond à l'élément binaire "0" et un signal non nul à l'élément binaire "1". Le circuit de sélection 13 va donc sélectionner à partir des n' signaux parallèles des n' lignes d'adresses 14, un seul conducteur ligne L. parmi les n conducteurs lignes qui lui sont connectés. Le circuit de sélection 13 envoie donc au conducteur ligne Li sélectionné un signal électrique tel que le potentiel résultant appliqué aux transistors 5 reliés à ce conducteur soit supérieur ou égal à la tension de seuil des transistors 5, et aux autres conducteurs lignes un signal électrique tel que le potentiel résultant appliqué aux transistors reliés à ces conducteurs soit inférieur à cette tension de seuil. Tous les transistors 5 connectés au conducteur lig.ne Li sé-lectionné, vont donc se trouver à l'état passant, tandis que les autres transistors 5 associés aux autres conducteurs lignes seront bloqués.
De même, pour sélectionner un paquet de l conducteurs colonnes Cj,...Cj+l, on envoie à partir des moyens de commande sur l'entrée du circuit de sélection 19, k' signaux parallèles par l'intermédiaire des k' lignes d'adresses 18. Le circuit de sélection 19 va alors sélectionner un circuit de traitement 17 parmi les k circuits de traitement 17 du dispositif qui lui sont connectés.
Chaque circuit de traitement 17 élabore des signaux de sélection de lecture, d'écriture ou de rafraîchissement, en fonction des signaux issus du circuit de sélection 19 et des signaux de commande (lecture/écriture/rafraîchissement) issus des moyens de commande et véhiculés par le bus 20. Ces signaux de sélection sont alors envoyés aux l circuits de lecture/écriture 15 qui lui sont connectés par les bus 12. La figure 3 représente en détail un exemple de circuit de lecture/écriture 15 connecté à un circuit de commande du même type que celui décrit figure 1b, étant bien entendu, comme on l'a vu précédemment, que tout autre circuit de commande d'un imageur matriciel à matrice active peut être utilisé.
Un circuit de lecture/écriture 15 comprend dans le sens de transfert de l'information, provenant d'une ligne du bus 21 de données, du conducteur 16 vers le conducteur colonne Cj correspondant, lors d'une opération d'écriture, un premier circuit de traitement 25 connecté à un amplificateur 27. De même, un circuit de lecture/écriture comprend en parallèle, dans le sens de transfert de l'information d'un conducteur colonne Cj vers le conducteur 16 correspondant, lors d'une opération de lecture, un amplificateur inverseur 29 connecté à un deuxième circuit de traitement 33 et un dispositif de mémorisation 31 connecté à la fois à l'amplificateur inverseur 29 et au deuxième circuit de traitement 33. Le dispositif de mémorisation 31 est connecté en outre au premier circuit de traitement 25.
L'information à écrire, à lire ou à réécrire en un point image Ii j est constituée par la différence de potentiel appliquée entre les armatures du condensateur correspondant à ce point image.
Dans l'exemple du circuit de lecture/écriture représenté en figure 3, le premier circuit de traitement 25 est réalisé par deux transistors 24, 26 reliés de façon à constituer un aiguillage ; le dispositif de mémorisation 31 est réalisé par un transistor 30 et un condensateur 32. Le deuxième circuit de traitement 33 est réalisé par exemple par un comparateur à fenêtre bien connu de l'homme de l'art, formé par exemple d'un amplificateur contre-réactionné ou bien de portes logiques et de ponts diviseurs ; il peut être également réalisé par tout dispositif permettant à partir de l'information lue de déterminer l'état du point image correspondant, autrement dit de transformer l'information lue en un signal électrique du type binaire compatible avec l'électronique extérieure reliée au bus 21, (un signal électrique nul correspond à un état non affiché et un signal électrique non nul à un état affiché).
Le condensateur 32 est relié d'une part au transistor 30 et au transistor 26 et, d'autre part, à la masse ; en outre, le transistor 30 est relié à la fois au circuit de traitement 33 et à l'amplificateur 29, et le transistor 26 est relié à la fois au transistor 24 et à l'amplificateur 27.
Les signaux de sélection d'une opération d'écriture ou d'une opération de rafraîchissement d'une information au point image Ii j, et les signaux de sélection d'une opération de lecture en ce point image Ii j sont élaborés par le circuit de traitement 17 associé au circuit de lecture/écriture 15. Ces signaux de sélection sont constitués par des signaux électriques appliqués au circuit 15, en E et en 37 pour une opération d'écriture, en L et en 35 pour une opération de lecture transférant l'information du point image au bus 21 par le circuit de lecture/écriture, en R et en 37 pour une opération de rafraîchissement et en L pour une opération de lecture transmettant l'information du point image au circuit de lecture/écriture et de façon plus précise au condensateur 32 du dispositif de mémorisation.
Pour effectuer une opération d'écriture au point image Ii j, correspondant à un conducteur ligne Li et à un conducteur colonne Cj, on sélectionne donc le conducteur ligne Li et le conducteur colonne Cj. Le transistor 5 associé à ce point image est alors à l'état passant. Par ailleurs, on envoie un signal électrique non nul en E sur le transistor 24 du circuit de traitement 25 et un signal électrique non nul en 37 sur l'amplificateur 27 de façon à ce que le transistor 24 et l'amplificateur 27 soient à l'état passant. L'infomation véhiculée sous forme de signal électrique par le conducteur 16 et provenant de la ligne correspondante du bus 21 de données va passer par le transistor 24 puis être amplifiée par l'amplificateur 27 avant d'être transmise au conducteur Cj. Le transistor 5 étant à l'état passant, le signal va être transmis au condensateur correspondant au point image Ii j, par ce transistor 5. Entre les armatures du condensateur, il s'établit alors une différence de potentiel proportionnelle au signal transmis, cette différence de potentiel va créer un champ électrique qui va donc exciter les molécules du cristal liquide intercalées entre les armatures de ce condensateur.
L'information affichée en ce point Ii j dépend donc du signal transmis par la ligne du bus 21 de données bidirectionnel.
Pour lire une information au point image Ii j et la transférer à la ligne du bus 21 correspondante on sélectionne le conducteur ligne et le conducteur colonne correspondants et on envoie un signal électrique non nul en 35 sur le circuit de traitement 33 et un signal électrique non nul en L sur le transistor 30 du dispositif de mémorisation 31 de façon à rendre passants le circuit 33 et le transistor 30. L'information contenue par le condensateur Ii j, sous forme de champ électrique, est transférée vers l'amplificateur inverseur 29, l'amplificateur 27 étant en état de haute impédance du fait qu'il n'ait pas reçu de signal électrique en 37. A la sortie de l'amplificateur 29, le signal provenant du condensateur est inversé et transmis d'une part au dispositif de mémorisation 31 et, d'autre part, au circuit de traitement 33. Le transistor 30 du dispositif de mémorisation étant à l'état passant, il transmet donc au condensateur 32 le signal lu afin de mémoriser temporairement l'information contenue par ce signal. D'autre part, le circuit de traitement 33 également à l'état passant va transmettre le signal lu vers la ligne correspondante du bus 21 de données bidirectionnel par l'intermédiaire du conducteur 16.
Pour lire une information au point image Ii j correspondant à un conducteur ligne Li et à un conducteur colonne Cj et la transférer au condensateur 32, il suffit de sélectionner le conducteur ligne correspondant, (le conducteur colonne Cj pouvant être ou non sélectionné), et d'envoyer un signal électrique non nul en L sur le transistor 30 de façon à le rendre passant. Ce transistor 30 transmet alors au condensateur 32 l'information lue.
L ' i n f o r ma t i on contenue dans, le condensateur 32, sous forme de champ électrique, permet de rafraîchir le point image correspondant, en réécrivant cette information mémorisée. Ainsi, pour réécrire une information, au point image Ii j, il suffit de sélectionner le conducteur ligne Li correspondant (le conducteur colonne Cj pouvant être ou non sélectionné) et d'envoyer un signal électrique non nul en R pour rendre passant le transistor 26 du circuit de traitement 25 et un signal électrique non nul en 37 pour rendre passant l'amplificateur 27. Les transistors 24 et 30 étant bloqués, l'information va donc passer par le transistor 26 et par l'amplificateur 27 avant d'être transmise au conducteur colonne Cj correspondant. L'information initialement contenue dans le condensateur Ii j, sous forme de signal électrique, va être réécrite avec une polarité inverse du fait de l'inversion de signal effectué par l'amplificateur inverseur 29.
L'amplificateur 29 a été choisi inverseur, mais on aurait pu tout aussi bien prendre l'amplificateur 27 inverseur et l'amplificateur 29 non inverseur. A chaque rafraîchissement de l'information, la polarité du signal correspondant va être inversée ; l'application d'un signal alternatif au condensateur Ii j permet ainsi de prolonger la durée de vie du matériau d'affichage, tel que le cristal liquide, intercalé entre les armatures de ce condensateur. Le rafraîchissement est effectué par exemple sur une période d'environ 20 ms.
Les chronogrammes des figures 4a et 4b montrent des exemples de signaux d'excitation VL i, VCj appliqués respectivement à un conducteur ligne Li et à un conducteur colonne Cj lors d'une opération d'écriture (figure 4a) et lors d'une opération de lecture (figure 4b) d'une information au point image correspondant, et les signaux résultants Vi j au point image. Les signaux d'excitation représentés sur cette figure sont des signaux rectangulaires impulsionnels, mais d'autres signaux tels que des signaux sinusoïdaux auraient pu également être appliqués.
Le signal VL i appliqué au conducteur ligne Li est non nul pendant un temps T appelé temps ligne, égal à la période d'adressage T divisée par le nombre de conducteurs lignes, n, du dispositif. En dehors de ce temps ligne TL, le signal VL i est nul. Les transistors associés au conducteur ligne Li sont donc à l'état passant uniquement pendant l'impulsion non nulle du signal VLi, c'est-à-dire pendant un temps TL . Ainsi, lors d'une opération d'écriture (figure 4a), le transistor 5 associé au point image Ii j correspondant à un conducteur ligne Li et à un conducteur colonne Cj étant à l'état passant, il transmet le signal VCj appliqué à la colonne Cj, au condensateur Ii j correspondant au point image. Lorsque le signal VCj est non nul, il s'établit entre les armatures du con densateur une différence de potentiel égale au signal VCr.-VR. Le signal résultant Vi j vu par le cristal liquide a donc une amplitude égale VCj-VR. Pendant toute la durée du temps d'adressage T, les armatures du condensateur restent chargées, le point image correspondant garde donc pendant ce temps T l'information écrite pendant le temps ligne TL aux fuites de charges près.
Une opération de rafraîchissement consiste à écrire l'information lue. Elle s'effectue donc comme précédemment, les signaux VCj et Vi j seront les mêmes mais de polarité inverse à celle de la période précédente.
Lors d'une opération de lecture (figure 4b), comme pour une opération d'écriture ou de rafraîchissement, le transistor associé au point image, dans lequel l'information doit être lue, doit être à l'état passant. L'opération de lecture s'effectue donc au moment où le signal VLi appliqué au conducteur ligne Li est non nul.
Une équi partition de la charge Ci j (image du signal Vij) contenue par le condensateur Iij, dans ce même condensateur et dans une éventuelle capacité parasite associée au conducteur colonne Cj, produit un signal VC j qui est alors transféré par le conducteur colonne Cj au circuit de lecture/écriture 15. Après lecture du signal Vi j contenu par le condensateur, la différence de potentiel entre les armatures de ce condensateur n'est pas nulle ; elle décroît d'un niveau maximum 40 obtenu lors d'une opération d'écriture à une valeur égale VCj-VR.
La figure 5 représente un exemple de circuit de traitement 17 d'un dispositif de commande conforme à l'invention.
Ce circuit 17 comporte une porte logique 51 telle qu'une porte ET à deux entrées et une porte logique 53 telle qu'une porte NON-OU également à deux en trées. Les deux entrées de la porte 51 sont reliées respectivement par un conducteur 45' au conducteur 18' correspondant du circuit de sélection 19 et au bus 20 par un conducteur 41. Les deux entrées de la porte 53 sont reliées respectivement à la sortie de la porte 51 et au bus 20 par l'intermédiaire d'un conducteur 43. Par ailleurs, ce circuit 17 comporte un conducteur 45 relié au circuit de sélection 19 par l'intermédiaire du conducteur 18' correspondant et deux conducteurs 47 et 49 reliés respectivement au bus 20.
En sortie, le conducteur 45, la porte 51, la porte 53, le conducteur 47 et le conducteur 49 sont reliés respectivement en 35, E, R, L et 37 de tous les circuits de lecture/écriture associés à ce circuit de traitement.
Les signaux appliqués en L et en 37 véhiculés par les conducteurs 47 et 49 ne dépendent pas du signal de sortie du circuit de sélection 19 ; de ce fait, ces signaux sont ide-n tiques pour l'ensemble des circuits de lecture/écriture du dispositif de commande et dépendent uniquement des signaux de commande.
Les signaux de commande véhiculés par les conducteurs 47 et 49 ne subissent pas de traitement électronique dans le circuit 17 représenté figure 5, mais bien entendu, cet exemple n'est pas limitatif ; on pourrait en effet utiliser dans le circuit 17 d'autres éléments pour traiter lesdits signaux.
Pour plus de clarté dans la description, on assimilera les signaux électriques à des niveaux de type binaire, niveau haut "1" et niveau bas "0".
Les signaux électriques envoyés sur les conducteurs 41, 43, 47 et 49 par le bus 20 dépendent des opérations à valider et le signal véhiculé par les conducteurs 45 et 45' correspond à un niveau haut lorsque le circuit de traitement est sélectionné et à un niveau bas dans le cas contraire. Pour valider une opération de lecture des données des points images aux circuits de lecture/écriture, le conducteur 47 doit véhiculer un signal à un niveau haut "1". Pour valider une opération de lecture des données des points images au bus 21 de données par l'intermédiaire des circuits de lecture/écriture, les conducteurs 47 et 45 doivent véhiculer respectivement un signal au niveau haut. Pour valider une opération d'écriture des données, du bus de données 21 aux points images par les circuits de lecture/écriture, les signaux véhiculés par les conducteurs 45' et 41 doivent être tous les deux au niveau haut pour que le signal de sortie de la porte 51 soit au niveau haut. Pour valider une opération de rafraîchissement, le signal de sortie de la porte 51 doit être au niveau bas ainsi que le signal véhiculé par le conducteur 43 afin que le signal de sortie de la porte 53 soit au niveau haut. En outre, pour valider une opération d'écriture ou de rafraîchissement, le conducteur 49 doit véhiculer un signal à un niveau haut.
Ainsi, avec ce circuit 17, lorsqu'une opération d'écriture est validée, une opération de rafraîchissement ne peut être validée. En revanche, lorsqu'une opération d'écriture n'est pas validée, notamment dans le cas où le circuit de traitement n'est pas sélectionné, et que le signal du conducteur 43 est au niveau bas, l'opération de rafraîchissement peut être validée.
Le dispositif de commande conforme à l'invention peut être facilement intégré à un imageur classique avec des dispositifs annexés.
De plus, il permet du fait de l'intégration de la mémoire d'image à l'imageur, de réaliser une économie notamment d'une mémoire d'image externe à l'imageur, d'un contrôleur d'écran, de circuits d'élaboration de signaux vidéo utilisés dans des dispositifs de commande connus. Il permet en outre une lecture de l'information contenue dans cette mémoire intégrée, et de ce fait, le rafraîchissement de l'information lue. De plus, les opérations d'écriture pouvant s'effectuer dans l points images à la fois et le rafraîchissement dans m points images en même temps, le dispositif conforme à l'invention peut être réalisé en technologie lente et notamment en silicium amorphe.
La description ci-dessus, faite en référence à la sélection de conducteurs colonnes par paquet n'est pas limitative, en effet, le dispositif de commande conforme à l'invention s'applique également à des conducteurs colonnes sélectionnés de façon unitaire.
Par ailleurs, les exemples des différents circuits décrits ci-dessus du dispositif conforme à l'invention, ne sont pas limitatifs. En effet, d'autres modifications peuvent être apportés à ces circuits sans sortir du cadre de l'invention. Le bus 21 de données bidirectionnel aurait pu notamment être connecté aux circuits de lecture/écriture 15 par l'intermédiaire des circuits de traitement 17, ces circuits 17 auraient alors transféré les informations du bus 21 aux circuits de lecture/écriture 15 et inversement. De plus, les circuits de sélection 13, 19 décrits figure 2 ne sont pas indispensables au fonctionnement du dispositif conforme à l'invention, ils permettent de diminuer le nombre de connexions.

Claims

REVENDICATIONS 1. Dispositif de commande d'un imageur matriciel (9) comprenant n.m points images disposés en matrice, une première famille de n conducteurs lignes (Li) et une deuxième famille de m conducteurs colonnes (Cj) véhiculant des signaux appropriés à l'excitation d'un matériau d'affichage électrooptique, chaque point image (Ii j) de l'imageur, formé d'un condensateur dont le diélectrique est constitué du matériau d'affichage étant associé à un conducteur ligne (Li), à un conducteur colonne (Cj) et à un interrupteur (5), chaque point image constituant une mémoire point de l'imageur dans laquelle on peut écrire, lire et rafraîchir une information, caractérisé en ce que ce dispositif de commande comprend m circuits de lecture/écriture (15) connectés chacun à un conducteur colonne (Cj) pour écrire, lire et rafraîchir une information aux points images associés audit conducteur colonne (Cj), lesdits circuits de lecture/écriture (15) étant regroupés en k paquets, chaque paquet comportant au plus l circuits de lecture/écriture, avec m, l et k entiers tels que 1≤l≤m et 1<k<m, les paquets de circuits de lecture/écriture étant connectés à un bus (21) de données bidirectionnel de l lignes, le p circuit de lecture/écriture d'un paquet étant relié à la pième ligne dudit bus, avec p entier tel que 1 ≤p ≤l, les opérations de lecture, d'écriture et de rafraîchissement effectuées par ces circuits (15) de lecture/écriture étant sélectionnées à partir de signaux de commande (20).
2. Dispositif de commande selon la revendication 1, caractérisé en ce qu'il comprend des moyens de traitement comportant k circuits de traitement (17) connectés chacun à un paquet de circuits de lecture/écriture (15), les opérations de lecture, d'écriture et de rafraîchissement effectuées par les circuits de lecture/écriture étant sélectionnées par l'intermédiaire des circuits de traitement recevant les signaux de commande (20) et envoyant des signaux de sélection (35, E, R, L, 37) aux circuits de lecture/écriture.
3. Dispositif de commande selon la revendication 1, caractérisé en ce qu'il comprend un premier circuit de sélection (13) connecté en entrée à n' lignes d'adresses (14) et en sortie aux n conducteurs lignes (Li), avec n ≤2n', pour sélectionner un seul conducteur ligne à la fois.
4. Dispositif de commande selon la revendication 2, caractérisé en ce qu'il comprend un deuxième circuit de sélection (19) connecté en entrée à k' lignes d'adresses (18) et en sortie aux k circuits de traitement (17), avec k≤2k' pour sélectionner un seul paquet de conducteurs colonnes (Cj) en choisissant un circuit de traitement (17) à la fois.
5. Dispositif de commande selon la revendication 1, caractérisé en ce que chaque circuit de lecture/écriture (15) comprend :
- des moyens d'écriture (25, 27) comportant, dans le sens de transfert de l'information, un premier circuit de traitement (25) et un premier amplificateur (27) reliés entre eux, - des moyens de lecture (29, 31, 33) connectés en parallèle aux moyens d'écriture, ces moyens de lecture comportant dans le sens du transfert de l'information, un second amplificateur (29) connecté à la fois à un dispositif de mémorisation (31) et à un deuxième circuit de traitement (33), le dispositif de mémorisation étant en outre connecté au premier circuit de traitement (25) pour permettre le rafraîchissement de l'information lue et mémorisée, le premier circuit de traitement permettant de transmettre une information du bus de données ou du dispositif de mémorisation au premier amplificateur et le deuxième circuit de trai tement permettant de transmettre une information du second amplificateur au bus de données.
6. Dispositif de commande selon la revendication 5, caractérisé en ce que le premier circuit de trai.tement (25) comprend un premier transistor (24) connecté au premier amplificateur (27), servant à transférer une information à écrire à ce premier amplificateur, et un deuxième transistor (26) connecté d'une part au premier transistor (24) et à l'amplificateur (27) et, d'autre part, au dispositif de mémorisation (31), ce deuxième transistor (26) servant à transférer une information lue à rafraîchir, à ce premier amplificateur.
7. Dispositif de commande selon la revendication 5, caractérisé en ce que le dispositif de mémorisation (31) comprend un transistor (30) et un condensateur (32) reliés entre eux, le transistor étant en outre connecté au deuxième circuit de traitement (33) et au second amplificateur (29) et le condensateur (32) étant en outre relié au premier circuit de traitement (25).
8. Dispositif de commande selon la revendication 5, caractérisé en ce que l'un des premier et second amplificateurs (27, 29) est un amplificateur inverseur servant à appliquer un signal alternatif aux points images.
9. Dispositif de commande d'un imageur matriciel (9) comprenant n.m points images disposés en matrice, une première famille de n conducteurs lignes
(Li) et une deuxième famille de m conducteurs colonnes (Cj) véhiculant des signaux appropriés à l'excitation d'un matériau d'affichage électrooptique, chaque point image (Ii j) de l'imageur, formé d'un condensateur dont le diélectrique est constitué du matériau d'affichage étant associé à un conducteur ligne (Li), à un conducteur colonne (Cj) et à un interrupteur (5), chaque point image constituant une mémoire point de L'imageur dans laquelle on peut écrire, lire et rafraîchir une information, caractérisé en ce que ce dispositif de commande comprend m circuits de lecture/écriture (15) connectés chacun à un conducteur colonne (Cj) pour écrire, lire et rafraîchir une information aux points images associés audit conducteur colonne (Cj), lesdits circuits de lecture/écriture (15) étant connectés à un bus (21) de données bidirectionnel, les opérations de lecture, d'écriture et de rafraîchissement effectuées par les circuits (15) de lecture/écriture étant sélectionnées à partir de signaux de commande (20), chaque circuit de lecture/écriture comprenant :
- des moyens d'écriture (25, 27) comportant, dans le sens de transfert de l'information, un premier circuit de traitement (25) et un premier amplificateur (27) reliés entre eux,
- des moyens de lecture (29, 31, 33) connectés en parallèle aux moyens d'écriture, ces moyens de lecture comportant dans le sens du transfert de l'information, un second amplificateur (29) connecté à la fois à un dispositif de mémorisation (31) et à un deuxième circuit de traitement (33), le dispositif de mémorisation étant en outre connecté au premier circuit de traitement (25) pour permettre le rafraîchissement de l'information lue et mémorisée, le premier circuit de traitement permettant de transmettre une information du bus de données ou du dispositif de mémorisation au premier amplificateur et le deuxième circuit de traitement permettant de transmettre une information du second amplificateur au bus de données.
10. Dispositif de commande selon la revendication 9, caractérisé en ce qu'il comprend des moyens de traitement (17) reliés aux circuits de lecture/écriture (15), les opérations de lecture, d'écriture et de rafraîchissement effectuées par les circuits de lectu re/écriture étant sélectionnées par l'intermédiaire des moyens de traitement recevant les signaux de commande et envoyant des signaux de sélection (35, E, R, L, 37) aux circuits de lecture/écriture.
11. Dispositif de commande selon la revendication 9, caractérisé en ce que les m circuits de lecture/écriture sont regroupés en k paquets, chaque paquet comportant au plus l circuits de lecture/écriture, avec m, l et k entiers tels que 1≤l≤m et 1≤k≤m, le bus (21) de données comportant l lignes, le pième circuit de lecture/écriture d'un paquet étant relié à la pième ligne dudit bus avec p entier tel que 1 ≤p≤ l.
12. Dispositif de commande selon la revendication 11, caractérisé en ce qu'il comprend des moyens de traitement comportant k circuits de traitement (17) connectés chacun à un paquet de circuits de lecture/écriture (15), les opérations de lecture, d'écriture et de rafraîchissement effectuées par les circuits de lecture/écriture étant sélectionnées par l'intermédiaire des circuits de traitement recevant les signaux de commande (20) et envoyant des signaux de sélection (35, E, R, L, 37) aux circuits de lecture/écriture.
13. Dispositif de commande selon la revendication 9, caractérisé en ce qu'il comprend un premier circuit de sélection (13) connecté en entrée à n' lignes d'adresses (14) et en sortie aux n conducteurs lignes (Li), avec n ≤2n', pour sélectionner un seul conducteur ligne à la fois.
14. Dispositif de commande selon l'une quelconque des revendications 10 et 12, caractérisé en ce qu'il comprend un deuxième circuit de sélection (19) connecté en entrée à des lignes d'adresses (18) et en sortie aux moyens de traitement (17) pour sélectionner au moins un conducteur colonne (Cj) à la fois.
15. Dispositif de commande selon la revendication 9, caractérisé en ce que le premier circuit de traitement (25) comprend un premier transistor (24) connecté au premier amplificateur (27), servant à transférer une information à écrire à ce premier amplificateur, et un deuxième transistor (26) connecté d'une part au premier transistor (24) et à l'amplificateur (27) et, d'autre part, au dispositif de mémorisation (31), ce deuxième transistor (26) servant à transférer une information lue à rafraîchir, à ce premier amplificateur.
16. Dispositif de commande selon la revendication 9, caractérisé en ce que le dispositif de mémorisation (31) comprend un transistor (30) et un condensateur (32) reliés entre eux, le transistor étant en outre connecté au deuxième circuit de traitement (33) et au second amplificateur (29) et le condensateur (32) étant en outre relié au premier circuit de traitement (25).
17. Dispositif de commande selon la revendication 9, caractérisé en ce que l'un des premier et second amplificateurs (27, 29) est un amplificateur inverseur servant à appliquer un signal alternatif aux points images.
18. Procédé de commande du dispositif de commande selon l'une quelconque des revendications 1 et 9, caractérisé en ce que pour lire une information en un point image (Ii j) de l'imageur en la transmettant du point image au bus (21) de données par l'intermédiaire du circuit de lecture/écriture (15) correspondant à ce point image, ou pour écrire une information en ce point image en la transmettant en sens inverse, on sélectionne à la fois le conducteur ligne (Li) et le conducteur colonne (Cj) correspondant à ce point image et pour lire une information en un point image de l'imageur en la transmettant du point image au circuit de lecture/écriture correspondant ou pour rafraîchir une information en ce point image en la transmettant en sens inverse, on sélectionne au moins le conducteur ligne correspondant à ce point image, ces opérations de lecture, d'écriture et de rafraîchissement étant sélectionnées à partir des signaux de commande.
EP86905321A 1985-09-16 1986-09-15 Dispositif de commande d'un imageur matriciel a memoire integree et son procede de commande Expired - Lifetime EP0237539B1 (fr)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
FR8513699A FR2587527B1 (fr) 1985-09-16 1985-09-16 Dispositif de commande d'un imageur matriciel a memoire integree et son procede de commande
FR8513699 1985-09-16

Publications (2)

Publication Number Publication Date
EP0237539A1 true EP0237539A1 (fr) 1987-09-23
EP0237539B1 EP0237539B1 (fr) 1990-11-28

Family

ID=9322938

Family Applications (1)

Application Number Title Priority Date Filing Date
EP86905321A Expired - Lifetime EP0237539B1 (fr) 1985-09-16 1986-09-15 Dispositif de commande d'un imageur matriciel a memoire integree et son procede de commande

Country Status (6)

Country Link
US (1) US4825202A (fr)
EP (1) EP0237539B1 (fr)
JP (1) JPS63501319A (fr)
DE (1) DE3675929D1 (fr)
FR (1) FR2587527B1 (fr)
WO (1) WO1987001849A1 (fr)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5287095A (en) * 1988-12-09 1994-02-15 Hitachi, Ltd. Display device and its displaying method
US5266936A (en) * 1989-05-09 1993-11-30 Nec Corporation Driving circuit for liquid crystal display
DE3930259A1 (de) * 1989-09-11 1991-03-21 Thomson Brandt Gmbh Ansteuerschaltung fuer eine fluessigkristallanzeige
JPH03198087A (ja) * 1989-12-27 1991-08-29 Sharp Corp 表示装置の列電極駆動回路
US5751453A (en) * 1991-12-06 1998-05-12 Ncr Corporation Liquid crystal display with pen-input capability
US5610629A (en) * 1991-12-06 1997-03-11 Ncr Corporation Pen input to liquid crystal display
US5521746A (en) * 1993-02-22 1996-05-28 Engle; Craig D. Poppet valve modulator
TW353731B (en) * 1994-10-07 1999-03-01 Semiconductor Energy Lab Co Ltd Active matrix panel

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4141000A (en) * 1975-02-21 1979-02-20 Data Recording Instrument Company, Ltd. Interactive displays comprising a plurality of individual display elements
GB2010560A (en) * 1977-11-22 1979-06-27 Suwa Seikosha Kk Liquid crystal display arrangements
JPS56104387A (en) * 1980-01-22 1981-08-20 Citizen Watch Co Ltd Display unit
JPS56119192A (en) * 1980-02-25 1981-09-18 Sharp Kk Method of driving liquid crystal matric display unit
GB2113444A (en) * 1982-01-05 1983-08-03 Standard Telephones Cables Ltd Matrix addressed liquid crystal displays
JPS5961818A (ja) * 1982-10-01 1984-04-09 Seiko Epson Corp 液晶表示装置
JPS59147389A (ja) * 1983-02-10 1984-08-23 シャープ株式会社 ドツトマトリツクス表示装置
US4701799A (en) * 1984-03-13 1987-10-20 Sharp Kabushiki Kaisha Image display panel drive
GB8729036D0 (en) * 1987-12-11 1988-01-27 Tweedie W A Vehicle water filling systems

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
See references of WO8701849A1 *

Also Published As

Publication number Publication date
FR2587527A1 (fr) 1987-03-20
JPS63501319A (ja) 1988-05-19
DE3675929D1 (de) 1991-01-10
EP0237539B1 (fr) 1990-11-28
US4825202A (en) 1989-04-25
FR2587527B1 (fr) 1990-10-19
WO1987001849A1 (fr) 1987-03-26

Similar Documents

Publication Publication Date Title
EP0815552B1 (fr) Procede d&#39;adressage d&#39;un ecran plat utilisant une precharge des pixels, circuit de commande permettant la mise en oeuvre du procede et son application aux ecrans de grandes dimensions
EP0051521B1 (fr) Procédé de commande d&#39;une caractéristique optique d&#39;un matériau
JP4663832B2 (ja) 液晶を駆動する方法
FR2569294A1 (fr) Panneau d&#39;affichage et son procede de commande
EP0145520B1 (fr) Ecran d&#39;affichage à matrice active sans croisement des lignes et des colonnes d&#39;adressage
EP1257995B1 (fr) Procede de compensation d&#39;un circuit capacitif perturbe et application aux ecrans de visualisation matriciels
EP0055966B1 (fr) Dispositif d&#39;affichage matriciel comprenant deux familles d&#39;électrodes lignes et son procédé de commande
FR2890759A1 (fr) Afficheur matriciel a cristaux liquides du type a matrice active
EP0237539B1 (fr) Dispositif de commande d&#39;un imageur matriciel a memoire integree et son procede de commande
EP3079142B1 (fr) Procédé d&#39;affichage d&#39;images sur un écran matriciel
FR2650695A1 (fr) Memoire eprom a masse virtuelle, et son procede de commande
EP0058593A1 (fr) Dispositif d&#39;affichage matriciel à plusieurs jeux d&#39;électrodes et son procédé de commande
EP0123568B1 (fr) Imageur matriciel à dispositif de compensation du couplage entre les lignes et les colonnes
US4838652A (en) Image forming apparatus
EP0487389A1 (fr) Ecran plat à matrice active
FR2729782A1 (fr) Cellule de memoire a cinq transistors comportant une ligne d&#39;alimentation en energie partagee
EP0120732A1 (fr) Procédé de commande séquentielle d&#39;un imageur matriciel utilisant l&#39;effet de transition de phase cholestérique-nématique d&#39;un cristal liquide
FR2784489A1 (fr) Procede d&#39;affichage de donnees sur un afficheur matriciel
EP0151077A2 (fr) Circuit d&#39;adressage d&#39;un imageur matriciel comportant des registres à décalage formés de mémoires statiques et procédé d&#39;adressage avec un tel circuit
FR2580826A1 (fr) Procede et appareil de commande d&#39;un dispositif de modulation optique
EP0105767A1 (fr) Procédé de commande d&#39;un imageur matriciel
FR2605778A1 (fr) Panneau de visualisation a cristaux liquides et procede d&#39;inscription des donnees sur ce panneau
JP2004536347A5 (fr)
WO2011095403A1 (fr) Procede d&#39;ecriture d&#39;image dans un afficheur a cristal liquide
EP0142385A1 (fr) Procédé et dispositif pour l&#39;affichage de symboles à l&#39;aide d&#39;une matrice à cristaux liquides

Legal Events

Date Code Title Description
PUAI Public reference made under article 153(3) epc to a published international application that has entered the european phase

Free format text: ORIGINAL CODE: 0009012

17P Request for examination filed

Effective date: 19870417

AK Designated contracting states

Kind code of ref document: A1

Designated state(s): DE FR GB IT NL

17Q First examination report despatched

Effective date: 19891013

GRAA (expected) grant

Free format text: ORIGINAL CODE: 0009210

AK Designated contracting states

Kind code of ref document: B1

Designated state(s): DE FR GB IT NL

REF Corresponds to:

Ref document number: 3675929

Country of ref document: DE

Date of ref document: 19910110

ITF It: translation for a ep patent filed
GBT Gb: translation of ep patent filed (gb section 77(6)(a)/1977)
PGFP Annual fee paid to national office [announced via postgrant information from national office to epo]

Ref country code: GB

Payment date: 19910827

Year of fee payment: 6

PGFP Annual fee paid to national office [announced via postgrant information from national office to epo]

Ref country code: DE

Payment date: 19910831

Year of fee payment: 6

PGFP Annual fee paid to national office [announced via postgrant information from national office to epo]

Ref country code: FR

Payment date: 19910924

Year of fee payment: 6

PLBE No opposition filed within time limit

Free format text: ORIGINAL CODE: 0009261

STAA Information on the status of an ep patent application or granted ep patent

Free format text: STATUS: NO OPPOSITION FILED WITHIN TIME LIMIT

ITTA It: last paid annual fee
PGFP Annual fee paid to national office [announced via postgrant information from national office to epo]

Ref country code: NL

Payment date: 19910930

Year of fee payment: 6

26N No opposition filed
PG25 Lapsed in a contracting state [announced via postgrant information from national office to epo]

Ref country code: GB

Effective date: 19920915

PG25 Lapsed in a contracting state [announced via postgrant information from national office to epo]

Ref country code: NL

Effective date: 19930401

GBPC Gb: european patent ceased through non-payment of renewal fee

Effective date: 19920915

NLV4 Nl: lapsed or anulled due to non-payment of the annual fee
PG25 Lapsed in a contracting state [announced via postgrant information from national office to epo]

Ref country code: FR

Effective date: 19930528

PG25 Lapsed in a contracting state [announced via postgrant information from national office to epo]

Ref country code: DE

Effective date: 19930602

REG Reference to a national code

Ref country code: FR

Ref legal event code: ST

PG25 Lapsed in a contracting state [announced via postgrant information from national office to epo]

Ref country code: IT

Free format text: LAPSE BECAUSE OF NON-PAYMENT OF DUE FEES;WARNING: LAPSES OF ITALIAN PATENTS WITH EFFECTIVE DATE BEFORE 2007 MAY HAVE OCCURRED AT ANY TIME BEFORE 2007. THE CORRECT EFFECTIVE DATE MAY BE DIFFERENT FROM THE ONE RECORDED.

Effective date: 20050915